JPH11219321A - データモニタ回路 - Google Patents
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- JPH11219321A JPH11219321A JP10023131A JP2313198A JPH11219321A JP H11219321 A JPH11219321 A JP H11219321A JP 10023131 A JP10023131 A JP 10023131A JP 2313198 A JP2313198 A JP 2313198A JP H11219321 A JPH11219321 A JP H11219321A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
- G06F11/3466—Performance evaluation by tracing or monitoring
- G06F11/348—Circuit details, i.e. tracer hardware
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- G11C2207/104—Embedded memory devices, e.g. memories with a processing device on the same die or ASIC memory designs
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】 プログラムの実行中に、データ格納のための
メモリに対する不良解決を確実に行うことを実現する。 【解決手段】 データメモリアドレスバッファ１１０
に、データ格納のためのメモリの、監視したいアドレス
情報を格納しておき、プログラムの実行中に、このアド
レス情報とバスに転送されるアドレス情報とを比較し
て、一致した際に、バスに転送されるデータ（一致した
アドレス情報に基づき読み出し／書き込みされたデー
タ）を外部へ確認可能に出力する。
メモリに対する不良解決を確実に行うことを実現する。 【解決手段】 データメモリアドレスバッファ１１０
に、データ格納のためのメモリの、監視したいアドレス
情報を格納しておき、プログラムの実行中に、このアド
レス情報とバスに転送されるアドレス情報とを比較し
て、一致した際に、バスに転送されるデータ（一致した
アドレス情報に基づき読み出し／書き込みされたデー
タ）を外部へ確認可能に出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロコンピュ
ータに内蔵され、マイクロコンピュータ内で扱われるデ
ータの格納を行うメモリ手段、例えば、ランダムアクセ
スメモリ（以下、ＲＡＭと称する）や電気的に消去可能
なＲＯＭ（以下、ＥＥＰＲＯＭと称する）等の不良を特
定するためのデータモニタ回路に関する。
ータに内蔵され、マイクロコンピュータ内で扱われるデ
ータの格納を行うメモリ手段、例えば、ランダムアクセ
スメモリ（以下、ＲＡＭと称する）や電気的に消去可能
なＲＯＭ（以下、ＥＥＰＲＯＭと称する）等の不良を特
定するためのデータモニタ回路に関する。
【０００２】
【従来の技術】近年、マイクロコンピュータはその集積
度、性能が飛躍的に向上している。このマイクロコンピ
ュータは、１つの集積回路チップ（以下、単にチップと
称する）に様々な構成要素を集積して構成されている。
特に、マイクロコンピュータの構成としては、マイクロ
コンピュータ内の各構成要素の動作制御を行う中央処理
装置、マイクロコンピュータ内で扱われるデータを格納
する第１のメモリ手段であるＲＡＭやＥＥＰＲＯＭ等、
マイクロコンピュータにおける様々な処理のためのプロ
グラムを格納する第２のメモリ手段である読み出し専用
のメモリ（以下、ＲＯＭと称する）、これらメモリにお
けるアドレス情報やデータを転送するためのバスがあ
る。
度、性能が飛躍的に向上している。このマイクロコンピ
ュータは、１つの集積回路チップ（以下、単にチップと
称する）に様々な構成要素を集積して構成されている。
特に、マイクロコンピュータの構成としては、マイクロ
コンピュータ内の各構成要素の動作制御を行う中央処理
装置、マイクロコンピュータ内で扱われるデータを格納
する第１のメモリ手段であるＲＡＭやＥＥＰＲＯＭ等、
マイクロコンピュータにおける様々な処理のためのプロ
グラムを格納する第２のメモリ手段である読み出し専用
のメモリ（以下、ＲＯＭと称する）、これらメモリにお
けるアドレス情報やデータを転送するためのバスがあ
る。
【０００３】このようなマイクロコンピュータにおい
て、内蔵されているデータ格納のためのメモリにおける
不良が生じたとする。この不良解析としては、このメモ
リに対してデータの書き込み／読み出しを実行し、その
読み出されたデータの状態によって不良箇所を特定する
ようにしていた。
て、内蔵されているデータ格納のためのメモリにおける
不良が生じたとする。この不良解析としては、このメモ
リに対してデータの書き込み／読み出しを実行し、その
読み出されたデータの状態によって不良箇所を特定する
ようにしていた。
【０００４】
【発明が解決しようとする課題】しかしながら、上記の
ように単にデータ格納のためのメモリに対してデータの
書き込み／読み出しを実行するだけでは不良箇所の発見
に時間がかかり、また、不良箇所の発見ができないこと
がある。例えば、プログラム中に設定されている特定の
処理の実行後にデータ格納のためのメモリに不良が生ず
る場合、その特定の処理の実行も重要な不良の要因とな
るためである。このような場合、プログラム中に不良箇
所チェック用のプログラムを挿入して、不良現象が再現
されるプログラムの実行中に不良箇所を特定できればよ
い。
ように単にデータ格納のためのメモリに対してデータの
書き込み／読み出しを実行するだけでは不良箇所の発見
に時間がかかり、また、不良箇所の発見ができないこと
がある。例えば、プログラム中に設定されている特定の
処理の実行後にデータ格納のためのメモリに不良が生ず
る場合、その特定の処理の実行も重要な不良の要因とな
るためである。このような場合、プログラム中に不良箇
所チェック用のプログラムを挿入して、不良現象が再現
されるプログラムの実行中に不良箇所を特定できればよ
い。
【０００５】しかしながら、プログラムを格納しておく
ＲＯＭにはマスクＲＯＭを用いること、及び、ワンタイ
ムプログラム（以下、ＯＴＰと称する）型のマイクロコ
ンピュータのように、マイクロコンピュータに内蔵され
たメモリ中のプログラムが変更できないものがある。こ
のため、プログラム中にチェック用プログラムを挿入で
きず、不良解析ができないことになってしまう課題があ
った。
ＲＯＭにはマスクＲＯＭを用いること、及び、ワンタイ
ムプログラム（以下、ＯＴＰと称する）型のマイクロコ
ンピュータのように、マイクロコンピュータに内蔵され
たメモリ中のプログラムが変更できないものがある。こ
のため、プログラム中にチェック用プログラムを挿入で
きず、不良解析ができないことになってしまう課題があ
った。
【０００６】本発明は、上記課題を解決するため、プロ
グラムの実行中に、不良解決を確実に行うことを目的と
する。
グラムの実行中に、不良解決を確実に行うことを目的と
する。
【０００７】また、本発明は、上記目的を簡単な構成で
行うことを目的とする。
行うことを目的とする。
【０００８】また、本発明は、上記目的をより高速に行
うことを目的とする。
うことを目的とする。
【０００９】また、本発明は、上記目的を、複雑な条件
に対しても確実に行うことを目的とする。
に対しても確実に行うことを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明のデータモニタ回路は、所定のプログラムに
従って、少なくともデータの読み出しがバスを介して行
われる第１のメモリ手段に対して、バスに転送されるデ
ータを監視するデータモニタ回路において、メモリ手段
の、監視すべきアドレス情報を格納する第１のアドレス
格納手段と、所定のプログラムに従って指示されるアド
レス情報をバスを介して入力し、第１のアドレス格納手
段に格納されたアドレス情報との一致を検出する第１の
比較手段と、バスに転送されているデータを格納する第
１のデータ格納手段と、第１の許可信号に応答して、バ
スに転送されているデータを第１のデータ格納手段に転
送する第１のゲート手段と、第１の比較手段の検出結果
に従って第１の許可信号を出力する制御手段と、を有す
るものである。
め、本発明のデータモニタ回路は、所定のプログラムに
従って、少なくともデータの読み出しがバスを介して行
われる第１のメモリ手段に対して、バスに転送されるデ
ータを監視するデータモニタ回路において、メモリ手段
の、監視すべきアドレス情報を格納する第１のアドレス
格納手段と、所定のプログラムに従って指示されるアド
レス情報をバスを介して入力し、第１のアドレス格納手
段に格納されたアドレス情報との一致を検出する第１の
比較手段と、バスに転送されているデータを格納する第
１のデータ格納手段と、第１の許可信号に応答して、バ
スに転送されているデータを第１のデータ格納手段に転
送する第１のゲート手段と、第１の比較手段の検出結果
に従って第１の許可信号を出力する制御手段と、を有す
るものである。
【００１１】また、本発明のデータモニタ回路は、制御
手段は、第１の許可信号の出力とともに第１の比較手段
の検出結果を指示する指示情報を出力し、データモニタ
回路は、指示情報を格納し、出力する指示情報格納手段
を有するものであってもよい。
手段は、第１の許可信号の出力とともに第１の比較手段
の検出結果を指示する指示情報を出力し、データモニタ
回路は、指示情報を格納し、出力する指示情報格納手段
を有するものであってもよい。
【００１２】また、本発明のデータモニタ回路は、所定
のプログラムは第２のメモリ手段に格納され、データモ
ニタ回路は、第２のメモリ手段の、監視すべきアドレス
情報を格納する第２のアドレス格納手段と、所定のプロ
グラムに対するプログラムカウンタで指示するアドレス
情報と第２のアドレス格納手段に格納されたアドレス情
報との一致を検出する第２の比較手段と、第２の許可信
号に応答して、第１のデータ格納手段に格納されている
データを外部へ出力する第２のゲート手段とを有し、制
御手段は、第２の比較手段の検出結果に従って第２の許
可信号を出力するものであってもよい。
のプログラムは第２のメモリ手段に格納され、データモ
ニタ回路は、第２のメモリ手段の、監視すべきアドレス
情報を格納する第２のアドレス格納手段と、所定のプロ
グラムに対するプログラムカウンタで指示するアドレス
情報と第２のアドレス格納手段に格納されたアドレス情
報との一致を検出する第２の比較手段と、第２の許可信
号に応答して、第１のデータ格納手段に格納されている
データを外部へ出力する第２のゲート手段とを有し、制
御手段は、第２の比較手段の検出結果に従って第２の許
可信号を出力するものであってもよい。
【００１３】また、本発明のデータモニタ回路は、第２
のアドレス格納手段は、第２のメモリ手段の、監視すべ
きのアドレス情報を複数格納するｎ個（ただし、ｎは２
以上の整数）の副格納部を有し、データモニタ回路は、
第１の選択手段、及び第２の選択手段を有し、第１の選
択手段により、監視すべきアドレス情報の優先順位の高
い順に第１の副格納部から第ｎの副格納部に格納し、第
２の選択手段により、第２の比較手段に優先順位の高い
順に監視すべきのアドレス情報を、副格納部から転送す
るものであってもよい。
のアドレス格納手段は、第２のメモリ手段の、監視すべ
きのアドレス情報を複数格納するｎ個（ただし、ｎは２
以上の整数）の副格納部を有し、データモニタ回路は、
第１の選択手段、及び第２の選択手段を有し、第１の選
択手段により、監視すべきアドレス情報の優先順位の高
い順に第１の副格納部から第ｎの副格納部に格納し、第
２の選択手段により、第２の比較手段に優先順位の高い
順に監視すべきのアドレス情報を、副格納部から転送す
るものであってもよい。
【００１４】また、本発明のデータモニタ回路は、第２
の選択手段は、第２の比較手段の検出結果に応じて、第
２の比較手段に転送する副格納部に格納されたアドレス
情報を切り換えるものであってもよい。
の選択手段は、第２の比較手段の検出結果に応じて、第
２の比較手段に転送する副格納部に格納されたアドレス
情報を切り換えるものであってもよい。
【００１５】また、本発明のデータモニタ回路は、第１
のアドレス格納手段は、メモリ手段の、監視すべきアド
レス情報を複数格納するｎ個（ただし、２以上の整数）
の副格納部を有し、第１の比較手段は、ｎ個の副格納部
に格納されたアドレス情報とバスに転送されるアドレス
情報とをそれぞれ比較するｎ個の比較部を有し、第１の
許可信号は、ｎ個の比較部の検出結果に応じたｎ個の許
可信号からなり、第１のデータ格納手段はｎ個の副格納
部を有し、第１のゲート手段及び第２のゲート手段は第
１のデータ格納手段のｎ個の副格納部にそれぞれ対応し
たｎ個の副ゲート部を有し、第１のゲート手段のｎ個の
副ゲート部はそれぞれｎ個の許可信号の１つに応答して
バスに転送されているデータを第１のデータ格納手段の
ｎ個の副格納部の対応する１つに転送し、第２のゲート
手段のｎ個の副ゲート部は第２の許可信号に応答して第
１のデータ格納手段に格納されているデータを外部に出
力するものであってもよい。
のアドレス格納手段は、メモリ手段の、監視すべきアド
レス情報を複数格納するｎ個（ただし、２以上の整数）
の副格納部を有し、第１の比較手段は、ｎ個の副格納部
に格納されたアドレス情報とバスに転送されるアドレス
情報とをそれぞれ比較するｎ個の比較部を有し、第１の
許可信号は、ｎ個の比較部の検出結果に応じたｎ個の許
可信号からなり、第１のデータ格納手段はｎ個の副格納
部を有し、第１のゲート手段及び第２のゲート手段は第
１のデータ格納手段のｎ個の副格納部にそれぞれ対応し
たｎ個の副ゲート部を有し、第１のゲート手段のｎ個の
副ゲート部はそれぞれｎ個の許可信号の１つに応答して
バスに転送されているデータを第１のデータ格納手段の
ｎ個の副格納部の対応する１つに転送し、第２のゲート
手段のｎ個の副ゲート部は第２の許可信号に応答して第
１のデータ格納手段に格納されているデータを外部に出
力するものであってもよい。
【００１６】また、本発明のデータモニタ回路は、制御
手段は、第２の許可信号の出力とともに第２の比較手段
の検出結果を指示する指示情報を出力し、データモニタ
回路は、指示情報を格納し、出力する指示情報格納手段
を有するものであってもよい。
手段は、第２の許可信号の出力とともに第２の比較手段
の検出結果を指示する指示情報を出力し、データモニタ
回路は、指示情報を格納し、出力する指示情報格納手段
を有するものであってもよい。
【００１７】
【発明の実施の形態】本発明のデータモニタ回路につい
てを図面を用いて以下に詳細に説明する。図１は本発明
の第１の実施の形態におけるデータモニタ回路１００の
回路図である。なお、データモニタ回路１００はマイク
ロコンピュータに内蔵されるものとして示してある。
てを図面を用いて以下に詳細に説明する。図１は本発明
の第１の実施の形態におけるデータモニタ回路１００の
回路図である。なお、データモニタ回路１００はマイク
ロコンピュータに内蔵されるものとして示してある。
【００１８】また、バスはアドレス情報とデータとを共
通のバスで転送されるものと、アドレス情報転送用のア
ドレスバスとデータ転送用のデータバスとをそれぞれ設
けるものとあるが、図中では共通のバスで転送されるも
のとして示している。アドレスバスとデータバスとをそ
れぞれ設けるものについてはアドレス情報はアドレスバ
スにて、データはデータバスにて転送されるものとして
考慮すれば本発明は適用可能であることはいうまでもな
い。また、この場合、アドレス情報（データ）を誤って
データ（アドレス情報）として扱ってしまうことを抑制
でき、アドレス情報とデータとを、可能な場合に並行し
て転送することができよりよい。
通のバスで転送されるものと、アドレス情報転送用のア
ドレスバスとデータ転送用のデータバスとをそれぞれ設
けるものとあるが、図中では共通のバスで転送されるも
のとして示している。アドレスバスとデータバスとをそ
れぞれ設けるものについてはアドレス情報はアドレスバ
スにて、データはデータバスにて転送されるものとして
考慮すれば本発明は適用可能であることはいうまでもな
い。また、この場合、アドレス情報（データ）を誤って
データ（アドレス情報）として扱ってしまうことを抑制
でき、アドレス情報とデータとを、可能な場合に並行し
て転送することができよりよい。
【００１９】図１において、１０、２０はマイクロコン
ピュータ内部の構成要素（例えば、データモニタ回路１
００）と外部とのデータ等の授受を行う入出力ポートで
ある。なお、入出力ポート１０は、本発明においてはデ
ータ等の受信をするだけのものでもよく、入出力ポート
２０は、本発明においてはデータ等の送信をするだけの
ものでもよい。実施の形態においては、入出力ポートを
用いれば、端子数の削減されたマイクロコンピュータに
対して本発明の適用が可能であることを示している。
ピュータ内部の構成要素（例えば、データモニタ回路１
００）と外部とのデータ等の授受を行う入出力ポートで
ある。なお、入出力ポート１０は、本発明においてはデ
ータ等の受信をするだけのものでもよく、入出力ポート
２０は、本発明においてはデータ等の送信をするだけの
ものでもよい。実施の形態においては、入出力ポートを
用いれば、端子数の削減されたマイクロコンピュータに
対して本発明の適用が可能であることを示している。
【００２０】また、図１において、３０はバスであり、
上述のように、アドレス情報とデータとを共通に転送す
るものでも、アドレス情報を転送するためのアドレスバ
スとデータを転送するためのデータバスとがそれぞれ設
けられているものでもよい。
上述のように、アドレス情報とデータとを共通に転送す
るものでも、アドレス情報を転送するためのアドレスバ
スとデータを転送するためのデータバスとがそれぞれ設
けられているものでもよい。
【００２１】次に、データモニタ回路１００について、
次に詳細に説明する。データモニタ回路１００は、第１
のアドレス格納手段であるデータメモリアドレスバッフ
ァ１１０、第１の比較手段であるアドレスコンパレータ
１２０、第１のゲート手段である出力ゲート１３０、第
１のデータ格納手段であるデータバッファ１４０、制御
手段であるコントロール部１５０、及び指示情報格納手
段である完了フラグ部１６０を有する。
次に詳細に説明する。データモニタ回路１００は、第１
のアドレス格納手段であるデータメモリアドレスバッフ
ァ１１０、第１の比較手段であるアドレスコンパレータ
１２０、第１のゲート手段である出力ゲート１３０、第
１のデータ格納手段であるデータバッファ１４０、制御
手段であるコントロール部１５０、及び指示情報格納手
段である完了フラグ部１６０を有する。
【００２２】データメモリアドレスバッファ１１０は、
テスト信号Ｔにてテストを指示する（例えば、ハイレベ
ルの信号）場合に、入出力ポート１０から、マイクロコ
ンピュータに内蔵される図示せぬデータの格納のための
メモリの、監視すべきアドレス情報（なお、データの格
納のためのメモリのアドレス情報はデータメモリアドレ
スとも称される）を入力することで、この入力されたア
ドレス情報を格納し、出力するものである。なお、テス
ト信号Ｔがテストを指示していない（例えば、ローレベ
ルの信号）場合には、入出力ポート１０から入力される
信号はデータメモリアドレスバッファ１１０には格納さ
れない。
テスト信号Ｔにてテストを指示する（例えば、ハイレベ
ルの信号）場合に、入出力ポート１０から、マイクロコ
ンピュータに内蔵される図示せぬデータの格納のための
メモリの、監視すべきアドレス情報（なお、データの格
納のためのメモリのアドレス情報はデータメモリアドレ
スとも称される）を入力することで、この入力されたア
ドレス情報を格納し、出力するものである。なお、テス
ト信号Ｔがテストを指示していない（例えば、ローレベ
ルの信号）場合には、入出力ポート１０から入力される
信号はデータメモリアドレスバッファ１１０には格納さ
れない。
【００２３】アドレスコンパレータ１２０は、プログラ
ムの実行中にバス３０で転送されるアドレス情報とデー
タメモリアドレスバッファ１１０に格納されているアド
レス情報とを比較し、その一致を検出するものである。
この検出結果は一致信号としてコントロール部１５０へ
転送される。一致信号は例えば、ローレベルの場合には
検出結果が不一致を、ハイレベルの場合には検出結果が
一致を指示するものである。
ムの実行中にバス３０で転送されるアドレス情報とデー
タメモリアドレスバッファ１１０に格納されているアド
レス情報とを比較し、その一致を検出するものである。
この検出結果は一致信号としてコントロール部１５０へ
転送される。一致信号は例えば、ローレベルの場合には
検出結果が不一致を、ハイレベルの場合には検出結果が
一致を指示するものである。
【００２４】コントロール部１５０は、アドレスコンパ
レータ１２０の一致信号に応答して第１の許可信号であ
るイネーブル信号を出力するものである。例えば、一致
信号がハイレベルの場合には、イネーブル信号はハイレ
ベルとなり、一致信号がローレベルの場合には、イネー
ブル信号はローレベルとなるものとする。
レータ１２０の一致信号に応答して第１の許可信号であ
るイネーブル信号を出力するものである。例えば、一致
信号がハイレベルの場合には、イネーブル信号はハイレ
ベルとなり、一致信号がローレベルの場合には、イネー
ブル信号はローレベルとなるものとする。
【００２５】また、コントロール部１５０はハイレベル
の一致信号に応答して、完了フラグ部１６０をセットす
るものとする。ここで、セットとは、フラグを初期状態
である”０”から”１”にセットすることをいう。な
お、完了フラグ部１６０のリセット（初期状態の”０”
にすること）は、例えば、テスト信号Ｔがハイレベルに
なることに応答して行われるようになるものとする。な
お、完了フラグ部１６０のフラグの状態は外部端子、例
えば、入出力ポートの１つから確認できるように、出力
するものとする。
の一致信号に応答して、完了フラグ部１６０をセットす
るものとする。ここで、セットとは、フラグを初期状態
である”０”から”１”にセットすることをいう。な
お、完了フラグ部１６０のリセット（初期状態の”０”
にすること）は、例えば、テスト信号Ｔがハイレベルに
なることに応答して行われるようになるものとする。な
お、完了フラグ部１６０のフラグの状態は外部端子、例
えば、入出力ポートの１つから確認できるように、出力
するものとする。
【００２６】出力ゲート１３０は、ハイレベルのイネー
ブル信号に応答して、バスに転送されているデータをデ
ータバッファ１４０へ転送可能とする。つまり、イネー
ブル信号がローレベルの時には、バスに転送されている
データをデータバッファ１４０へ転送しないようにして
いる。
ブル信号に応答して、バスに転送されているデータをデ
ータバッファ１４０へ転送可能とする。つまり、イネー
ブル信号がローレベルの時には、バスに転送されている
データをデータバッファ１４０へ転送しないようにして
いる。
【００２７】データバッファ１４０は、出力ゲート１３
０を介して転送されてくるデータを格納し、入出力ポー
ト２０へ出力する。なお、データバッファ１４０の格納
内容はテスト信号Ｔのハイレベルを受けることで初期化
（通常動作時に影響を与えないような情報にする）され
るものとすればよい。
０を介して転送されてくるデータを格納し、入出力ポー
ト２０へ出力する。なお、データバッファ１４０の格納
内容はテスト信号Ｔのハイレベルを受けることで初期化
（通常動作時に影響を与えないような情報にする）され
るものとすればよい。
【００２８】このように、構成されたデータモニタ回路
１００の動作について、以下に説明する。
１００の動作について、以下に説明する。
【００２９】まず、マイクロコンピュータが通常の動作
時には、テスト信号Ｔはローレベルであり、データメモ
リアドレスバッファ１１０には、監視すべきアドレス情
報が格納されていない（あるいは、通常動作では指定し
ない無効なアドレス情報を格納しておく）。このため、
アドレスコンパレータ１２０の一致信号は常にローレベ
ルとなる。よって、コントロール部１５０のイネーブル
信号はローレベルとなる。よって、出力ゲート１３０か
らデータバッファ１４０にはデータの転送が行われるこ
とがない。よって、データモニタ回路１００による影響
を受けることなく、入出力ポート１０、２０は通常動作
におけるデータの授受を行うことができる。なお、この
時、完了フラグも”０”のままで変化しない。よって、
完了フラグ部１６０のフラグの状態を指示する端子が入
出力ポートの１つであっても、その入出力ポートでの信
号授受が優先されるので問題はない。
時には、テスト信号Ｔはローレベルであり、データメモ
リアドレスバッファ１１０には、監視すべきアドレス情
報が格納されていない（あるいは、通常動作では指定し
ない無効なアドレス情報を格納しておく）。このため、
アドレスコンパレータ１２０の一致信号は常にローレベ
ルとなる。よって、コントロール部１５０のイネーブル
信号はローレベルとなる。よって、出力ゲート１３０か
らデータバッファ１４０にはデータの転送が行われるこ
とがない。よって、データモニタ回路１００による影響
を受けることなく、入出力ポート１０、２０は通常動作
におけるデータの授受を行うことができる。なお、この
時、完了フラグも”０”のままで変化しない。よって、
完了フラグ部１６０のフラグの状態を指示する端子が入
出力ポートの１つであっても、その入出力ポートでの信
号授受が優先されるので問題はない。
【００３０】次に、不良解析のため、データの格納のた
めのメモリにおける所定のアドレス値の状態を監視する
場合についてを説明する。
めのメモリにおける所定のアドレス値の状態を監視する
場合についてを説明する。
【００３１】まず、テスト信号Ｔをハイレベルとし、入
出力ポート１０から、データ格納のためのメモリの、監
視したいメモリセルのアドレス情報を入力し、このアド
レス情報をデータメモリアドレスバッファ１１０に格納
する。この時、完了フラグ部１６０も初期状態の”０”
にリセットされる。
出力ポート１０から、データ格納のためのメモリの、監
視したいメモリセルのアドレス情報を入力し、このアド
レス情報をデータメモリアドレスバッファ１１０に格納
する。この時、完了フラグ部１６０も初期状態の”０”
にリセットされる。
【００３２】この状態で、テスト信号Ｔをローレベルに
戻し、通常動作と同様に、内蔵のプログラムを実行させ
て、マイクロコンピュータを動作させる。プログラムの
進行の伴い、監視対象であるデータ格納のためのメモリ
にはデータの書き込み／読み出しが行われる。この際、
データ格納のためのメモリに対して読み出し／書き込み
の際にアドレス情報がバスを介して転送されているの
で、この転送されているアドレス情報とデータメモリア
ドレスバッファ１１０に格納されているアドレス情報と
の比較がアドレスコンパレータ１２０にて行われる。
戻し、通常動作と同様に、内蔵のプログラムを実行させ
て、マイクロコンピュータを動作させる。プログラムの
進行の伴い、監視対象であるデータ格納のためのメモリ
にはデータの書き込み／読み出しが行われる。この際、
データ格納のためのメモリに対して読み出し／書き込み
の際にアドレス情報がバスを介して転送されているの
で、この転送されているアドレス情報とデータメモリア
ドレスバッファ１１０に格納されているアドレス情報と
の比較がアドレスコンパレータ１２０にて行われる。
【００３３】この比較において、アドレスコンパレータ
１２０がアドレス情報の一致を検出した場合には、アド
レスコンパレータ１２０からハイレベルの一致信号が出
力される。ハイレベルの一致信号に応答して、コントロ
ール部１５０は、イネーブル信号をハイレベルにする。
イネーブル信号のハイレベルに応答して、出力ゲート１
３０は、一致したアドレス情報に基づき、バスに転送さ
れる、データ格納のためのメモリに書き込まれた（ある
いは読み出された）データをデータバッファ１４０へ転
送する。データバッファ１４０はこのデータを格納し、
入出力ポート２０へ出力する。なお、この時、コントロ
ール部１５０は、ハイレベルの一致信号を受けたことに
応答して、完了フラグ部１６０に対してフラグを”１”
にセットする。なお、アドレスコンパレータ１２０が不
一致を検出している間は、一致信号、イネーブル信号は
ローレベルのままであり、完了フラグ部１６０も、フラ
グが”０”のままである。
１２０がアドレス情報の一致を検出した場合には、アド
レスコンパレータ１２０からハイレベルの一致信号が出
力される。ハイレベルの一致信号に応答して、コントロ
ール部１５０は、イネーブル信号をハイレベルにする。
イネーブル信号のハイレベルに応答して、出力ゲート１
３０は、一致したアドレス情報に基づき、バスに転送さ
れる、データ格納のためのメモリに書き込まれた（ある
いは読み出された）データをデータバッファ１４０へ転
送する。データバッファ１４０はこのデータを格納し、
入出力ポート２０へ出力する。なお、この時、コントロ
ール部１５０は、ハイレベルの一致信号を受けたことに
応答して、完了フラグ部１６０に対してフラグを”１”
にセットする。なお、アドレスコンパレータ１２０が不
一致を検出している間は、一致信号、イネーブル信号は
ローレベルのままであり、完了フラグ部１６０も、フラ
グが”０”のままである。
【００３４】このように、完了フラグ部１６０のフラグ
が”１”になったことを確認することで、データの格納
のためのメモリの、監視すべきアドレス情報に対するア
クセスが行われたことをただちに知ることができ、ま
た、入出力ポート２０から出力されている情報を確認す
ることで、そのアドレス情報のメモリセルに書き込まれ
た（あるいは、読み出された）データを知ることができ
る。
が”１”になったことを確認することで、データの格納
のためのメモリの、監視すべきアドレス情報に対するア
クセスが行われたことをただちに知ることができ、ま
た、入出力ポート２０から出力されている情報を確認す
ることで、そのアドレス情報のメモリセルに書き込まれ
た（あるいは、読み出された）データを知ることができ
る。
【００３５】以上のように、本発明の第１の実施の形態
のデータモニタ回路１００により、マイクロコンピュー
タに内蔵されたプログラムを変更することなく、そのプ
ログラムの実行状態にて、監視対象のメモリの所定のア
ドレス情報に対するデータの監視を行うことができる。
のデータモニタ回路１００により、マイクロコンピュー
タに内蔵されたプログラムを変更することなく、そのプ
ログラムの実行状態にて、監視対象のメモリの所定のア
ドレス情報に対するデータの監視を行うことができる。
【００３６】また、上述のように、データモニタ回路と
しての構成要素を大幅に追加するものでなく、複雑な制
御もないので、容易に適用でき、このデータモニタ回路
を内蔵しても、チップサイズが大型化することもない。
しての構成要素を大幅に追加するものでなく、複雑な制
御もないので、容易に適用でき、このデータモニタ回路
を内蔵しても、チップサイズが大型化することもない。
【００３７】次に、本発明の第２の実施の形態であるデ
ータモニタ回路について図面を用いて以下に説明する。
図２は本発明の第２の実施の形態におけるデータモニタ
回路２００の回路図である。なお、図２において、図１
と同様な構成については、同様な符号を付けている。
ータモニタ回路について図面を用いて以下に説明する。
図２は本発明の第２の実施の形態におけるデータモニタ
回路２００の回路図である。なお、図２において、図１
と同様な構成については、同様な符号を付けている。
【００３８】図２において、特徴的なのは、データモニ
タ回路２００は、第２のアドレス格納手段であるプログ
ラムメモリアドレスバッファ２１０、第２の比較手段で
あるアドレスコンパレータ２２０、第２のゲート手段で
ある出力ゲート２３０が追加され、これらの追加に応じ
て変更されたコントロール部２５０を有することであ
る。
タ回路２００は、第２のアドレス格納手段であるプログ
ラムメモリアドレスバッファ２１０、第２の比較手段で
あるアドレスコンパレータ２２０、第２のゲート手段で
ある出力ゲート２３０が追加され、これらの追加に応じ
て変更されたコントロール部２５０を有することであ
る。
【００３９】プログラムメモリアドレスバッファ２１０
は、テスト信号Ｔにてテストを指示する（例えば、ハイ
レベルの信号）場合に、マイクロコンピュータに設けら
れた入出力ポート５０から、マイクロコンピュータに内
蔵される図示せぬプログラム格納のためのメモリの、監
視すべきアドレス情報（プログラム格納のためのメモリ
のアドレス情報はプログラムメモリアドレスとも称され
る）を入力することで、この入力されたアドレス情報を
格納し、出力するものである。
は、テスト信号Ｔにてテストを指示する（例えば、ハイ
レベルの信号）場合に、マイクロコンピュータに設けら
れた入出力ポート５０から、マイクロコンピュータに内
蔵される図示せぬプログラム格納のためのメモリの、監
視すべきアドレス情報（プログラム格納のためのメモリ
のアドレス情報はプログラムメモリアドレスとも称され
る）を入力することで、この入力されたアドレス情報を
格納し、出力するものである。
【００４０】アドレスコンパレータ２２０は、プログラ
ムメモリアドレスバッファ２１０に格納されたアドレス
情報と、プログラムカウンタ６０で指示されているアド
レス情報とを比較し、一致を検出するものである。プロ
グラムカウンタ６０とは、プログラムの実行時に用いら
れ、プログラム格納のためのメモリに対して、実行すべ
き処理の格納先であるアドレス情報を指示するものであ
る。この検出結果は一致信号としてコントロール部２５
０へ転送される。一致信号は例えば、ローレベルの場合
には検出結果が不一致を、ハイレベルの場合には検出結
果が一致を指示するものである。
ムメモリアドレスバッファ２１０に格納されたアドレス
情報と、プログラムカウンタ６０で指示されているアド
レス情報とを比較し、一致を検出するものである。プロ
グラムカウンタ６０とは、プログラムの実行時に用いら
れ、プログラム格納のためのメモリに対して、実行すべ
き処理の格納先であるアドレス情報を指示するものであ
る。この検出結果は一致信号としてコントロール部２５
０へ転送される。一致信号は例えば、ローレベルの場合
には検出結果が不一致を、ハイレベルの場合には検出結
果が一致を指示するものである。
【００４１】コントロール部２５０は、アドレスコンパ
レータ１２０からの一致信号に応答して、第１の許可信
号であるイネーブル信号を出力する機能に加え、アドレ
スコンパレータ２２０からの一致信号に応答して、第２
の許可信号であるイネーブル信号を出力する。第２の許
可信号としてのイネーブル信号は、例えば、アドレスコ
ンパレータ２２０からの一致信号がハイレベル（一致を
検出）の場合には、イネーブル信号はハイレベルとな
り、一致信号がローレベル（不一致を検出）の場合に
は、イネーブル信号はローレベルとなるものとする。
レータ１２０からの一致信号に応答して、第１の許可信
号であるイネーブル信号を出力する機能に加え、アドレ
スコンパレータ２２０からの一致信号に応答して、第２
の許可信号であるイネーブル信号を出力する。第２の許
可信号としてのイネーブル信号は、例えば、アドレスコ
ンパレータ２２０からの一致信号がハイレベル（一致を
検出）の場合には、イネーブル信号はハイレベルとな
り、一致信号がローレベル（不一致を検出）の場合に
は、イネーブル信号はローレベルとなるものとする。
【００４２】また、コントロール部２５０は、アドレス
コンパレータ１２０と２２０が両方とも一致を検出した
時（アドレスコンパレータ１２０及び２２０から出力さ
れる一致信号それぞれからハイレベルの信号を受信した
時）、完了フラグ部１６０にフラグとして”１”をセッ
トするものである。
コンパレータ１２０と２２０が両方とも一致を検出した
時（アドレスコンパレータ１２０及び２２０から出力さ
れる一致信号それぞれからハイレベルの信号を受信した
時）、完了フラグ部１６０にフラグとして”１”をセッ
トするものである。
【００４３】出力ゲート２３０は、第２の許可信号であ
るイネーブル信号（つまり、アドレスコンパレータ２２
０の一致検出の応答したイネーブル信号）がハイレベル
の時に、データバッファ１４０に格納されたデータを入
出力ポート２０へ出力するものである。つまり、第２の
許可信号であるイネーブル信号がローレベルの時は、出
力ゲート２３０はデータバッファ１４０に格納されたデ
ータを入出力ポート２０へ出力しないものである。
るイネーブル信号（つまり、アドレスコンパレータ２２
０の一致検出の応答したイネーブル信号）がハイレベル
の時に、データバッファ１４０に格納されたデータを入
出力ポート２０へ出力するものである。つまり、第２の
許可信号であるイネーブル信号がローレベルの時は、出
力ゲート２３０はデータバッファ１４０に格納されたデ
ータを入出力ポート２０へ出力しないものである。
【００４４】このように構成された、データモニタ回路
２００の動作について、以下に説明する。
２００の動作について、以下に説明する。
【００４５】まず、マイクロコンピュータが通常の動作
時には、テスト信号Ｔはローレベルであり、データメモ
リアドレスバッファ１１０及びプログラムメモリアドレ
スバッファ２１０には、監視すべきアドレス情報が格納
されていない（あるいは、通常動作では指定しない無効
なアドレス情報を格納しておく）。このため、アドレス
コンパレータ１２０及び２２０の一致信号はそれぞれ常
にローレベルとなる。よって、コントロール部２５０の
２つのイネーブル信号はローレベルとなる。よって、出
力ゲート１３０からデータバッファ１４０にはデータの
転送が行われることがなく、出力ゲート２３０からデー
タバッファ１４０のデータが入出力ポート２３０へ転送
されることもない。よって、データモニタ回路２００に
よる影響を受けることなく、入出力ポート１０、２０、
５０は通常動作におけるデータの授受を行うことができ
る。なお、この時、完了フラグも”０”のままで変化し
ない。よって、完了フラグ部１６０のフラグの状態を指
示する端子が入出力ポートの１つであっても、その入出
力ポートでの信号授受が優先されるので問題はない。
時には、テスト信号Ｔはローレベルであり、データメモ
リアドレスバッファ１１０及びプログラムメモリアドレ
スバッファ２１０には、監視すべきアドレス情報が格納
されていない（あるいは、通常動作では指定しない無効
なアドレス情報を格納しておく）。このため、アドレス
コンパレータ１２０及び２２０の一致信号はそれぞれ常
にローレベルとなる。よって、コントロール部２５０の
２つのイネーブル信号はローレベルとなる。よって、出
力ゲート１３０からデータバッファ１４０にはデータの
転送が行われることがなく、出力ゲート２３０からデー
タバッファ１４０のデータが入出力ポート２３０へ転送
されることもない。よって、データモニタ回路２００に
よる影響を受けることなく、入出力ポート１０、２０、
５０は通常動作におけるデータの授受を行うことができ
る。なお、この時、完了フラグも”０”のままで変化し
ない。よって、完了フラグ部１６０のフラグの状態を指
示する端子が入出力ポートの１つであっても、その入出
力ポートでの信号授受が優先されるので問題はない。
【００４６】次に、不良解析のため、所定の処理の実行
時における、データの格納のためのメモリにおける所定
のアドレス値の状態を監視する場合についてを説明す
る。
時における、データの格納のためのメモリにおける所定
のアドレス値の状態を監視する場合についてを説明す
る。
【００４７】まず、テスト信号Ｔをハイレベルとし、入
出力ポート１０から、監視したいアドレス値のアドレス
情報を入力し、このアドレス情報をデータメモリアドレ
スバッファ１１０に格納する。同様に、入出力ポート５
０から、条件として、ある所定の処理の実行時であるこ
ととした場合、プログラム格納のためのメモリの、その
所定の処理が格納されているアドレス情報を入力し、こ
のアドレス情報をプログラムメモリアドレスバッファ２
１０に格納する。この時、完了フラグ部１６０も初期状
態の”０”にリセットされる。
出力ポート１０から、監視したいアドレス値のアドレス
情報を入力し、このアドレス情報をデータメモリアドレ
スバッファ１１０に格納する。同様に、入出力ポート５
０から、条件として、ある所定の処理の実行時であるこ
ととした場合、プログラム格納のためのメモリの、その
所定の処理が格納されているアドレス情報を入力し、こ
のアドレス情報をプログラムメモリアドレスバッファ２
１０に格納する。この時、完了フラグ部１６０も初期状
態の”０”にリセットされる。
【００４８】この状態で、テスト信号Ｔをローレベルに
戻し、通常動作と同様に、内蔵のプログラムを実行させ
て、マイクロコンピュータを動作させる。プログラムの
進行の伴い、監視対象であるデータ格納のためのメモリ
にはデータの書き込み／読み出しが行われる。この際、
データ格納のためのメモリに対して読み出し／書き込み
の際にアドレス情報がバスを介して転送されているの
で、この転送されているアドレス情報とデータメモリア
ドレスバッファ１１０に格納されているアドレス情報と
の比較がアドレスコンパレータ１２０にて行われる。同
様に、プログラムカウンタ６０で指示されるアドレス情
報とプログラムメモリアドレスバッファ２１０に格納さ
れているアドレス情報との比較がアドレスコンパレータ
２２０にて行われる。
戻し、通常動作と同様に、内蔵のプログラムを実行させ
て、マイクロコンピュータを動作させる。プログラムの
進行の伴い、監視対象であるデータ格納のためのメモリ
にはデータの書き込み／読み出しが行われる。この際、
データ格納のためのメモリに対して読み出し／書き込み
の際にアドレス情報がバスを介して転送されているの
で、この転送されているアドレス情報とデータメモリア
ドレスバッファ１１０に格納されているアドレス情報と
の比較がアドレスコンパレータ１２０にて行われる。同
様に、プログラムカウンタ６０で指示されるアドレス情
報とプログラムメモリアドレスバッファ２１０に格納さ
れているアドレス情報との比較がアドレスコンパレータ
２２０にて行われる。
【００４９】この比較において、アドレスコンパレータ
１２０がアドレス情報の一致を検出した場合には、ハイ
レベルの一致信号が出力される。ハイレベルの一致信号
に応答して、コントロール部２５０は、出力ゲート１３
０に対するイネーブル信号をハイレベルにする。イネー
ブル信号のハイレベルに応答して、出力ゲート１３０
は、一致したアドレス情報に基づき、バスに転送され
る、データ格納のためのメモリに書き込まれた（あるい
は読み出された）データをデータバッファ１４０へ転送
する。しかしながら、アドレスコンパレータ２２０がア
ドレス情報の一致を検出していない場合は、コントロー
ル部２５０から出力ゲート２３０をデータ転送可能とす
るハイレベルのイネーブル信号が供給されていない（つ
まり、出力ゲート２３０に供給されるイネーブル信号は
ローレベルのままである）。このため、データバッファ
１４０に格納されたデータは入出力ポート２０には出力
されない。なお、完了フラグ部１６０も、フラグが”
０”のままである。つまり、アドレスコンパレータ２２
０が一致を検出していない間は、アドレスコンパレータ
１２０が一致を検出する度にデータバッファ１４０の内
容は更新される。
１２０がアドレス情報の一致を検出した場合には、ハイ
レベルの一致信号が出力される。ハイレベルの一致信号
に応答して、コントロール部２５０は、出力ゲート１３
０に対するイネーブル信号をハイレベルにする。イネー
ブル信号のハイレベルに応答して、出力ゲート１３０
は、一致したアドレス情報に基づき、バスに転送され
る、データ格納のためのメモリに書き込まれた（あるい
は読み出された）データをデータバッファ１４０へ転送
する。しかしながら、アドレスコンパレータ２２０がア
ドレス情報の一致を検出していない場合は、コントロー
ル部２５０から出力ゲート２３０をデータ転送可能とす
るハイレベルのイネーブル信号が供給されていない（つ
まり、出力ゲート２３０に供給されるイネーブル信号は
ローレベルのままである）。このため、データバッファ
１４０に格納されたデータは入出力ポート２０には出力
されない。なお、完了フラグ部１６０も、フラグが”
０”のままである。つまり、アドレスコンパレータ２２
０が一致を検出していない間は、アドレスコンパレータ
１２０が一致を検出する度にデータバッファ１４０の内
容は更新される。
【００５０】次に、アドレスコンパレータ２２０がアド
レス情報の一致を検出した場合には、アドレスコンパレ
ータ２２０からハイレベルの一致信号が出力される。ハ
イレベルの一致信号に応答して、コントロール部２５０
は、出力ゲート２３０に対するイネーブル信号をハイレ
ベルにする。このイネーブル信号のハイレベルに応答し
て、出力ゲート２３０は、この時にデータバッファ１４
０に格納されているデータを入出力ポート２０へ出力す
る。この時、コントロール部２５０は、２つのアドレス
コンパレータ１２０、２２０の一致信号がそれぞれハイ
レベルになったことに応答して、完了フラグ部１６０に
対してフラグとして”１”をセットする。
レス情報の一致を検出した場合には、アドレスコンパレ
ータ２２０からハイレベルの一致信号が出力される。ハ
イレベルの一致信号に応答して、コントロール部２５０
は、出力ゲート２３０に対するイネーブル信号をハイレ
ベルにする。このイネーブル信号のハイレベルに応答し
て、出力ゲート２３０は、この時にデータバッファ１４
０に格納されているデータを入出力ポート２０へ出力す
る。この時、コントロール部２５０は、２つのアドレス
コンパレータ１２０、２２０の一致信号がそれぞれハイ
レベルになったことに応答して、完了フラグ部１６０に
対してフラグとして”１”をセットする。
【００５１】このように、本発明の第２の実施の形態の
おけるデータモニタ回路２００では、所定の処理の実行
時までに、監視すべきメモリの特定のアドレス情報に書
き込み／読み出しされたデータを監視することができる
ので、より限定した条件での監視を可能としている。よ
って、不良解析がより確実に、より短時間に行えること
ができる。
おけるデータモニタ回路２００では、所定の処理の実行
時までに、監視すべきメモリの特定のアドレス情報に書
き込み／読み出しされたデータを監視することができる
ので、より限定した条件での監視を可能としている。よ
って、不良解析がより確実に、より短時間に行えること
ができる。
【００５２】また、第１の実施の形態と比べてにても、
大幅な構成の追加はなく、制御を複雑にすることはない
ので、チップサイズが大型化することもない。
大幅な構成の追加はなく、制御を複雑にすることはない
ので、チップサイズが大型化することもない。
【００５３】次に、本発明の第３の実施の形態であるデ
ータモニタ回路について図面を用いて以下に説明する。
図３は本発明の第３の実施の形態におけるデータモニタ
回路３００の回路図である。なお、図３において、図２
と同様な構成については、同様な符号を付けている。
ータモニタ回路について図面を用いて以下に説明する。
図３は本発明の第３の実施の形態におけるデータモニタ
回路３００の回路図である。なお、図３において、図２
と同様な構成については、同様な符号を付けている。
【００５４】図３において、特徴的なのは、第１の選択
手段であるアドレスバッファセレクタ３１０、複数（図
３中においては説明簡略化のために３つ）の副格納部と
して第２のアドレス情報手段を構成する３つのプログラ
ムメモリアドレスバッファ３２０、３３０、３４０、第
２の選択手段であるアドレスバッファセレクタ３５０が
データモニタ回路の構成として追加され、この追加に伴
い変更されたコントロール部３６０を有することであ
る。
手段であるアドレスバッファセレクタ３１０、複数（図
３中においては説明簡略化のために３つ）の副格納部と
して第２のアドレス情報手段を構成する３つのプログラ
ムメモリアドレスバッファ３２０、３３０、３４０、第
２の選択手段であるアドレスバッファセレクタ３５０が
データモニタ回路の構成として追加され、この追加に伴
い変更されたコントロール部３６０を有することであ
る。
【００５５】アドレスバッファセレクタ３１０はセレク
ト信号Ｓにより順次プログラムメモリアドレスバッファ
３２０、３３０、３４０のいずれか１つを選択し、入出
力ポート５０から入力される、マイクロコンピュータに
内蔵される図示せぬプログラム格納のためのメモリの、
監視すべきアドレス情報を選択された１つのプログラム
メモリアドレスバッファに出力する。なお、セレクト信
号としては、例えば、２ビットの情報を有する信号であ
れば３つのプログラムメモリアドレスバッファを選択可
能であるが、これに限らない。例えば、セレクト信号Ｓ
を１ビットの信号とし、クロック信号のように、パルス
の数で選択対象を切り換えるものでもよく、この場合、
セレクト信号Ｓの代わりにテスト信号Ｔを用いてもよ
い。
ト信号Ｓにより順次プログラムメモリアドレスバッファ
３２０、３３０、３４０のいずれか１つを選択し、入出
力ポート５０から入力される、マイクロコンピュータに
内蔵される図示せぬプログラム格納のためのメモリの、
監視すべきアドレス情報を選択された１つのプログラム
メモリアドレスバッファに出力する。なお、セレクト信
号としては、例えば、２ビットの情報を有する信号であ
れば３つのプログラムメモリアドレスバッファを選択可
能であるが、これに限らない。例えば、セレクト信号Ｓ
を１ビットの信号とし、クロック信号のように、パルス
の数で選択対象を切り換えるものでもよく、この場合、
セレクト信号Ｓの代わりにテスト信号Ｔを用いてもよ
い。
【００５６】プログラムメモリアドレスバッファ３２
０、３３０、３４０は、それぞれテスト信号Ｔにてテス
トを指示する（例えば、ハイレベルの信号）場合に、ア
ドレスバッファセレクタ３１０を介して入出力ポート５
０から、マイクロコンピュータに内蔵される図示せぬプ
ログラム格納のためのメモリの、監視すべきアドレス情
報を入力することで、この入力されたアドレス情報を格
納し、出力するものである。この時、監視すべきアドレ
ス情報のうち、優先順位の高いものから順にプログラム
メモリアドレスバッファ３２０、３３０、３４０の順に
格納しておく。
０、３３０、３４０は、それぞれテスト信号Ｔにてテス
トを指示する（例えば、ハイレベルの信号）場合に、ア
ドレスバッファセレクタ３１０を介して入出力ポート５
０から、マイクロコンピュータに内蔵される図示せぬプ
ログラム格納のためのメモリの、監視すべきアドレス情
報を入力することで、この入力されたアドレス情報を格
納し、出力するものである。この時、監視すべきアドレ
ス情報のうち、優先順位の高いものから順にプログラム
メモリアドレスバッファ３２０、３３０、３４０の順に
格納しておく。
【００５７】アドレスバッファセレクタ３５０は、順次
プログラムメモリアドレスバッファ３２０、３３０、３
４０のいずれか１つを選択し、選択されたプログラムメ
モリアドレスバッファから出力されているアドレス情報
をアドレスコンパレータ２２０に出力するものである。
アドレスバッファセレクタ３５０は、例えば、テスト信
号Ｔのハイレベルにて、初期状態としてプログラムメモ
リアドレスバッファ３２０を選択するものとする。ま
た、アドレスバッファセレクタ３５０は、アドレスコン
パレータ２２０の一致信号毎に、順次プログラムメモリ
アドレスバッファ３３０、３４０の順に選択するもので
ある。
プログラムメモリアドレスバッファ３２０、３３０、３
４０のいずれか１つを選択し、選択されたプログラムメ
モリアドレスバッファから出力されているアドレス情報
をアドレスコンパレータ２２０に出力するものである。
アドレスバッファセレクタ３５０は、例えば、テスト信
号Ｔのハイレベルにて、初期状態としてプログラムメモ
リアドレスバッファ３２０を選択するものとする。ま
た、アドレスバッファセレクタ３５０は、アドレスコン
パレータ２２０の一致信号毎に、順次プログラムメモリ
アドレスバッファ３３０、３４０の順に選択するもので
ある。
【００５８】コントロール部３６０は、出力ゲート１３
０に対しては、第２の実施の形態と同様な条件で、出力
ゲート１３０へイネーブル信号を出力するが、出力ゲー
ト２３０に対しては、アドレスコンパレータ２２０から
の一致信号のハイレベルを３回受信した時（つまり、３
つのプログラムメモリアドレスバッファ３２０、３３
０、３４０それぞれに格納されたアドレス情報に対して
一致を検出した時）、出力ゲート２３０に対するイネー
ブル信号をハイレベル（つまり、データバッファ１４０
に格納されたデータを入出力ポート２０へ出力可能とす
る）にするものである。
０に対しては、第２の実施の形態と同様な条件で、出力
ゲート１３０へイネーブル信号を出力するが、出力ゲー
ト２３０に対しては、アドレスコンパレータ２２０から
の一致信号のハイレベルを３回受信した時（つまり、３
つのプログラムメモリアドレスバッファ３２０、３３
０、３４０それぞれに格納されたアドレス情報に対して
一致を検出した時）、出力ゲート２３０に対するイネー
ブル信号をハイレベル（つまり、データバッファ１４０
に格納されたデータを入出力ポート２０へ出力可能とす
る）にするものである。
【００５９】なお、このコントロール部３６０を第２の
実施の形態におけるコントロール部２５０とし、コント
ロール部３６０の上記動作をアドレスコンパレータ２２
０に持たせてもよい。つまり、このようにした場合、ア
ドレスコンパレータ２２０は一致を検出する毎に、コン
トロール部２５０へ転送する一致信号とは別の一致信号
にてアドレスバッファセレクタ３５０の選択対象を変更
し、３つのプログラムメモリアドレスバッファに格納し
たアドレス情報の一致をそれぞれ検出した場合に、アド
レスコンパレータ２２０は、コントロール部２５０へハ
イレベルの一致信号を転送するようにすればよい。
実施の形態におけるコントロール部２５０とし、コント
ロール部３６０の上記動作をアドレスコンパレータ２２
０に持たせてもよい。つまり、このようにした場合、ア
ドレスコンパレータ２２０は一致を検出する毎に、コン
トロール部２５０へ転送する一致信号とは別の一致信号
にてアドレスバッファセレクタ３５０の選択対象を変更
し、３つのプログラムメモリアドレスバッファに格納し
たアドレス情報の一致をそれぞれ検出した場合に、アド
レスコンパレータ２２０は、コントロール部２５０へハ
イレベルの一致信号を転送するようにすればよい。
【００６０】このように構成された、データモニタ回路
３００の動作について、以下に説明する。
３００の動作について、以下に説明する。
【００６１】まず、マイクロコンピュータが通常の動作
時には、テスト信号Ｔはローレベルであり、データメモ
リアドレスバッファ１１０及び少なくとも初期選択され
ているプログラムメモリアドレスバッファ３２０には、
監視すべきアドレス情報が格納されていない（あるい
は、通常動作では指定しない無効なアドレス情報を格納
しておく）。このため、第２の実施の形態と同様に、出
力ゲート１３０からデータバッファ１４０にはデータの
転送が行われることがなく、出力ゲート２３０からデー
タバッファ１４０のデータが入出力ポート２３０へ転送
されることもない。よって、データモニタ回路３００に
よる影響を受けることなく、入出力ポート１０、２０、
５０は通常動作におけるデータの授受を行うことができ
る。なお、この時、完了フラグも”０”のままで変化し
ない。よって、完了フラグ部１６０のフラグの状態を指
示する端子が入出力ポートの１つであっても、その入出
力ポートでの信号授受が優先されるので問題はない。
時には、テスト信号Ｔはローレベルであり、データメモ
リアドレスバッファ１１０及び少なくとも初期選択され
ているプログラムメモリアドレスバッファ３２０には、
監視すべきアドレス情報が格納されていない（あるい
は、通常動作では指定しない無効なアドレス情報を格納
しておく）。このため、第２の実施の形態と同様に、出
力ゲート１３０からデータバッファ１４０にはデータの
転送が行われることがなく、出力ゲート２３０からデー
タバッファ１４０のデータが入出力ポート２３０へ転送
されることもない。よって、データモニタ回路３００に
よる影響を受けることなく、入出力ポート１０、２０、
５０は通常動作におけるデータの授受を行うことができ
る。なお、この時、完了フラグも”０”のままで変化し
ない。よって、完了フラグ部１６０のフラグの状態を指
示する端子が入出力ポートの１つであっても、その入出
力ポートでの信号授受が優先されるので問題はない。
【００６２】次に、不良解析のため、いくつかの所定の
処理の実行の後、特定の処理の実行時における、データ
の格納のためのメモリにおける所定のアドレス値の状態
を監視する場合についてを説明する。
処理の実行の後、特定の処理の実行時における、データ
の格納のためのメモリにおける所定のアドレス値の状態
を監視する場合についてを説明する。
【００６３】まず、テスト信号Ｔをハイレベルとし、入
出力ポート１０から、データ格納のためのメモリの、監
視したいメモリセルのアドレス情報を入力し、このアド
レス情報をデータメモリアドレスバッファ１１０に格納
する。同様に、入出力ポート５０から、条件として、い
くつかの所定の処理（例えば、まず、第１の処理が実行
されることが最優先の条件で、次に、第１の処理の実行
後に第２の処理が行われることが次に優先される条件）
の実行後に、ある特定の処理（例えば、第１の処理、第
２の処理がそれぞれ順次行われ、その後に行われる第３
の処理）の実行時であることとした場合、まず、プログ
ラム格納のためのメモリの、第１の処理が格納されてい
るアドレス情報を入力し、このアドレス情報をプログラ
ムメモリアドレスバッファ３２０に格納する。次に、プ
ログラム格納のためのメモリの、第２の処理が格納され
ているアドレス情報を入力し、このアドレス情報をプロ
グラムメモリアドレスバッファ３３０に格納する。次
に、プログラム格納のためのメモリの、第３の処理が格
納されているアドレス情報を入力し、このアドレス情報
をプログラムメモリアドレスバッファ３４０に格納す
る。この格納は、アドレスバッファセレクタ３１０の上
述の動作により実現可能である。この時、完了フラグ部
１６０も初期状態の”０”にリセットされる。
出力ポート１０から、データ格納のためのメモリの、監
視したいメモリセルのアドレス情報を入力し、このアド
レス情報をデータメモリアドレスバッファ１１０に格納
する。同様に、入出力ポート５０から、条件として、い
くつかの所定の処理（例えば、まず、第１の処理が実行
されることが最優先の条件で、次に、第１の処理の実行
後に第２の処理が行われることが次に優先される条件）
の実行後に、ある特定の処理（例えば、第１の処理、第
２の処理がそれぞれ順次行われ、その後に行われる第３
の処理）の実行時であることとした場合、まず、プログ
ラム格納のためのメモリの、第１の処理が格納されてい
るアドレス情報を入力し、このアドレス情報をプログラ
ムメモリアドレスバッファ３２０に格納する。次に、プ
ログラム格納のためのメモリの、第２の処理が格納され
ているアドレス情報を入力し、このアドレス情報をプロ
グラムメモリアドレスバッファ３３０に格納する。次
に、プログラム格納のためのメモリの、第３の処理が格
納されているアドレス情報を入力し、このアドレス情報
をプログラムメモリアドレスバッファ３４０に格納す
る。この格納は、アドレスバッファセレクタ３１０の上
述の動作により実現可能である。この時、完了フラグ部
１６０も初期状態の”０”にリセットされる。
【００６４】この状態で、テスト信号Ｔをローレベルに
戻し、通常動作と同様に、内蔵のプログラムを実行させ
て、マイクロコンピュータを動作させる。プログラムの
進行の伴い、監視対象であるデータ格納のためのメモリ
にはデータの書き込み／読み出しが行われる。この際、
データ格納のためのメモリに対して読み出し／書き込み
の際にアドレス情報がバスを介して転送されているの
で、この転送されているアドレス情報とデータメモリア
ドレスバッファ１１０に格納されているアドレス情報と
の比較がアドレスコンパレータ１２０にて行われる。同
様に、プログラムカウンタで指示されるアドレス情報と
アドレスバッファセレクタ３５０で初期選択されている
プログラムメモリアドレスバッファ３２０に格納されて
いるアドレス情報との比較がアドレスコンパレータ２２
０にて行われる。
戻し、通常動作と同様に、内蔵のプログラムを実行させ
て、マイクロコンピュータを動作させる。プログラムの
進行の伴い、監視対象であるデータ格納のためのメモリ
にはデータの書き込み／読み出しが行われる。この際、
データ格納のためのメモリに対して読み出し／書き込み
の際にアドレス情報がバスを介して転送されているの
で、この転送されているアドレス情報とデータメモリア
ドレスバッファ１１０に格納されているアドレス情報と
の比較がアドレスコンパレータ１２０にて行われる。同
様に、プログラムカウンタで指示されるアドレス情報と
アドレスバッファセレクタ３５０で初期選択されている
プログラムメモリアドレスバッファ３２０に格納されて
いるアドレス情報との比較がアドレスコンパレータ２２
０にて行われる。
【００６５】この比較において、アドレスコンパレータ
１２０がアドレス情報の一致を検出した場合には、ハイ
レベルの一致信号が出力される。ハイレベルの一致信号
に応答して、コントロール部３６０は、出力ゲート１３
０に対するイネーブル信号をハイレベルにする。イネー
ブル信号のハイレベルに応答して、出力ゲート１３０
は、一致したアドレス情報に基づき、バスに転送され
る、データ格納のためのメモリに書き込まれた（あるい
は読み出された）データをデータバッファ１４０へ転送
する。しかしながら、アドレスコンパレータ２２０がア
ドレス情報の一致を検出していない場合は、コントロー
ル部３６０から出力ゲート２３０をデータ転送可能とす
るハイレベルのイネーブル信号が供給されていない（つ
まり、出力ゲート２３０に供給されるイネーブル信号は
ローレベルのままである）。このため、データバッファ
１４０に格納されたデータは入出力ポート２０には出力
されない。なお、完了フラグ部１６０も、フラグが”
０”のままである。つまり、アドレスコンパレータ２２
０が一致を検出していない間は、アドレスコンパレータ
１２０が一致を検出する度にデータバッファ１４０の内
容は更新される。
１２０がアドレス情報の一致を検出した場合には、ハイ
レベルの一致信号が出力される。ハイレベルの一致信号
に応答して、コントロール部３６０は、出力ゲート１３
０に対するイネーブル信号をハイレベルにする。イネー
ブル信号のハイレベルに応答して、出力ゲート１３０
は、一致したアドレス情報に基づき、バスに転送され
る、データ格納のためのメモリに書き込まれた（あるい
は読み出された）データをデータバッファ１４０へ転送
する。しかしながら、アドレスコンパレータ２２０がア
ドレス情報の一致を検出していない場合は、コントロー
ル部３６０から出力ゲート２３０をデータ転送可能とす
るハイレベルのイネーブル信号が供給されていない（つ
まり、出力ゲート２３０に供給されるイネーブル信号は
ローレベルのままである）。このため、データバッファ
１４０に格納されたデータは入出力ポート２０には出力
されない。なお、完了フラグ部１６０も、フラグが”
０”のままである。つまり、アドレスコンパレータ２２
０が一致を検出していない間は、アドレスコンパレータ
１２０が一致を検出する度にデータバッファ１４０の内
容は更新される。
【００６６】次に、アドレスコンパレータ２２０がアド
レス情報の一致を検出した場合には、アドレスコンパレ
ータ２２０からハイレベルの一致信号が出力される。ハ
イレベルの一致信号は、コントロール部３６０に転送さ
れる。コントロール部３６０は１回目のアドレスコンパ
レータ２２０からのハイレベルの一致信号の受信を記憶
する。この場合はコントロール部３６０は、出力ゲート
２３０に対するイネーブル信号をローレベルのままであ
る。このため出力ゲート２３０は、この時にデータバッ
ファ１４０に格納されているデータを入出力ポート２０
へ出力しない。また、アドレスコンパレータ２２０の一
致の検出に応答して、アドレスバッファセレクタ３５０
は、アドレスコンパレータ２２０に転送するアドレス情
報をプログラムメモリアドレスバッファ３３０に格納さ
れているアドレス情報に切り換える。
レス情報の一致を検出した場合には、アドレスコンパレ
ータ２２０からハイレベルの一致信号が出力される。ハ
イレベルの一致信号は、コントロール部３６０に転送さ
れる。コントロール部３６０は１回目のアドレスコンパ
レータ２２０からのハイレベルの一致信号の受信を記憶
する。この場合はコントロール部３６０は、出力ゲート
２３０に対するイネーブル信号をローレベルのままであ
る。このため出力ゲート２３０は、この時にデータバッ
ファ１４０に格納されているデータを入出力ポート２０
へ出力しない。また、アドレスコンパレータ２２０の一
致の検出に応答して、アドレスバッファセレクタ３５０
は、アドレスコンパレータ２２０に転送するアドレス情
報をプログラムメモリアドレスバッファ３３０に格納さ
れているアドレス情報に切り換える。
【００６７】なお、アドレスコンパレータ２２０が再び
一致検出を開始し、プログラムメモリアドレスバッファ
３２０、３３０、３４０に格納された全てのアドレス情
報に対して一致の検出がされるまでは、アドレスコンパ
レータ１２０が一致を検出する度にデータバッファ１４
０の内容は更新される。
一致検出を開始し、プログラムメモリアドレスバッファ
３２０、３３０、３４０に格納された全てのアドレス情
報に対して一致の検出がされるまでは、アドレスコンパ
レータ１２０が一致を検出する度にデータバッファ１４
０の内容は更新される。
【００６８】このようなアドレスコンパレータ２２０の
一致検出は、一致の検出がされる毎に、対象のプログラ
ムメモリアドレスバッファを切り換えて、プログラムメ
モリアドレスバッファ３２０、３３０、３４０の順に行
われる。
一致検出は、一致の検出がされる毎に、対象のプログラ
ムメモリアドレスバッファを切り換えて、プログラムメ
モリアドレスバッファ３２０、３３０、３４０の順に行
われる。
【００６９】次に、アドレスコンパレータ２２０が既
に、プログラムメモリアドレスバッファ３２０及び３３
０に対して一致の検出をしており、その後に、アドレス
コンパレータ２２０がプログラムメモリアドレスバッフ
ァ３４０に格納されたアドレス情報に対して一致を検出
した場合には、アドレスコンパレータ２２０からハイレ
ベルの一致信号が出力される。ハイレベルの一致信号は
コントロール部３６０に入力される。この時のアドレス
コンパレータ２２０からのハイレベルの一致信号は３回
目となるので、コントロール部３６０は、出力ゲート２
３０に対するイネーブル信号をハイレベルにする。この
イネーブル信号のハイレベルに応答して、出力ゲート２
３０は、この時にデータバッファ１４０に格納されてい
るデータを入出力ポート２０へ出力する。この時、コン
トロール部３６０は、アドレスコンパレータ１２０の一
致信号がハイレベルになり、アドレスコンパレータ２２
０の一致信号が３回ハイレベルになったことに応答し
て、完了フラグ部１６０に対してフラグとして”１”を
セットする。
に、プログラムメモリアドレスバッファ３２０及び３３
０に対して一致の検出をしており、その後に、アドレス
コンパレータ２２０がプログラムメモリアドレスバッフ
ァ３４０に格納されたアドレス情報に対して一致を検出
した場合には、アドレスコンパレータ２２０からハイレ
ベルの一致信号が出力される。ハイレベルの一致信号は
コントロール部３６０に入力される。この時のアドレス
コンパレータ２２０からのハイレベルの一致信号は３回
目となるので、コントロール部３６０は、出力ゲート２
３０に対するイネーブル信号をハイレベルにする。この
イネーブル信号のハイレベルに応答して、出力ゲート２
３０は、この時にデータバッファ１４０に格納されてい
るデータを入出力ポート２０へ出力する。この時、コン
トロール部３６０は、アドレスコンパレータ１２０の一
致信号がハイレベルになり、アドレスコンパレータ２２
０の一致信号が３回ハイレベルになったことに応答し
て、完了フラグ部１６０に対してフラグとして”１”を
セットする。
【００７０】このように、本発明の第３の実施の形態の
おけるデータモニタ回路３００では、いくつかの所定の
処理が実行された後に、特定の処理の実行時までに、監
視すべきメモリの特定のアドレス情報に書き込み／読み
出しされたデータを出力することができるので、より限
定した条件（処理に追従した条件）での監視を可能とし
ている。よって、不良解析がより確実に、より短時間に
行えることができる。
おけるデータモニタ回路３００では、いくつかの所定の
処理が実行された後に、特定の処理の実行時までに、監
視すべきメモリの特定のアドレス情報に書き込み／読み
出しされたデータを出力することができるので、より限
定した条件（処理に追従した条件）での監視を可能とし
ている。よって、不良解析がより確実に、より短時間に
行えることができる。
【００７１】また、第２の実施の形態と比べてにても、
大幅な構成の追加はなく、制御を複雑にすることはない
ので、チップサイズが大型化することもない。
大幅な構成の追加はなく、制御を複雑にすることはない
ので、チップサイズが大型化することもない。
【００７２】次に、第４の実施の形態におけるデータモ
ニタ回路について図面を用いて以下に説明する。図４は
本発明の第４の実施の形態におけるデータモニタ回路４
００の回路図である。なお、図４において、図２と同様
な構成については、同様な符号を付けている。
ニタ回路について図面を用いて以下に説明する。図４は
本発明の第４の実施の形態におけるデータモニタ回路４
００の回路図である。なお、図４において、図２と同様
な構成については、同様な符号を付けている。
【００７３】図４において、特徴的なのは、図２のデー
タモニタ回路２００に比べて、データメモリアドレスバ
ッファ４１０、アドレスコンパレータ４２０、出力ゲー
ト４６０、データバッファ４７０、出力ゲート４８０、
データバッファ有効フラグ部４４０が追加され、この追
加に伴い変更されたコントロール部４５０を有すること
である。
タモニタ回路２００に比べて、データメモリアドレスバ
ッファ４１０、アドレスコンパレータ４２０、出力ゲー
ト４６０、データバッファ４７０、出力ゲート４８０、
データバッファ有効フラグ部４４０が追加され、この追
加に伴い変更されたコントロール部４５０を有すること
である。
【００７４】データメモリアドレスバッファ４１０は、
データメモリアドレスバッファ１１０と同様な機能を有
し、入出力ポート７０から入力される、データ格納のた
めの、監視すべきアドレス情報を格納するものである。
データメモリアドレスバッファ１１０と同様な機能を有
し、入出力ポート７０から入力される、データ格納のた
めの、監視すべきアドレス情報を格納するものである。
【００７５】アドレスコンパレータ４２０は、アドレス
コンパレータ１２０と同様な機能を有し、データメモリ
アドレスバッファ４１０に格納されたアドレス情報とバ
スに転送されるアドレス情報とを比較して、一致を検出
するものである。
コンパレータ１２０と同様な機能を有し、データメモリ
アドレスバッファ４１０に格納されたアドレス情報とバ
スに転送されるアドレス情報とを比較して、一致を検出
するものである。
【００７６】コントロール部４５０は、アドレスコンパ
レータ１２０、４２０の一致の検出（一致を検出した際
に各アドレスコンパレータからそれぞれハイレベルの一
致信号を出力）に応答して、それぞれに対応したハイレ
ベルのイネーブル信号を出力するものである。なお、ア
ドレスコンパレータ１２０、４２０が不一致を検出（ロ
ーレベルの一致信号を出力）している時は、コントロー
ル部４５０はそれぞれローレベルのイネーブル信号を出
力している。
レータ１２０、４２０の一致の検出（一致を検出した際
に各アドレスコンパレータからそれぞれハイレベルの一
致信号を出力）に応答して、それぞれに対応したハイレ
ベルのイネーブル信号を出力するものである。なお、ア
ドレスコンパレータ１２０、４２０が不一致を検出（ロ
ーレベルの一致信号を出力）している時は、コントロー
ル部４５０はそれぞれローレベルのイネーブル信号を出
力している。
【００７７】また、コントロール部４５０は、アドレス
コンパレータ１２０、４２０の一致検出状態（アドレス
コンパレータ１２０のみが一致を検出しているか、アド
レスコンパレータ４２０のみが一致を検出しているか、
２つのアドレスコンパレータがともに一致を検出してい
るか、２つのアドレスコンパレータがともに不一致を検
出しているか）を指示する情報をデータバッファ有効フ
ラグ部４４０に転送する。この情報は、少なくとも２ビ
ット分の情報があればよい。なお、この情報の転送はア
ドレスコンパレータ２２０が一致を検出した場合に、コ
ントロール部４５０からデータバッファフラグ部４４０
に転送されるものである。データバッファフラグ部４４
０の内容は、テスト信号Ｔにて初期化（例えば、”０
０”）され、マイクロコンピュータの外部端子、例え
ば、入出力ポートから出力されるものとする。
コンパレータ１２０、４２０の一致検出状態（アドレス
コンパレータ１２０のみが一致を検出しているか、アド
レスコンパレータ４２０のみが一致を検出しているか、
２つのアドレスコンパレータがともに一致を検出してい
るか、２つのアドレスコンパレータがともに不一致を検
出しているか）を指示する情報をデータバッファ有効フ
ラグ部４４０に転送する。この情報は、少なくとも２ビ
ット分の情報があればよい。なお、この情報の転送はア
ドレスコンパレータ２２０が一致を検出した場合に、コ
ントロール部４５０からデータバッファフラグ部４４０
に転送されるものである。データバッファフラグ部４４
０の内容は、テスト信号Ｔにて初期化（例えば、”０
０”）され、マイクロコンピュータの外部端子、例え
ば、入出力ポートから出力されるものとする。
【００７８】出力ゲート４６０は、出力ゲート１３０と
同様な機能を有し、アドレスコンパレータ４２０におけ
る一致の検出の応答してコントロール部４５０から出力
されるハイレベルのイネーブル信号に応答して、バスに
転送されているデータをデータバッファ４７０へ出力す
るものである。つまり、アドレスコンパレータ４２０が
不一致を検出していることを指示するローレベルのイネ
ーブル信号の時は、バスに転送されているデータをデー
タバッファ４７０へ出力しない。
同様な機能を有し、アドレスコンパレータ４２０におけ
る一致の検出の応答してコントロール部４５０から出力
されるハイレベルのイネーブル信号に応答して、バスに
転送されているデータをデータバッファ４７０へ出力す
るものである。つまり、アドレスコンパレータ４２０が
不一致を検出していることを指示するローレベルのイネ
ーブル信号の時は、バスに転送されているデータをデー
タバッファ４７０へ出力しない。
【００７９】データバッファ４７０は、データバッファ
１４０と同様な機能を有し、出力ゲート４６０を介して
転送されるデータを格納し、出力するものである。
１４０と同様な機能を有し、出力ゲート４６０を介して
転送されるデータを格納し、出力するものである。
【００８０】出力ゲート４８０は、出力ゲート２３０と
同様な機能を有し、アドレスコンパレータ２２０が一致
を検出した際に出力するハイレベルの一致信号に応答し
て、コントロール部４５０から出力されるイネーブル信
号を受けて、データバッファ４７０に格納されたデータ
を入出力ポート８０へ出力するものである。つまり、ア
ドレスコンパレータ２２０が不一致を検出している場合
に、コントロール部４５０が出力するローレベルのイネ
ーブル信号を受信している時は、出力ゲート４８０はデ
ータバッファ４７０に格納されたデータを出力しない。
なお、出力ゲート４８０に入力されるイネーブル信号
は、出力ゲート２３０に入力されるイネーブル信号と同
様である。
同様な機能を有し、アドレスコンパレータ２２０が一致
を検出した際に出力するハイレベルの一致信号に応答し
て、コントロール部４５０から出力されるイネーブル信
号を受けて、データバッファ４７０に格納されたデータ
を入出力ポート８０へ出力するものである。つまり、ア
ドレスコンパレータ２２０が不一致を検出している場合
に、コントロール部４５０が出力するローレベルのイネ
ーブル信号を受信している時は、出力ゲート４８０はデ
ータバッファ４７０に格納されたデータを出力しない。
なお、出力ゲート４８０に入力されるイネーブル信号
は、出力ゲート２３０に入力されるイネーブル信号と同
様である。
【００８１】つまり、第４の実施の形態におけるデータ
モニタ回路４００は、第１のアドレス格納手段を複数
（図４中では、説明簡略のために２つとしている）の副
格納部（データメモリアドレスバッファ１１０、４１
０）から構成しているものであり、これに伴い、第１の
比較手段（アドレスコンパレータ１２０、４２０）、第
１のゲート手段（出力ゲート１３０、４６０）、第１の
データ格納手段（データバッファ１４０、４７０）、第
２のゲート手段（出力ゲート２３０、４８０）をそれぞ
れ複数（対応する数）設けているものである。このた
め、データを格納するためのメモリの、監視すべきアド
レス情報を複数設定することが可能である。
モニタ回路４００は、第１のアドレス格納手段を複数
（図４中では、説明簡略のために２つとしている）の副
格納部（データメモリアドレスバッファ１１０、４１
０）から構成しているものであり、これに伴い、第１の
比較手段（アドレスコンパレータ１２０、４２０）、第
１のゲート手段（出力ゲート１３０、４６０）、第１の
データ格納手段（データバッファ１４０、４７０）、第
２のゲート手段（出力ゲート２３０、４８０）をそれぞ
れ複数（対応する数）設けているものである。このた
め、データを格納するためのメモリの、監視すべきアド
レス情報を複数設定することが可能である。
【００８２】このように構成されたデータモニタ回路４
００の動作についてを以下に説明する。
００の動作についてを以下に説明する。
【００８３】まず、マイクロコンピュータが通常の動作
時には、テスト信号Ｔはローレベルであり、データメモ
リアドレスバッファ１１０、４１０は、監視すべきアド
レス情報が格納されていない（あるいは、通常動作では
指定しない無効なアドレス情報を格納しておく）。この
ため、第２の実施の形態と同様に、出力ゲート１３０か
らデータバッファ１４０へのデータの転送、出力ゲート
４６０からデータバッファ４７０へのデータ転送ともに
行われることがなく、出力ゲート２３０からデータバッ
ファ１４０のデータが入出力ポート２０へ転送されるこ
と、及び出力ゲート４８０からデータバッファ４７０の
データが入出力ポート８０へ転送されることがない。よ
って、データモニタ回路４００による影響を受けること
なく、入出力ポート１０、２０、５０、７０、８０は通
常動作におけるデータの授受を行うことができる。な
お、この時、完了フラグも”０”のまま、データバッフ
ァ有効フラグ部４４０の情報も”００”のままで変化し
ない。よって、完了フラグ部１６０のフラグの状態やデ
ータバッファ有効フラグ部４４０の情報を指示する端子
が入出力ポートであっても、その入出力ポートでの信号
授受が優先されるので問題はない。
時には、テスト信号Ｔはローレベルであり、データメモ
リアドレスバッファ１１０、４１０は、監視すべきアド
レス情報が格納されていない（あるいは、通常動作では
指定しない無効なアドレス情報を格納しておく）。この
ため、第２の実施の形態と同様に、出力ゲート１３０か
らデータバッファ１４０へのデータの転送、出力ゲート
４６０からデータバッファ４７０へのデータ転送ともに
行われることがなく、出力ゲート２３０からデータバッ
ファ１４０のデータが入出力ポート２０へ転送されるこ
と、及び出力ゲート４８０からデータバッファ４７０の
データが入出力ポート８０へ転送されることがない。よ
って、データモニタ回路４００による影響を受けること
なく、入出力ポート１０、２０、５０、７０、８０は通
常動作におけるデータの授受を行うことができる。な
お、この時、完了フラグも”０”のまま、データバッフ
ァ有効フラグ部４４０の情報も”００”のままで変化し
ない。よって、完了フラグ部１６０のフラグの状態やデ
ータバッファ有効フラグ部４４０の情報を指示する端子
が入出力ポートであっても、その入出力ポートでの信号
授受が優先されるので問題はない。
【００８４】次に、不良解析のため、特定の処理の実行
時における、データの格納のためのメモリにおける、い
くつかの所定のアドレス値の状態を監視する場合につい
てを説明する。
時における、データの格納のためのメモリにおける、い
くつかの所定のアドレス値の状態を監視する場合につい
てを説明する。
【００８５】まず、テスト信号Ｔをハイレベルとし、入
出力ポート１０から、データ格納のためのメモリの、監
視したいメモリセルのアドレス情報の１つを入力し、こ
のアドレス情報をデータメモリアドレスバッファ１１０
に格納する。同様に、入出力ポート７０から、監視した
いメモリセルのアドレス情報の他の１つを入力し、この
アドレス情報をデータメモリアドレスバッファ４１０に
格納する。同様に、入出力ポート５０から、条件とし
て、ある特定の処理の実行時であることとした場合、プ
ログラム格納のためのメモリの、特定の処理が格納され
ているアドレス情報を入力し、このアドレス情報をデー
タプログラムメモリアドレスバッファ２１０に格納す
る。この時、完了フラグ部１６０も初期状態の”０”に
リセットされ、データバッファ有効フラグ部４４０の情
報も”００”にリセットされる。
出力ポート１０から、データ格納のためのメモリの、監
視したいメモリセルのアドレス情報の１つを入力し、こ
のアドレス情報をデータメモリアドレスバッファ１１０
に格納する。同様に、入出力ポート７０から、監視した
いメモリセルのアドレス情報の他の１つを入力し、この
アドレス情報をデータメモリアドレスバッファ４１０に
格納する。同様に、入出力ポート５０から、条件とし
て、ある特定の処理の実行時であることとした場合、プ
ログラム格納のためのメモリの、特定の処理が格納され
ているアドレス情報を入力し、このアドレス情報をデー
タプログラムメモリアドレスバッファ２１０に格納す
る。この時、完了フラグ部１６０も初期状態の”０”に
リセットされ、データバッファ有効フラグ部４４０の情
報も”００”にリセットされる。
【００８６】この状態で、テスト信号Ｔをローレベルに
戻し、通常動作と同様に、内蔵のプログラムを実行させ
て、マイクロコンピュータを動作させる。プログラムの
進行の伴い、監視対象であるデータ格納のためのメモリ
にはデータの書き込み／読み出しが行われる。この際、
データ格納のためのメモリに対して読み出し／書き込み
の際にアドレス情報がバスを介して転送されているの
で、この転送されているアドレス情報とデータメモリア
ドレスバッファ１１０に格納されているアドレス情報と
の比較がアドレスコンパレータ１２０にて行われ、転送
されているアドレス情報とデータメモリアドレスバッフ
ァ４１０に格納されているアドレス情報との比較がアド
レスコンパレータ４２０にて行われる。同様に、プログ
ラムカウンタ６０で指示されるアドレス情報とプログラ
ムメモリアドレスバッファ２１０に格納されているアド
レス情報との比較がアドレスコンパレータ２２０にて行
われる。
戻し、通常動作と同様に、内蔵のプログラムを実行させ
て、マイクロコンピュータを動作させる。プログラムの
進行の伴い、監視対象であるデータ格納のためのメモリ
にはデータの書き込み／読み出しが行われる。この際、
データ格納のためのメモリに対して読み出し／書き込み
の際にアドレス情報がバスを介して転送されているの
で、この転送されているアドレス情報とデータメモリア
ドレスバッファ１１０に格納されているアドレス情報と
の比較がアドレスコンパレータ１２０にて行われ、転送
されているアドレス情報とデータメモリアドレスバッフ
ァ４１０に格納されているアドレス情報との比較がアド
レスコンパレータ４２０にて行われる。同様に、プログ
ラムカウンタ６０で指示されるアドレス情報とプログラ
ムメモリアドレスバッファ２１０に格納されているアド
レス情報との比較がアドレスコンパレータ２２０にて行
われる。
【００８７】この比較において、アドレスコンパレータ
１２０（あるいはアドレスコンパレータ４２０）がアド
レス情報の一致を検出した場合には、ハイレベルの一致
信号が出力される。ハイレベルの一致信号に応答して、
コントロール部４５０は、出力ゲート１３０（あるいは
４６０）に対するイネーブル信号をハイレベルにする。
イネーブル信号のハイレベルに応答して、出力ゲート１
３０（あるいは４６０）は、一致したアドレス情報に基
づき、バスに転送される、データ格納のためのメモリに
書き込まれた（あるいは読み出された）データをデータ
バッファ１４０（あるいは４７０）へ転送する。しかし
ながら、アドレスコンパレータ２２０がアドレス情報の
一致を検出していない場合は、コントロール部４５０か
ら出力ゲート２３０及び４８０をデータ転送可能とする
ハイレベルのイネーブル信号が供給されていない（つま
り、出力ゲート２３０及び４８０に供給されるイネーブ
ル信号はローレベルのままである）。このため、データ
バッファ１４０（あるいは４７０）に格納されたデータ
は入出力ポート２０（あるいは８０）には出力されな
い。なお、完了フラグ部１６０も、フラグが”０”のま
ま、データバッファ有効フラグ部も、”００”のままで
ある。つまり、アドレスコンパレータ２２０が一致を検
出していない間は、アドレスコンパレータ１２０（ある
いは４２０）が一致を検出する度にデータバッファ１４
０（あるいは４７０）の内容は更新される。
１２０（あるいはアドレスコンパレータ４２０）がアド
レス情報の一致を検出した場合には、ハイレベルの一致
信号が出力される。ハイレベルの一致信号に応答して、
コントロール部４５０は、出力ゲート１３０（あるいは
４６０）に対するイネーブル信号をハイレベルにする。
イネーブル信号のハイレベルに応答して、出力ゲート１
３０（あるいは４６０）は、一致したアドレス情報に基
づき、バスに転送される、データ格納のためのメモリに
書き込まれた（あるいは読み出された）データをデータ
バッファ１４０（あるいは４７０）へ転送する。しかし
ながら、アドレスコンパレータ２２０がアドレス情報の
一致を検出していない場合は、コントロール部４５０か
ら出力ゲート２３０及び４８０をデータ転送可能とする
ハイレベルのイネーブル信号が供給されていない（つま
り、出力ゲート２３０及び４８０に供給されるイネーブ
ル信号はローレベルのままである）。このため、データ
バッファ１４０（あるいは４７０）に格納されたデータ
は入出力ポート２０（あるいは８０）には出力されな
い。なお、完了フラグ部１６０も、フラグが”０”のま
ま、データバッファ有効フラグ部も、”００”のままで
ある。つまり、アドレスコンパレータ２２０が一致を検
出していない間は、アドレスコンパレータ１２０（ある
いは４２０）が一致を検出する度にデータバッファ１４
０（あるいは４７０）の内容は更新される。
【００８８】次に、アドレスコンパレータ２２０がアド
レス情報の一致を検出した場合には、ハイレベルの一致
信号が出力される。ハイレベルの一致信号に応答して、
コントロール部４５０は、出力ゲート２３０及び４８０
に対するイネーブル信号をハイレベルにする。このイネ
ーブル信号のハイレベルに応答して、出力ゲート２３０
及び４８０は、それぞれ、この時にデータバッファ１４
０及び４７０に格納されているデータを入出力ポート２
０及び８０へ出力する。この時、コントロール部４５０
は、３つのアドレスコンパレータ１２０、４２０、２２
０の一致信号がそれぞれハイレベルになったことに応答
して、完了フラグ部１６０に対してフラグとして”１”
をセットする。
レス情報の一致を検出した場合には、ハイレベルの一致
信号が出力される。ハイレベルの一致信号に応答して、
コントロール部４５０は、出力ゲート２３０及び４８０
に対するイネーブル信号をハイレベルにする。このイネ
ーブル信号のハイレベルに応答して、出力ゲート２３０
及び４８０は、それぞれ、この時にデータバッファ１４
０及び４７０に格納されているデータを入出力ポート２
０及び８０へ出力する。この時、コントロール部４５０
は、３つのアドレスコンパレータ１２０、４２０、２２
０の一致信号がそれぞれハイレベルになったことに応答
して、完了フラグ部１６０に対してフラグとして”１”
をセットする。
【００８９】なお、アドレスコンパレータ２２０が一致
を検出した時に、アドレスコンパレータ１２０が既に一
致を検出しており、アドレスコンパレータ４２０が一度
も一致を検出していない場合に、データバッファ有効フ
ラグ部４４０の情報は”０１”となる。また、アドレス
コンパレータ２２０が一致を検出した時に、アドレスコ
ンパレータ４２０がともに、既に一致を検出しており、
アドレスコンパレータ１２０が一度も一致を検出してい
ない場合に、データバッファ有効フラグ部４４０の情報
は”１０”となる。また、アドレスコンパレータ２２０
が一致を検出した時に、アドレスコンパレータ１２０、
４２０が既に一致を検出している場合に、データバッフ
ァ有効フラグ部４４０の情報は”１１”となる。なお、
このデータバッファ有効フラグ部４４０の機能を完了フ
ラグ部１６０に持たせて兼用するようにしてもよい。
を検出した時に、アドレスコンパレータ１２０が既に一
致を検出しており、アドレスコンパレータ４２０が一度
も一致を検出していない場合に、データバッファ有効フ
ラグ部４４０の情報は”０１”となる。また、アドレス
コンパレータ２２０が一致を検出した時に、アドレスコ
ンパレータ４２０がともに、既に一致を検出しており、
アドレスコンパレータ１２０が一度も一致を検出してい
ない場合に、データバッファ有効フラグ部４４０の情報
は”１０”となる。また、アドレスコンパレータ２２０
が一致を検出した時に、アドレスコンパレータ１２０、
４２０が既に一致を検出している場合に、データバッフ
ァ有効フラグ部４４０の情報は”１１”となる。なお、
このデータバッファ有効フラグ部４４０の機能を完了フ
ラグ部１６０に持たせて兼用するようにしてもよい。
【００９０】このように、本発明の第４の実施の形態の
おけるデータモニタ回路４００では、所定の処理の実行
時までに、監視すべきメモリの複数の特定のアドレス情
報に書き込み／読み出しされたデータを出力することが
できるので、より高速な不良解析を可能としている。よ
って、不良解析がより確実に、より短時間に行えること
ができる。
おけるデータモニタ回路４００では、所定の処理の実行
時までに、監視すべきメモリの複数の特定のアドレス情
報に書き込み／読み出しされたデータを出力することが
できるので、より高速な不良解析を可能としている。よ
って、不良解析がより確実に、より短時間に行えること
ができる。
【００９１】また、第２の実施の形態と比べてにても、
大幅な構成の追加はなく、制御を複雑にすることはない
ので、チップサイズが大型化することもない。
大幅な構成の追加はなく、制御を複雑にすることはない
ので、チップサイズが大型化することもない。
【００９２】また、データバッファ有効フラグ部４４０
により、入出力ポート２０、８０から出力されている情
報がどのような状態のものかをただちに知ることができ
る。
により、入出力ポート２０、８０から出力されている情
報がどのような状態のものかをただちに知ることができ
る。
【００９３】以上、詳細に説明したが、本発明のデータ
モニタ回路は上記実施の形態の構成に限定されるもので
はない。例えば、データモニタアドレスバッファやプロ
グラムメモリアドレスバッファは上記実施例の数に限ら
れるものではない。また、各バッファへの入力や各バッ
ファからの出力を入出力ポートを利用するものとした
が、他の端子でもよいことはいうまでもない。また、本
発明のデータモニタ回路はマイクロコンピュータに内蔵
されるものとして説明したが、本発明のデータモニタ回
路と同様な動作が可能であるならば、外部装置としても
よい。また、監視対象となるデータ格納のためのメモリ
は少なくとも読み出しが行えるものであればよいことは
言うまでもない。また、各実施の形態の特徴部分を組み
合わせて適用すること（例えば、第３の実施の形態と第
４の実施の形態のそれぞれの特徴を有するデータモニタ
回路）も可能である。
モニタ回路は上記実施の形態の構成に限定されるもので
はない。例えば、データモニタアドレスバッファやプロ
グラムメモリアドレスバッファは上記実施例の数に限ら
れるものではない。また、各バッファへの入力や各バッ
ファからの出力を入出力ポートを利用するものとした
が、他の端子でもよいことはいうまでもない。また、本
発明のデータモニタ回路はマイクロコンピュータに内蔵
されるものとして説明したが、本発明のデータモニタ回
路と同様な動作が可能であるならば、外部装置としても
よい。また、監視対象となるデータ格納のためのメモリ
は少なくとも読み出しが行えるものであればよいことは
言うまでもない。また、各実施の形態の特徴部分を組み
合わせて適用すること（例えば、第３の実施の形態と第
４の実施の形態のそれぞれの特徴を有するデータモニタ
回路）も可能である。
【００９４】
【発明の効果】本発明のデータモニタ回路を適用するこ
とにより、プログラムの実行中に、不良解決を確実に行
うことを実現することができる。
とにより、プログラムの実行中に、不良解決を確実に行
うことを実現することができる。
【００９５】また、本発明は、上記目的を簡単な構成で
行うことができる。
行うことができる。
【００９６】また、本発明は、上記目的をより高速に行
うことができる。
うことができる。
【００９７】また、本発明は、上記目的を、複雑な条件
に対しても確実に行うことができる。
に対しても確実に行うことができる。
【図１】本発明の第１の実施の形態を示すデータモニタ
回路１００の回路ブロック図である。
回路１００の回路ブロック図である。
【図２】本発明の第２の実施の形態を示すデータモニタ
回路２００の回路ブロック図である。
回路２００の回路ブロック図である。
【図３】本発明の第３の実施の形態を示すデータモニタ
回路３００の回路ブロック図である。
回路３００の回路ブロック図である。
【図４】本発明の第４の実施の形態を示すデータモニタ
回路４００の回路ブロック図である。
回路４００の回路ブロック図である。
１０、２０、５０、７０、８０ 入出力ポート ３０ バス １００、２００、３００、４００ データモニタ回路 １１０、４１０ データメモリアドレスバッファ １２０、２２０、４２０ アドレスコンパレータ ２１０、３２０、３３０、３４０ プログラムメモリ
アドレスバッファ １４０、４７０ データバッファ １３０、２３０、４６０、４８０ 出力ゲート １５０、２５０、３６０、４５０ コントロール部 １６０ 完了フラグ部 ４４０ データバッファ有効フラグ部
アドレスバッファ １４０、４７０ データバッファ １３０、２３０、４６０、４８０ 出力ゲート １５０、２５０、３６０、４５０ コントロール部 １６０ 完了フラグ部 ４４０ データバッファ有効フラグ部
Claims (7)
- 【請求項１】 所定のプログラムに従って、少なくとも
データの読み出しがバスを介して行われる第１のメモリ
手段に対して、該バスに転送されるデータを監視するデ
ータモニタ回路において、 前記メモリ手段の、監視すべきアドレス情報を格納する
第１のアドレス格納手段と、 前記所定のプログラムに従って指示されるアドレス情報
をバスを介して入力し、前記第１のアドレス格納手段に
格納されたアドレス情報との一致を検出する第１の比較
手段と、バスに転送されているデータを格納する第１の
データ格納手段と、 第１の許可信号に応答して、バスに転送されているデー
タを前記第１のデータ格納手段に転送する第１のゲート
手段と、 前記第１の比較手段の検出結果に従って前記第１の許可
信号を出力する制御手段と、を有することを特徴とする
データモニタ回路。 - 【請求項２】 請求項１記載のデータモニタ回路におい
て、前記制御手段は、前記第１の許可信号の出力ととも
に前記第１の比較手段の検出結果を指示する指示情報を
出力し、該データモニタ回路は、該指示情報を格納し、
出力する指示情報格納手段を有することを特徴とするデ
ータモニタ回路。 - 【請求項３】 請求項１記載のデータモニタ回路におい
て、前記所定のプログラムは第２のメモリ手段に格納さ
れ、該データモニタ回路は、前記第２のメモリ手段の、
監視すべきアドレス情報を格納する第２のアドレス格納
手段と、前記所定のプログラムに対するプログラムカウ
ンタで指示するアドレス情報と前記第２のアドレス格納
手段に格納されたアドレス情報との一致を検出する第２
の比較手段と、第２の許可信号に応答して、前記第１の
データ格納手段に格納されているデータを外部へ出力す
る第２のゲート手段とを有し、前記制御手段は、前記第
２の比較手段の検出結果に従って前記第２の許可信号を
出力することを特徴とするデータモニタ回路。 - 【請求項４】 請求項３記載のデータモニタ回路におい
て、前記第２のアドレス格納手段は、前記第２のメモリ
手段の、監視すべきのアドレス情報を複数格納するｎ個
（ただし、ｎは２以上の整数）の副格納部を有し、前記
データモニタ回路は、第１の選択手段、及び第２の選択
手段を有し、該第１の選択手段により、該監視すべきア
ドレス情報の優先順位の高い順に第１の副格納部から第
ｎの副格納部に格納し、該第２の選択手段により、前記
第２の比較手段に優先順位の高い順に監視すべきのアド
レス情報を、該副格納部から転送することを特徴とする
データモニタ回路。 - 【請求項５】 請求項４記載のデータモニタ回路におい
て、前記第２の選択手段は、前記第２の比較手段の検出
結果に応じて、該第２の比較手段に転送する前記副格納
部に格納されたアドレス情報を切り換えることを特徴と
するデータモニタ回路。 - 【請求項６】 請求項３記載のデータモニタ回路におい
て、前記第１のアドレス格納手段は、前記メモリ手段
の、監視すべきアドレス情報を複数格納するｎ個（ただ
し、２以上の整数）の副格納部を有し、前記第１の比較
手段は、該ｎ個の副格納部に格納されたアドレス情報と
バスに転送されるアドレス情報とをそれぞれ比較するｎ
個の比較部を有し、前記第１の許可信号は、該ｎ個の比
較部の検出結果に応じたｎ個の許可信号からなり、前記
第１のデータ格納手段はｎ個の副格納部を有し、前記第
１のゲート手段及び前記第２のゲート手段は該第１のデ
ータ格納手段のｎ個の副格納部にそれぞれ対応したｎ個
の副ゲート部を有し、該第１のゲート手段のｎ個の副ゲ
ート部はそれぞれ該ｎ個の許可信号の１つに応答してバ
スに転送されているデータを該第１のデータ格納手段の
ｎ個の副格納部の対応する１つに転送し、該第２のゲー
ト手段のｎ個の副ゲート部は前記第２の許可信号に応答
して該第１のデータ格納手段に格納されているデータを
外部に出力することを特徴とするデータモニタ回路。 - 【請求項７】 請求項３ないし６のいずれか１つに記載
のデータモニタ回路において、前記制御手段は、前記第
２の許可信号の出力とともに前記第２の比較手段の検出
結果を指示する指示情報を出力し、該データモニタ回路
は、該指示情報を格納し、出力する指示情報格納手段を
有することを特徴とするデータモニタ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02313198A JP4008086B2 (ja) | 1998-02-04 | 1998-02-04 | データモニタ回路 |
| US09/192,593 US6289470B1 (en) | 1998-02-04 | 1998-11-17 | Data monitor circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02313198A JP4008086B2 (ja) | 1998-02-04 | 1998-02-04 | データモニタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11219321A true JPH11219321A (ja) | 1999-08-10 |
| JP4008086B2 JP4008086B2 (ja) | 2007-11-14 |
Family
ID=12101986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02313198A Expired - Fee Related JP4008086B2 (ja) | 1998-02-04 | 1998-02-04 | データモニタ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6289470B1 (ja) |
| JP (1) | JP4008086B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006295892A (ja) * | 2005-02-09 | 2006-10-26 | Agilent Technol Inc | データアナライザ |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7047391B2 (en) | 1998-09-14 | 2006-05-16 | The Massachusetts Institute Of Technology | System and method for re-ordering memory references for access to memory |
| JP3604977B2 (ja) * | 1999-10-14 | 2004-12-22 | Ｎｅｃエレクトロニクス株式会社 | バスインタフェース回路作成装置及び記録媒体 |
| WO2005057688A2 (en) * | 2003-12-09 | 2005-06-23 | Intelleflex Corporation | Battery activation circuit |
| CN101989242B (zh) * | 2010-11-12 | 2013-06-12 | 深圳国微技术有限公司 | 一种提高soc系统安全的总线监视器及其实现方法 |
| EP2859437A4 (en) * | 2012-06-08 | 2016-06-08 | Hewlett Packard Development Co | CHECKPOINTING BY FPGA |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3579199A (en) * | 1969-02-03 | 1971-05-18 | Gen Motors Corp | Method and apparatus for fault testing a digital computer memory |
| US4326290A (en) * | 1979-10-16 | 1982-04-20 | Burroughs Corporation | Means and methods for monitoring the storage states of a memory and other storage devices in a digital data processor |
| US4692897A (en) * | 1984-09-04 | 1987-09-08 | Gte Communication Systems Corporation | Arrangement for dynamic range checking or matching for digital values in a software system |
| US5263143A (en) * | 1988-07-11 | 1993-11-16 | Star Semiconductor Corporation | Real time probe device for internals of signal processor |
| JPH0721769B2 (ja) * | 1988-08-12 | 1995-03-08 | 日本電気株式会社 | マイクロプロセッサの冗長構成による機能監視方式 |
| JPH02105945A (ja) | 1988-10-14 | 1990-04-18 | Mitsubishi Electric Corp | トリガ出力付マイクロコンピユータ |
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| JP3235523B2 (ja) * | 1997-08-06 | 2001-12-04 | 日本電気株式会社 | 半導体集積回路 |
| US6134676A (en) * | 1998-04-30 | 2000-10-17 | International Business Machines Corporation | Programmable hardware event monitoring method |
| US6141757A (en) * | 1998-06-22 | 2000-10-31 | Motorola, Inc. | Secure computer with bus monitoring system and methods |
-
1998
- 1998-02-04 JP JP02313198A patent/JP4008086B2/ja not_active Expired - Fee Related
- 1998-11-17 US US09/192,593 patent/US6289470B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006295892A (ja) * | 2005-02-09 | 2006-10-26 | Agilent Technol Inc | データアナライザ |
Also Published As
| Publication number | Publication date |
|---|---|
| US6289470B1 (en) | 2001-09-11 |
| JP4008086B2 (ja) | 2007-11-14 |
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