JP2000010946A - アドレスマッチ誤動作防止方法と誤動作防止回路 - Google Patents

Abstract

(57)【要約】 【課題】 ＤＭＡシステムで、アドレスマッチの誤動作
を防止する。 【解決手段】 共通バスのアドレス制御線上の信号論理
とサンプルクロック線上の信号論理とを常時観察してい
て、サンプルクロック線上の信号論理が先に立ち上が
り、その後でアドレス制御線上の信号論理が立ち上がっ
た時は、そのデータはプロセッサ宛のデータでは無いと
判定してこれを無視する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＤＭＡ（Direct M
emory Access）回路に関し、特にデータを転送する宛先
装置のデバイスアドレスがマッチ（match ）したと誤判
断することを防止するアドレスマッチ誤動作防止方法と
アドレスマッチ誤動作防止回路に関するものである。

【０００２】

【従来の技術】図１はＤＭＡ転送方式の一般的構成を示
すブロック図であって、図において、符号１００、１０
１、・・・、１０ｎは、それぞれプロセッサ０、プロセ
ッサ１、・・・、プロセッサｎを表し、任意のプロセッ
サを表すときは符号１で表す。また符号２は転送制御装
置、符号３は共通バスで、共通バス３はデータ線３０、
サンプルクロック線３１、アドレス制御線３２を含む。
符号４００、４０１、・・・、４０ｎは、それぞれプロ
セッサ０、プロセッサ１、・・・、プロセッサｎから転
送制御装置２へ到る個別アドレス制御線０、個別アドレ
ス制御線１、・・・、個別アドレス制御線ｎである。

【０００３】これらの線のうち、サンプルクロック線３
１、アドレス制御線３２、個別アドレス制御線０、個別
アドレス制御線１、・・・、個別アドレス制御線ｎはそ
れぞれ１ビットのデータを伝送すればよいので１回線か
ら構成され、データ線３０は伝送するデータのビット幅
に等しい並列回線数を持つと考えてもよく、あるいは１
回線上をビットシリアルの形でデータ伝送され、伝送の
始端と終端にそれぞれ、並直列変換回路と直並列変換回
路を備えていると考えてもよい。以下の説明では、デー
タ線３０は伝送すべきデータのビット数に対応する並列
回線数を持つものとして取り扱う。

【０００４】図１に示すシステムでは転送制御装置２と
任意のプロセッサ１間のデータ転送は行われるが、プロ
セッサ相互間のデータ転送は行われないとする。図２は
データ転送の際の信号波形を示す動作タイムチャート
で、図２に示す通り、データ線３０上にはアドレス０、
アドレス１、データ０、データ１などの互いに異なるデ
ータが時分割方式で送られる。この時分割のタイミング
を示すため、サンプルクロックがサンプルクロック線３
１上に伝送され、アドレス制御信号がアドレス制御線３
２上に伝送される。

【０００５】転送制御装置２側からプロセッサ１側へデ
ータを転送するときは図２に示す全ての信号が共通バス
３の線上へ出力されるが、プロセッサ１側から転送制御
装置２側へデータを転送するときは、アドレス制御信号
だけが個別アドレス制御線（０〜ｎ）によって転送制御
装置２へ送られる。個別アドレス制御線（０〜ｎ）によ
って送られたアドレス制御信号のＡＣＫ（Acknowledge
）信号として転送制御装置２は共通バス３に含まれる
アドレス制御線３２上の信号論理を「１」にする。

【０００６】図２に示す信号は転送制御装置２からプロ
セッサ０（符号１００）宛に送られた信号であるとす
る。図３は図２のような信号を受信して格納するため
に、プロセッサ０（符号１００）に設けられる従来の受
信用回路の構成を示すブロック図であって、図３におい
て図１と同一符号は同一部分を示し、符号１１１、１２
０、１２１、・・・、１２ｋはそれぞれアンド回路、１
１６はインバータ、１１９はオア回路、１１２、１１７
はそれぞれ微分回路、１１３、１１８はそれぞれ整流回
路、１１４はカウンタ、１１５はデコーダ、１３０は一
致検出回路を示す。またデータ線３は、３０１、３０
２、・・・．３０ｋのｋ＋１回線から構成されるとす
る。

【０００７】カウンタ１１４は初期化リセット信号がオ
ア回路１１９を経て入力されたときリセットされ、その
後はアドレス制御線３２上の信号論理が「１」から
「０」に立ち下がった時に、インバータ１１６、微分回
路１１７、整流回路１１８、オア回路１１９を経た信号
によりリセットされ、アドレス制御線３２上の信号論理
が「１」になった後のサンプルクロック線３１上のサン
プルクロックの立ち上がり点を、アンド回路１１１、微
分回路１１２、整流回路１１３を経た信号により計数す
る。デコーダ１１５はカウンタ１１４の計数値を表す信
号をそれぞれの出力線上に出力する。すなわちカウンタ
１１４の計数値が１の場合、第１番の出力線の論理だけ
が「１」となり、カウンタ１１４の計数値が２の場合、
第２番の出力線の論理だけが「１」となる。

【０００８】図２から明らかなようにカウンタの計数値
が１のときは、データ線３０上の信号はアドレス０であ
り、カウンタの計数値が２のときは、データ線３０上の
信号はアドレス１であり、カウンタの計数値が３のとき
は、データ線３０上の信号はデータ０であり、カウンタ
の計数値が４のときは、データ線３０上の信号はデータ
１である。このうち、アドレス０は装置アドレスとして
プロセッサ番号を示すもので、これが当該プロセッサの
プロセッサ番号でなければその時のデータ線上の信号は
そのプロセッサ宛の信号ではないので、これを無視す
る。

【０００９】従って、各プロセッサは一致検出回路１３
０を備え、ここに、当該プロセッサのプロセッサ番号を
登録しておいて、カウンタ１１５の計数値が１になった
時のデータ線３０上の信号をアンド回路１２０、１２
１、・・・、１２ｎを経て入力し、入力したアドレス０
の信号が一致検出回路１３０に登録してあるプロセッサ
番号に一致したときだけ、データ線３０上の信号を当該
プロセッサ内に取り入れる（一致検出回路１３０から書
き込み許可信号ＷＥを出力する）。

【００１０】先に説明したように、図２に示す信号は転
送制御装置２からプロセッサ０（符号１００）宛の信号
であるとすればアドレス０にはプロセッサ０のプロセッ
サ番号が入れてあるので、プロセッサ０（符号１００）
の一致検出回路１３０からだけ信号ＷＥが出て、データ
線３０上の信号はプロセッサ０（符号１００）に取り込
まれ、他のプロセッサでは無視される。これをアドレス
マッチ（address match ）という。

【００１１】各プロセッサから転送制御装置２へデータ
を転送するときは、当該プロセッサからデータ線３０上
とサンプルクロック線３１上へは図２と同様な信号を出
力し、アドレス制御信号だけ当該プロセッサから転送制
御装置２に到る個別アドレス制御線を利用して伝送す
る。転送制御装置２は個別アドレス制御線で伝送された
アドレス制御信号に対するＡＣＫ信号として共通バス３
に含まれるアドレス制御線３２上にアドレス制御信号を
送出する。

【００１２】

【発明が解決しようとする課題】従来のＤＭＡ回路は以
上のように構成され動作するので、アドレスマッチに関
し次のような誤動作が発生する危険性があった。上述で
は図２は転送制御装置２からプロセッサ０（符号１０
０）へ転送する場合の動作タイムチャートであると考え
たが、今度は図２をプロセッサ１（符号１０１）から転
送制御装置２に転送する場合の動作タイムチャートであ
ると考えることにした場合、サンプルクロックはプロセ
ッサ１（符号１０１）から共通バス３のサンプルクロッ
ク線３１に出力され、データはデータ線３２上に出力さ
れるが、アドレス制御信号は個別アドレス制御線４０１
上に出力される。

【００１３】プロセッサ１（符号１０１）以外のプロセ
ッサには共通バス３上の信号が図４に示す形で入力され
る。すなわち、サンプルクロック線３１上の信号とデー
タ線３０上の信号はプロセッサ１（符号１０１）から出
力されたままの信号であるが、アドレス制御線３２上の
信号は転送制御装置２がＡＣＫ信号として出力したもの
で、図２に示すアドレス制御信号より転送制御装置２内
での処理時間だけ遅れている。図４に示す例ではサンプ
ルクロック信号の最初の立ち上がり点は、アンド回路１
１１（図３参照）を通過しない。

【００１４】その結果、カウンタ１１４の計数値は、図
４のｔ１時点からｔ２時点まで数値１を示し、従って、
アンド回路１２０、１２１、・・・、１２ｋはデータ線
３０上の信号のアドレス０の代わりにアドレス１の信号
を通過させる。一致検出回路１３０に登録されているプ
ロセッサ番号が、たまたま信号アドレス１の内部アドレ
スと一致するプロセッサがあれば、そのプロセッサでア
ドレスマッチの誤動作が発生するという問題がある。

【００１５】本発明の目的は従来の装置における上述の
問題を解決し、アドレスマッチの誤動作が発生すること
がない、転送制御システムを提供することである。

【００１６】

【課題を解決するための手段】本発明の方法では、各プ
ロセッサにおいて、アドレス制御線上の信号論理と、サ
ンプルクロック線上の信号論理とを常時観察し、もし、
サンプルクロック線上の信号論理の方がアドレス制御線
上の信号論理より先に立ち上がったならば、その時の共
通バス上の信号は当該プロセッサには関係の無いものと
して無視することにした。これを回路で構成すると、ア
ドレス制御線上の信号の立ち下がり点でトリガオフされ
るフリップフロップを設け、アドレス制御線上の信号の
論理を反転した信号とサンプルクロック線上の信号の論
理積信号の立ち上がり点でそのフリップフロップをトリ
ガオンし、フリップフロップがオン状態にある間は共通
バスからの信号の取り入れを禁止する構成とした。

【００１７】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図５は本発明の一実施形態を示す
ブロック図であって、図５において、図３と同一符号は
同一部分を示し、同様に動作するので重複した説明は省
略する。図５において、図３の回路に付加される回路
は、アンド回路１３１、ローパスフィルタ１３２、スラ
イサ１３３、微分回路１３４、整流回路１３５、セット
リセット型フリップフロップ１３６と、アンド回路１３
７である。

【００１８】フリップフロップ１３６はカウンタ１１４
と同様、初期化の時点で初期化リセット信号によりリセ
ットされ、アドレス制御信号の立ち下がり点ごとにリセ
ットされる。フリップフロップ１３６がリセット状態に
あるときはアンド回路１３７は一致検出回路１３０の出
力信号ＷＥを通過させ、図５の回路は図３の回路と全く
同様の動作をする。

【００１９】フリップフロップ１３６がトリガオンされ
るのは、サンプルクロック線３１上の信号とアドレス制
御線３２上の信号の前後関係が図４に示すようになり、
サンプルクロック線上の信号論理「１」の部分がアドレ
ス制御線３２上の信号の論理「０」の部分に含まれるよ
うになった場合で、この場合はサンプルクロック線３１
上の信号論理の立ち上がり点がアンド回路１３１を通過
して、ローパスフィルタ１３２、スライサ１３３、微分
回路１３４、整流回路１３５を経てフリップフロップ１
３６をトリガオンする場合だけである。

【００２０】サンプルクロック線３１上の信号とアドレ
ス制御線３２上の信号の前後関係が図４に示すような場
合は、データ線３０上の信号は当該プロセッサには無関
係な信号であるので、フリップフロップ１３６がオン状
態にある間はアンド回路１３７によって一致検出回路１
３０の出力を阻止する。すなわち、一致検出回路１３０
でアドレスマッチに関し誤動作をしてもフリップフロッ
プ１３６の出力によりその誤動作の影響が防止される。

【００２１】サンプルクロック線３１上に雑音が存在す
る場合、その雑音はローパスフィルタ１３２で減衰させ
られ、スライサ１３３を通過しないレベルになるので、
誤ってフリップフロップ１３６をトリガさせることはな
い。なお以上の説明で、カウンタ１１４の信号入力端
子、リセット端子Ｒ、フリップフロップ１３６のセット
端子Ｓ、リセット端子Ｒに入力する信号は、いずれも微
分回路と整流回路とを通したが、これは説明を分かりや
すくするためで、実際はこのような回路を必要としない
場合が多い。

【００２２】図６は、この発明の他の実施形態における
処理ステップを示すフローチャートである。充分に短い
周期のシステムクロックの周期で図６の各ステップＳ１
〜Ｓ８を順次実行する。ステップＳ１−Ｓ２−Ｓ１の循
環的実行では、アドレス制御線３２上の信号論理とサン
プルクロック線３１上の信号論理の、どちらが先に論理
「１」になるかを検出する。ステップＳ１がＹＥＳであ
れば、アドレス制御信号とサンプルクロックとの前後関
係は図２に示すように正常であり、データ線３０上の信
号は転送制御装置２からいずれかのプロセッサ宛のもの
であるので、次にステップＳ３に移り、ステップＳ３−
Ｓ２−Ｓ３の循環的実行でサンプルクロック線３１上の
信号論理が「１」になるのを待ってステップＳ４に移
り、アドレスマッチを実行し、アドレスがマッチすれ
ば、ステップＳ８に入り、データ書き込みプログラムを
発動する。

【００２３】ステップＳ１−Ｓ２−Ｓ１の循環的実行
で、ステップＳ２がＹＥＳであれば、アドレス制御信号
とサンプルクロックとの前後関係は図４に示すように、
データ線３０上の信号は転送制御装置２からプロセッサ
宛のものではないので（ステップＳ５）これを無視し、
ステップＳ６に移り、アドレス制御線３２上の信号が
「１」になるのを待ち、アドレス制御線３２上の信号が
「１」になれば（ステップＳ６ＹＥＳ）、次にステップ
Ｓ７に移り、アドレス制御線３２上の信号が再び「０」
になるのを待ち、アドレス制御線３２上の信号が「０」
になれば（ステップＳ７ＹＥＳ）、ステップＳ１に戻
り、次に共通バス３上に信号が出力する待つ。なお、ス
テップＳ４のアドレスマッチの結果マッチしない場合は
（ステップＳ４ＮＯ）、そのときのデータ線３０上の信
号は当該プロセッサには関係がないのでステップＳ５、
Ｓ６、Ｓ７を経てステップＳ１へ戻る。以上のような方
法でアドレスマッチの誤動作を防止することができる。

【００２４】以上、好適な実施形態について本発明を説
明したが、本発明はこれらの実施形態によって限定され
るものではなく、色々な変形が可能である。例えば、図
５にハードウェアとして示した部分の一部又は全部をプ
ログラム制御のプロセッサの動作で置き換えることがで
きる。

【００２５】

【発明の効果】以上述べたように本発明によりアドレス
マッチの誤動作を簡単に防止することができる。

【図面の簡単な説明】

【図１】ＤＭＡ転送方式の一般的構成を示すブロック図
である。

【図２】図１の構成におけるデータ伝送の際の信号波形
の一例を示す動作タイムチャートである。

【図３】プロセッサにおける従来の受信用回路を示すブ
ロック図である。

【図４】図１の構成におけるデータ伝送の際の信号波形
の他の例を示す動作タイムチャートである。

【図５】プロセッサにおける本発明の受信用回路の一実
施形態を示すブロック図である。

【図６】本発明の一実施形態における各処理ステップを
示すフローチャートである。

【符号の説明】

１００ プロセッサ０ １０１ プロセッサ１ １０ｎ プロセッサｎ ２ 転送制御装置 ３ 共通バス ３０ データ線 ３１ サンプルクロック線 ３２ アドレス制御線 １１４ カウンタ １１５ デコーダ １３０ 一致検出回路 １３６ フリップフロップ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 複数のプロセッサと転送制御装置とが共
   通バスに並列に接続されており、この複数のプロセッサ
   のうちの任意のプロセッサと前記転送制御装置の間で前
   記共通バスに含まれるデータ線によりデータを転送し、
   この転送データの宛先を指定するアドレス信号である
   「アドレス０信号」、その宛先において当該データを格
   納するメモリの場所を指定するアドレス信号である「ア
   ドレス１信号」が当該転送データと時分割方式で前記デ
   ータ線により転送され、このデータ線上に時分割多重化
   された各信号の位置を示すためのサンプルクロックが前
   記共通バスに含まれるサンプルクロック線により伝送さ
   れ、前記転送制御装置から任意のプロセッサ宛のデータ
   転送の場合は、前記サンプルクロックの起点を示すアド
   レス制御信号が前記共通バスに含まれるアドレス制御線
   により伝送され、任意のプロセッサから前記転送制御装
   置宛のデータ転送の場合は、当該プロセッサと前記転送
   制御装置間に個別に設けられた個別アドレス制御線によ
   り前記アドレス制御信号を伝送し、このアドレス制御信
   号は前記転送制御装置により、前記共通バスに含まれる
   アドレス制御線上に出力されるよう構成された装置のア
   ドレスマッチ誤動作防止方法であって、 前記共通バスに含まれるアドレス制御線上の信号論理
   と、前記サンプルクロック線上の信号論理とを引き続い
   て循環的に計測し、前記アドレス制御線上の信号論理の
   立ち上がりが前記サンプルクロック線上の信号論理の立
   ち上がりより後である場合は、当該アドレス制御線上の
   信号論理が次に立ち下がるまでの間の前記データ線上の
   信号は当該プロセッサには関係のない信号であると判定
   するステップ、 を備えたアドレスマッチ誤動作防止方法。
2. 【請求項２】 複数のプロセッサと転送制御装置とが共
   通バスに並列に接続されており、この複数のプロセッサ
   のうちの任意のプロセッサと前記転送制御装置の間で前
   記共通バスに含まれるデータ線によりデータを転送し、
   この転送データの宛先を指定するアドレス信号である
   「アドレス０信号」、その宛先において当該データを格
   納するメモリの場所を指定するアドレス信号である「ア
   ドレス１信号」が当該転送データと時分割方式で前記デ
   ータ線により転送され、このデータ線上に時分割多重化
   された各信号の位置を示すためのサンプルクロックが前
   記共通バスに含まれるサンプルクロック線により伝送さ
   れ、前記転送制御装置から任意のプロセッサ宛のデータ
   転送の場合は、前記サンプルクロックの起点を示すアド
   レス制御信号が前記共通バスに含まれるアドレス制御線
   により伝送され、任意のプロセッサから前記転送制御装
   置宛のデータ転送の場合は、当該プロセッサと前記転送
   制御装置間に個別に設けられた個別アドレス制御線によ
   り前記アドレス制御信号を伝送し、このアドレス制御信
   号は前記転送制御装置により、前記共通バスに含まれる
   アドレス制御線上に出力されるよう構成された装置のア
   ドレスマッチ誤動作防止回路であって、 前記共通バスに含まれるアドレス制御線上の信号論理の
   立ち上がり点と、前記サンプルクロック線上の信号論理
   の立ち上がり点とを比較する信号の前後関係比較回路、 この信号の前後関係比較回路の出力に応じ、当該プロセ
   ッサのメモリへの書き込みを禁止する書き込み禁止手
   段、 を備えたアドレスマッチ誤動作防止回路。
3. 【請求項３】 請求項２記載のアドレスマッチ誤動作防
   止回路において、 前記信号の前後関係比較回路は、 前記共通バスに含まれるアドレス制御線上の信号論理を
   反転するインバータ、 このインバータの出力と前記サンプルクロック線上の信
   号の論理積を出力するアンド回路、 このアンド回路の出力の立ち上がり点でフリップフロッ
   プをトリガオンする手段、 を備えたことを特徴とするアドレスマッチ誤動作防止回
   路。
4. 【請求項４】 請求項３記載のアドレスマッチ誤動作防
   止回路において、 前記アンド回路の出力の立ち上がり点でフリップフロッ
   プをトリガオンする手段は、 このアンド回路の出力に含まれる雑音を除去するための
   ローパスフィルタ、 このローパスフィルタの出力から所定の電圧値を減算す
   るスライサ、 このスライサの出力を時間微分する微分回路、 この微分回路の出力のうち正の極性の電圧だけを出力す
   る整流回路、 を備えたことを特徴とするアドレスマッチ誤動作防止回
   路。
5. 【請求項５】 請求項３記載のアドレスマッチ誤動作防
   止回路において、 前記フリップフロップは、 初期化の時点の初期化リセット信号と前記アドレス制御
   線上の立ち下がり点でトリガオフされることを特徴とす
   るアドレスマッチ誤動作防止回路。