JP2000250781A - イベント検出回路 - Google Patents

Abstract

(57)【要約】 【課題】 異なるメモリ（例えばＲＯＭとＲＡＭ）間で
プログラムの転送が行われた場合でもインサーキットエ
ミュレータの操作が容易で、イベント検出を可能にす
る。 【解決手段】 イベント検出回路２０は、比較器２１，
２２およびレジスタ２５，２６を備えている。比較器２
１は、フェッチ状態で、かつレジスタ２５の値とアドレ
ス信号ＡＤＤＲＥＳＳとが一致したときに、イベント検
出信号Ｓ₁ を出力する。比較器２２は、レジスタ２６の
値と同じアドレスからのフェッチではない読み出し動作
を検出し、この検出により、次の書き込み動作のとき
に、レジスタ２５の値はアドレス信号ＡＤＤＲＥＳＳの
値に書き換えられる。プログラムの転送前にインサーキ
ットエミュレータ１００により検出条件をレジスタ２
５，２６に一度設定しておけば、転送されるときに自動
的に転送先のアドレス値にレジスタ２５の値が書き換え
られる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロプロセッ
サのプログラムのデバッグにおいて必要とされるイベン
ト検出回路に関する。

【０００２】

【従来の技術】図６は従来のイベント検出回路の例を示
すブロック図であり、この例では２種類の検出条件を設
定可能なものである。図６において、４１はＲＯＭ、４
２はＲＡＭ、１００はインサーキットエミュレータ、１
０１はプロセッサ、１２１，１３１は比較器、１２２，
１３２はレジスタ、１４１はＯＲ（論理和）ゲートであ
る。

【０００３】この従来のイベント検出回路は、プロセッ
サ１０１におけるプログラムの走行を一時的に停止させ
たりするために、アドレス信号ＡＤＤＲＥＳＳの状態を
監視する比較器１２１，１３１を備える。加えて、比較
器１２１，１３１にて比較される検出条件（検出したい
アドレス値）を記憶するレジスタ１２２，１３２を備え
る。

【０００４】インサーキットエミュレータ（ＩＣＥ）１
００からレジスタ１２２および１３２に検出したいアド
レス値（検出条件）が書き込まれる。プロセッサ１０１
の読み出し動作のときに、アドレス信号ＡＤＤＲＥＳＳ
がレジスタ１２２の値と一致すると比較器１２１は一致
したことを示すイベント検出信号を出力し、アドレス信
号ＡＤＤＲＥＳＳがレジスタ１３２の値と一致すると比
較器１３１がイベント検出信号を出力する。インサーキ
ットエミュレータ１００に対しては比較器１２１，１３
１のいずれかが検出したことを知らせればよいので、Ｏ
Ｒゲート１４１を通してインサーキットエミュレータ１
００に与える。これを受けてインサーキットエミュレー
タ１００はプロセッサ１０１に対して割り込みをかけて
プログラムの走行を一時的に停止させる。

【０００５】ここで、プロセッサ１０１に接続されるメ
モリにはＲＯＭ４１のように低速なものとＲＡＭ４２の
ように高速なものとがあるが、ＲＯＭ４１上に記憶され
ているプログラムをそのままＲＯＭ４１上で走行させる
とプログラムの実行速度がＲＯＭ４１の速度により制限
される。そのため、実行前にＲＯＭ４１からＲＡＭ４２
にプログラムを転送し、ＲＡＭ４２上でプログラムを走
行させる場合がある。このような場合にはＲＯＭ４１上
のアドレス値を上記イベント検出回路に設定すると、転
送後にＲＡＭ４２上でプログラムを走行させるとイベン
ト検出回路はイベントを検出しない。そのためイベント
検出回路にはＲＡＭ４２上のアドレス値を設定してやる
必要がある。

【０００６】

【発明が解決しようとする課題】従来のイベント検出回
路において、インサーキットエミュレータなどを接続し
てプログラムをデバッグする際に、ＲＯＭからＲＡＭに
プログラムを転送した後でＲＡＭ上でそのプログラムを
走行させるような使い方の場合には、ＲＡＭ上でのアド
レス値をイベント検出回路に設定してやる必要がある。
ところがＲＯＭ上でもＲＡＭ上でも走行させるような場
合にはイベント検出回路を２組用いて、それぞれＲＯＭ
上でのアドレス値，ＲＡＭ上でのアドレス値を設定する
必要がある。

【０００７】また、図７のように複数種類のプログラム
をＲＯＭからＲＡＭに転送するような場合、別のプログ
ラムを転送した後ではそれまでのイベント検出回路に対
する設定値は意味を持たない。加えてそのままの状態で
は関係のないところでイベント検出してしまうので、別
のプログラムを転送した後、直ちにレジスタに書き込ま
れているアドレス値を変えるか、あるいはイベント検出
回路の動作を停止させなければならない。これを行うに
は転送を検出するためのイベント検出回路が別個に必要
になるし、また、この検出回路で転送を検出させてプロ
グラムの走行を一時的に停止させた後、インサーキット
エミュレータの操作者は先の転送後のイベントを検出す
る検出回路の動作を停止させるか、あるいはアドレス値
を変えるなど、操作が煩雑になる。

【０００８】このように操作が煩雑になったり、イベン
ト検出回路を余計に使ってしまうために、従来はＲＯＭ
からＲＡＭへの転送を行わないことにしてすべてのプロ
グラムをＲＯＭ上で走行させ、デバッグが終了してから
ＲＯＭからＲＡＭへの転送を行わせてＲＡＭ上で走行す
るようにプログラムを書き換えるということが行われて
きたが、ＲＡＭ上で走行させる場合にはプログラムの実
行速度がＲＯＭ上の場合とは異なるので、最終的に問題
が残る場合があった。

【０００９】本発明の目的は、プログラムが異なる領域
間で転送されて走行する環境に対して、イベントの検出
が可能なイベント検出回路を提供することにある。ま
た、インサーキットエミュレータがプログラムの転送が
発生したかどうか監視することを不要にすることを目的
としたものである。

【００１０】

【課題を解決するための手段】請求項１記載のイベント
検出回路は、外部から値を設定可能な第１のレジスタ
と、プログラムカウンタの値をアドレス値とした読み出
しであり、かつアドレス値が第１のレジスタの値と一致
したときにイベント検出信号を出力する第１の検出手段
と、外部から値を設定可能な第２のレジスタと、第２の
レジスタの値と同じアドレスからのフェッチではない読
み出しを検出する第２の検出手段とを備え、第１のレジ
スタの値は、第２の検出手段による検出がなされるとそ
の検出に対する読み出しデータの書き込み先のアドレス
値に書き換えられるようにしたことを特徴とする。

【００１１】この構成によれば、プログラムのメモリ間
の転送（例えばＲＯＭからＲＡＭへの転送）が行われる
前に検出条件（検出したいアドレス値）を設定する場合
には、外部（インサーキットエミュレータ）から第１の
レジスタと第２のレジスタに検出条件を書き込んだ後、
プログラムの転送を行う。プログラムの転送において
は、プログラムは単なるデータとして扱われるので、フ
ェッチ信号は「０」であり、第１の検出手段は応答せ
ず、第２の検出手段が応答する。これにより第１のレジ
スタの値は書き込み先（転送先）のアドレス値に書き換
えられる。この状態で転送先の領域で転送したプログラ
ムが走行すると、フェッチ信号が「０」で、かつ第１の
レジスタの値と一致したアドレスに対する読み出しが発
生する。第１の検出手段はこれに応答してイベント検出
信号を出力する。このように、第１の検出手段の比較値
を記憶している第１のレジスタの値が転送先のものに書
き換わることにより、プログラムの転送が行われても有
効にイベントを検出することができる。

【００１２】また、プログラムを転送した後で検出条件
を設定したい場合には、検出条件である転送元のアドレ
ス値を第２のレジスタに書き込み、転送先のアドレス値
を第１のレジスタに書き込む。この状態でプログラムを
走行させれば、アドレス値が当然第１のレジスタの値に
なったときにイベントを検出することができる。なお、
転送されるプログラムの転送元および転送先アドレス
は、外部（インサーキットエミュレータ）で把握されて
いる。

【００１３】請求項２記載のイベント検出回路は、請求
項１記載のイベント検出回路において、第１のレジスタ
の値と同じアドレスに対する書き込みを検出する第３の
検出手段を設け、第１のレジスタの値は、第３の検出手
段による検出がなされると第２のレジスタの値に書き換
えられるようにしたことを特徴とする。

【００１４】この構成によれば、プログラムＡを転送す
る前に、請求項１と同様に第１および第２のレジスタに
転送元のアドレス値を書き込んでおくと、プログラムＡ
を転送したときに第２の検出手段がプログラムの転送が
発生したことを検出する。その結果、プログラムＡを転
送した後は、請求項１と同様に第１のレジスタは転送先
のアドレス値を、第２のレジスタは転送元のアドレス値
を記憶している。この状態でプログラムＢをプログラム
Ａと同じ領域に転送すると、第３の検出手段が第１のレ
ジスタの値と転送先アドレスとが一致したことを検出す
る。それにより、第１のレジスタは第２のレジスタの値
に書き換えられる。つまり、第１のレジスタと第２のレ
ジスタの値は転送元のアドレス値となり、プログラムＡ
が転送される前の状態に戻る。したがって、プログラム
Ａと同じ領域にプログラムＢが転送された際のイベント
の誤検出を避けることができる。

【００１５】

【発明の実施の形態】〔第１の実施の形態〕図１は本発
明の第１の実施の形態のイベント検出回路の例を示すブ
ロック図であり、この例では２種類の検出条件（検出し
たいアドレス値）を設定可能なものとしている。図１に
おいて、１はプロセッサ、２はプロセッサ１内のプログ
ラムカウンタ、３はプロセッサ１内のアドレスポイン
タ、４はプログラムカウンタ２の値とアドレスポインタ
３と値とのうち一方を選択して出力するプロセッサ１内
のマルチプレクサ、１１はＯＲ（論理和）ゲート、２
０，３０は第１，第２のイベント検出回路、２１，３１
は第１の比較器（第１の検出手段）、２２，３２は第２
の比較器（第２の検出手段）、２５，３５は第１のレジ
スタ、２６，３６は第２のレジスタ、４１はＲＯＭ、４
２はＲＡＭ、１００はインサーキットエミュレータであ
る。

【００１６】プロセッサ１は、アドレス信号ＡＤＤＲＥ
ＳＳ、読み出し信号Ｒ、書き込み信号Ｗ、プログラムカ
ウンタ２の値をアドレスとした読み出し（フェッチ）を
行なうことを示すフェッチ信号ＦＥＴＣＨを出力すると
ともに、データＤＡＴＡの入出力を行う。なお、プロセ
ッサ１の出力するアドレス信号ＡＤＤＲＥＳＳは、プロ
グラムカウンタ２かアドレスポインタ３のいずれかがマ
ルチプレクサ４で選択されたものである。プロセッサ１
は、プログラムの取り込みを行うときはプログラムカウ
ンタ２を選択してその出力をアドレス信号ＡＤＤＲＥＳ
Ｓとして出力するとともに、プログラムの取り込みを行
っていることを示すためにフェッチ信号ＦＥＴＣＨを論
理値「１」（すなわちハイレベル）にする。また、デー
タの取り込みやデータの書き込みを行うときには、アド
レスポインタ３の出力をアドレス信号ＡＤＤＲＥＳＳと
して出力する。このときにはフェッチ信号ＦＥＴＣＨは
論理値「０」（すなわちローレベル）になる。

【００１７】本実施の形態のイベント検出回路は、第１
のイベント検出回路２０，第２のイベント検出回路３０
およびＯＲゲート１１からなる。

【００１８】第１のイベント検出回路２０は、第１，第
２の比較器２１，２２および第１，第２のレジスタ２
５，２６を備えている。第１の比較器２１は、イベント
検出用の比較器であり、フェッチ状態（フェッチ信号Ｆ
ＥＴＣＨが論理値「１」で、かつ読み出し信号Ｒが論理
値「１」）であって、かつ第１のレジスタ２５の値とア
ドレス信号ＡＤＤＲＥＳＳとが一致したときに、イベン
ト検出信号Ｓ₁ を出力する。

【００１９】第１のレジスタ２５は第１の比較器２１で
比較される値を記憶し、第２のレジスタ２６は第２の比
較器２２で比較される値を記憶するもので、操作者がイ
ンサーキットエミュレータ１００に対して第２のレジス
タ２６の値を設定すると、インサーキットエミュレータ
１００から第２のレジスタ２６とともに第１のレジスタ
２５にも同じ値が書き込まれる。また、操作者がインサ
ーキットエミュレータ１００に対して第１のレジスタ２
５の値を設定すると、インサーキットエミュレータ１０
０から第１のレジスタ２５にのみ値が書き込まれ、第２
のレジスタ２６には書き込まれない。

【００２０】第２の比較器２２は、第２のレジスタ２６
の値と同じアドレスからのフェッチではない読み出し動
作を検出するもので、フェッチ信号ＦＥＴＣＨが論理値
「０」で、かつ読み出し信号Ｒが論理値「１」のとき
に、第２のレジスタ２６の値とアドレス信号ＡＤＤＲＥ
ＳＳとが一致すると、ハイレベルの検出信号を第１のレ
ジスタ２５へ出力するものである。この検出信号を第１
のレジスタ２５に入力すると次の書き込み動作のとき
に、第１のレジスタ２５の値はプロセッサ１が出力して
いるアドレス信号ＡＤＤＲＥＳＳの値に書き換えられ
る。

【００２１】また、第２のイベント検出回路３０は、第
１のイベント検出回路２０と同様の構成であり、詳細な
説明は省略する。第１のイベント検出回路２０のイベン
ト検出信号Ｓ₁ と第２のイベント検出回路３０のイベン
ト検出信号Ｓ₂ とはＯＲゲート１１を介してインサーキ
ットエミュレータ１００へ出力される。これを受けてイ
ンサーキットエミュレータ１００はプロセッサ１に対し
て割り込みをかけてプログラムの走行を一時的に停止さ
せる。

【００２２】このように構成される本実施の形態のイベ
ント検出回路において、例えばＲＯＭ４１のプログラム
をＲＡＭ４２に転送してＲＡＭ４２上でプログラムを走
行させる場合の動作について、さらに図２を参照しなが
ら説明する。第１のイベント検出回路２０と第２のイベ
ント検出回路３０とは検出条件が異なるだけで同様の動
作であるため、ここでは第１のイベント検出回路２０の
動作についてのみ説明する。

【００２３】図２は本実施の形態のイベント検出回路の
第１のイベント検出回路２０の動作を説明するための図
であり、アドレス信号ＡＤＤＲＥＳＳ，読み出し信号
Ｒ，書き込み信号Ｗ，フェッチ信号ＦＥＴＣＨ，レジス
タ２６・２５の値，比較器２１・２２の出力値を示し、
Ｎｏ．１，Ｎｏ．２，・・・・・・の順に動作が行われる。図
２において、アドレス信号ＡＤＤＲＥＳＳの値，レジス
タ２６の値，レジスタ２５の値は１６進数表示（ｈ）で
ある。読み出し信号Ｒ，書き込み信号Ｗの「０」「１」
は論理値を示し、読み出し信号Ｒが論理値「１」のハイ
レベルのとき読み出し動作を行い、論理値「０」のロー
レベルのときは読み出し動作を行わない。また、書き込
み信号Ｗが論理値「１」のハイレベルのとき書き込み動
作を行い、論理値「０」のローレベルのときは書き込み
動作を行わない。フェッチ信号ＦＥＴＣＨの「０」は論
理値「０」を示し、プログラムが転送元（ＲＯＭ４１）
から転送先（ＲＡＭ４２）に転送されるときにはプログ
ラムは単なるデータとして扱われ、図２中ではプログラ
ムカウンタ２の値ではなくアドレスポインタ３の値をア
ドレスとするため、フェッチ信号ＦＥＴＣＨは全て論理
値「０」となっている。比較器２１，２２の出力値の
「１」は比較結果が一致したときのハイレベルの信号
で、「０」は比較結果が不一致のときのローレベルの信
号である。

【００２４】ここでは、ＲＯＭ４１の領域上に記憶され
ているプログラムが８０００００ｈ番地から８０００Ｆ
Ｆｈ番地にあり、これをＲＡＭ４２の領域００１０００
ｈ番地から００１０ＦＦｈ番地に転送する場合で、転送
前の８０００１０ｈ番地のフェッチでイベント検出信号
を出すようにしたいときについて説明する。

【００２５】転送前にイベント検出条件を設定する場合
は、まず、レジスタ２６に対して検出条件である８００
０１０ｈを書き込む。その結果、レジスタ２５の値も８
０００１０ｈになる（Ｎｏ．１）。その後（Ｎｏ．２以
降）、転送を行なわせると、Ｎｏ．３４の読み出し動作
のとき、アドレス信号ＡＤＤＲＥＳＳとレジスタ２６と
の値とが一致するため比較器２２が論理値「１」の検出
信号を出力する。これを受けてレジスタ２５は、次のＮ
ｏ．３５の書き込み動作のときにアドレス信号ＡＤＤＲ
ＥＳＳの値００１０１０ｈに書き換わる。

【００２６】従って、転送が終了してＲＡＭ４２上でプ
ログラムが走行すると、００１０１０ｈ番地のフェッチ
のときに比較器２１が応答（一致を検出）してイベント
検出信号Ｓ₁ を出力する。イベント検出信号Ｓ₁ はＯＲ
ゲート１１を介してインサーキットエミュレータ１００
へ出力される。これを受けてインサーキットエミュレー
タ１００はプロセッサ１に対して割り込みをかけてプロ
グラムの走行を一時的に停止させる。

【００２７】なお、転送が終わった後でイベント検出条
件を設定したい場合には、最初に転送元のアドレスであ
る８０００１０ｈをレジスタ２６に対して書き込む。そ
の後でレジスタ２５に対して転送先のアドレス００１０
１０ｈを書き込む。その結果、図２のＮｏ．３５以降の
状態と同じになるので、転送後のプログラムを走行させ
れば００１０１０ｈ番地のフェッチを比較器２１が検出
するようになる。

【００２８】以上のように本実施の形態によれば、プロ
グラムの転送前にインサーキットエミュレータ１００に
より検出条件をレジスタ２５，２６（３５，３６）に一
度設定しておけば、転送されるときに自動的に転送先の
アドレス値にレジスタ２５（３５）の値が書き換えられ
るので、インサーキットエミュレータ１００の操作を容
易にして、比較器２１（３１）によりイベント検出を行
うことができる。なお、検出条件をレジスタ２５，２６
（３５，３６）に設定しておくことで、転送されずにＲ
ＯＭ４１でプログラムが走行しても、当然比較器２１
（３１）によりイベント検出がなされる。このように、
１度のイベント検出条件の設定だけで済ますことがで
き、効率のよいデバッグ環境を提供することができる。

【００２９】〔第２の実施の形態〕図３は本発明の第２
の実施の形態のイベント検出回路の例を示すブロック図
であり、この例では第１の実施の形態と同様に２種類の
検出条件を設定可能なものとしている。図３において、
５０，６０は第１，第２のイベント検出回路、５１，６
１は第１の比較器（第１の検出手段）、５２，６２は第
２の比較器（第２の検出手段）、５３，６３は第３の比
較器（第３の検出手段）、５５，６５は第１のレジス
タ、５６，６６は第２のレジスタであり、その他の図１
と同じものには同一符号を付しその説明を省略する。

【００３０】本実施の形態のイベント検出回路は、第１
のイベント検出回路５０，第２のイベント検出回路６０
およびＯＲゲート１１からなる。

【００３１】第１のイベント検出回路５０は、第１，第
２，第３の比較器５１，５２，５３および第１，第２の
レジスタ５５，５６を備えている。第１の比較器５１
は、イベント検出用の比較器であり、フェッチ状態（読
み出し信号Ｒが論理値「１」で、フェッチ信号ＦＥＴＣ
Ｈが論理値「１」）であって、かつ第１のレジスタ５５
の値とアドレス信号ＡＤＤＲＥＳＳとが一致したとき
に、イベント検出信号Ｓ₁を出力する。

【００３２】第１のレジスタ５５は第１，第３の比較器
５１，５３で比較される値を記憶し、第２のレジスタ５
６は第２の比較器５２で比較される値を記憶するもの
で、操作者がインサーキットエミュレータ１００に対し
て第２のレジスタ５６の値を設定すると、インサーキッ
トエミュレータ１００から第２のレジスタ５６とともに
第１のレジスタ５５にも同じ値が書き込まれる。操作者
がインサーキットエミュレータ１００に対して第１のレ
ジスタ５５の値を設定すると、インサーキットエミュレ
ータ１００から第１のレジスタ５５にのみ値が書き込ま
れ、第２のレジスタ５６には書き込まれない。

【００３３】第２の比較器５２は、第２のレジスタ５６
の値と同じアドレスからのフェッチではない読み出し動
作を検出するもので、読み出し信号Ｒが論理値「１」
で、かつフェッチ信号ＦＥＴＣＨが論理値「０」のとき
に、第２のレジスタ５６の値とアドレス信号ＡＤＤＲＥ
ＳＳとが一致すると、ハイレベルの検出信号を第１のレ
ジスタ５５へ出力するものである。この検出信号を第１
のレジスタ５５に入力すると次の書き込み動作のとき
に、第１のレジスタ５５の値はプロセッサ１が出力して
いるアドレス信号ＡＤＤＲＥＳＳの値に書き換えられ
る。

【００３４】第３の比較器５３は、第１のレジスタ５５
の値と同じアドレスに対する書き込みを検出するもの
で、書き込み信号Ｗが論理値「１」のときに、第１のレ
ジスタ５５の値とアドレス信号ＡＤＤＲＥＳＳとが一致
すると、ハイレベルの検出信号を第１のレジスタ５５へ
出力するものである。この検出信号が第１のレジスタ５
５に入力されると、第１のレジスタ５５の値は第２のレ
ジスタ５６の値に書き換えられる。なお、この書き換え
よりも、前述の第２の比較器５２の検出による書き換え
の方が優先される。

【００３５】また、第２のイベント検出回路６０は、第
１のイベント検出回路５０と同様の構成であり、詳細な
説明は省略する。第１のイベント検出回路５０のイベン
ト検出信号Ｓ₁ と第２のイベント検出回路６０のイベン
ト検出信号Ｓ₂ とはＯＲゲート１１を介してインサーキ
ットエミュレータ１００へ出力される。これを受けてイ
ンサーキットエミュレータ１００はプロセッサ１に対し
て割り込みをかけてプログラムの走行を一時的に停止さ
せる。

【００３６】このように構成される本実施の形態のイベ
ント検出回路において、例えばＲＯＭ４１のプログラム
をＲＡＭ４２に転送してＲＡＭ４２上でプログラムを走
行させる場合の動作について、さらに図４を参照しなが
ら説明する。第１のイベント検出回路５０と第２のイベ
ント検出回路６０とは検出条件が異なるだけで同様の動
作であるため、ここでは第１のイベント検出回路５０の
動作についてのみ説明する。

【００３７】図４は本実施の形態のイベント検出回路の
第１のイベント検出回路５０の動作を説明するための図
であり、アドレス信号ＡＤＤＲＥＳＳ，読み出し信号
Ｒ，書き込み信号Ｗ，フェッチ信号ＦＥＴＣＨ，レジス
タ５６・５５の値，比較器５１・５２・５３の出力値を
示し、Ｎｏ．１，Ｎｏ．２，・・・・・・の順に動作が行われ
る。図４中における値は、図２と同様にして示してあ
り、比較器５３の出力値も比較器５１，５２と同様、
「１」は比較結果が一致したときのハイレベルの信号
で、「０」は比較結果が不一致のときのローレベルの信
号である。

【００３８】ここでは、ＲＯＭ４１の領域上に記憶され
ているプログラムが８０００００ｈ番地から８０００Ｆ
Ｆｈ番地にあり、これをＲＡＭ４２の領域００１０００
ｈ番地から００１０ＦＦｈ番地に転送する場合で、転送
前の８０００１０ｈ番地のフェッチでイベント検出信号
を出すようにしたいときについて説明する。

【００３９】転送前にイベント検出条件を設定する場合
は、まず、レジスタ５６に対して検出条件である８００
０１０ｈを書き込む。その結果、レジスタ５５の値も８
０００１０ｈになる（Ｎｏ．１）。その後（Ｎｏ．２以
降）、転送を行なわせると、Ｎｏ．３４の読み出し動作
のとき、アドレス信号ＡＤＤＲＥＳＳとレジスタ５６と
の値とが一致するため比較器５２が論理値「１」の検出
信号を出力する。これを受けてレジスタ５５は、次のＮ
ｏ．３５の書き込み動作のときにアドレス信号ＡＤＤＲ
ＥＳＳの値００１０１０ｈに書き換わる。

【００４０】従って、転送が終了してＲＡＭ４２上でプ
ログラムが走行すると、００１０１０ｈ番地のフェッチ
のときに比較器５１が応答（一致を検出）してイベント
検出信号Ｓ₁ を出力する。イベント検出信号Ｓ₁ はＯＲ
ゲート１１を介してインサーキットエミュレータ１００
へ出力される。これを受けてインサーキットエミュレー
タ１００はプロセッサ１に対して割り込みをかけてプロ
グラムの走行を一時的に停止させる。

【００４１】なお、転送が終わった後でイベント検出条
件を設定したい場合には、最初に転送元のアドレスであ
る８０００１０ｈをレジスタ５６に対して書き込む。そ
の後でレジスタ５５に対して転送先のアドレス００１０
１０ｈを書き込む。その結果、図４のＮｏ．３５以降の
状態と同じになるので、転送後のプログラムを走行させ
れば００１０１０ｈ番地のフェッチを比較器５１が検出
するようになる。以上の動作は第１の実施の形態と同様
である。

【００４２】また、上記の状態の後で、別のプログラム
をＲＡＭ４２の同じ領域に転送してくる場合について、
図５を参照して説明する。図５中における値は、図４と
同様にして示している。

【００４３】この場合、レジスタ５６には、先に転送さ
れたプログラムのＲＯＭ４１のアドレスが書き込まれて
いるため、比較器５２は応答せず（一致を検出しな
い）、図５のＮｏ．３５の書き込み動作のときに、比較
器５３が００１０１０ｈ番地に対する書き込みを検出す
る。この検出に応答して、レジスタ５５の値はレジスタ
５６と同じ値に書き換えられる。従って、転送が終わっ
た後で、００１０１０ｈ番地のフェッチが行われても比
較器５１は応答しないので誤検出が防止される。

【００４４】以上のように本実施の形態によれば、第１
の実施の形態の効果に加え、第３の比較器５３（６３）
を設け、プログラムの転送が行われた後、それと同じ転
送先に別のプログラムの転送が行われる場合に、書き込
み動作のときに、第３の比較器５３（６３）がアドレス
信号ＡＤＤＲＥＳＳと第１のレジスタ５５（６５）の値
との一致を検出すると、第１のレジスタ５５（６５）の
値は第２のレジスタ５６（６６）の値（転送元のアドレ
ス値）に書き換えられるので、別のプログラムの転送後
には第１の比較器５１（６１）によるイベントの検出は
行われなくなり、イベントの誤検出は起こらない。この
ように、複数種のプログラムが転送先に転送される状
態、すなわち転送先上で走行するプログラムが頻繁に書
き換わる場合でも有効にイベントを検出することが可能
になる。

【００４５】

【発明の効果】以上のように本発明によれば、プログラ
ムの転送前に外部（インサーキットエミュレータ）によ
り検出条件を第１および第２のレジスタに一度設定して
おけば、転送されるときに自動的に転送先のアドレス値
に第１のレジスタの値が書き換えられるので、インサー
キットエミュレータの操作を容易にして、第１の検出手
段によりイベント検出を行うことができる。なお、検出
条件を第１および第２のレジスタに設定しておくこと
で、転送が行われない場合でもプログラムが走行する
と、第１の検出手段によりイベント検出がなされる。こ
のように、１度のイベント検出条件の設定だけで済ます
ことができ、効率のよいデバッグ環境を提供することが
できる。

【００４６】そしてさらに、第３の検出手段を設け、プ
ログラムの転送が行われた後、それと同じ転送先に別の
プログラムの転送が行われる場合に、書き込み動作のと
きに、第３の検出手段がアドレス値と第１のレジスタの
値との一致を検出すると、第１のレジスタの値は第２の
レジスタの値（転送元のアドレス値）に書き換えられる
ので、別のプログラムの転送後には第１の検出手段によ
るイベントの検出は行われなくなり、イベントの誤検出
は起こらない。このように、複数種のプログラムが転送
先に転送される状態、すなわち転送先上で走行するプロ
グラムが頻繁に書き換わる場合でも有効にイベントを検
出することが可能になる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態のイベント検出回路
を示すブロック図。

【図２】本発明の第１の実施の形態における動作を説明
するための図。

【図３】本発明の第２の実施の形態のイベント検出回路
を示すブロック図。

【図４】本発明の第２の実施の形態における動作を説明
するための図。

【図５】本発明の第２の実施の形態における動作を説明
するための図。

【図６】従来のイベント検出回路を示すブロック図。

【図７】複数のプログラムのＲＯＭからＲＡＭへの転送
を示す図。

【符号の説明】

１ プロセッサ ２ プログラムカウンタ １１ ＯＲゲート ２０，３０ イベント検出回路 ２１，３１ 第１の比較器 ２２，３２ 第２の比較器 ２５，３５ 第１のレジスタ ２６，３６ 第２のレジスタ ４１ ＲＯＭ ４２ ＲＡＭ ５０，６０ イベント検出回路 ５１，６１ 第１の比較器 ５２，６２ 第２の比較器 ５３，６３ 第３の比較器 ５５，６５ 第１のレジスタ ５６，６６ 第２のレジスタ １００ インサーキットエミュレータ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 外部から値を設定可能な第１のレジスタ
   と、 プログラムカウンタの値をアドレス値とした読み出しで
   あり、かつ前記アドレス値が前記第１のレジスタの値と
   一致したときにイベント検出信号を出力する第１の検出
   手段と、 外部から値を設定可能な第２のレジスタと、 前記第２のレジスタの値と同じアドレスからのフェッチ
   ではない読み出しを検出する第２の検出手段とを備え、 前記第１のレジスタの値は、前記第２の検出手段による
   検出がなされるとその検出に対する読み出しデータの書
   き込み先のアドレス値に書き換えられるようにしたこと
   を特徴とするイベント検出回路。
2. 【請求項２】 第１のレジスタの値と同じアドレスに対
   する書き込みを検出する第３の検出手段を設け、 前記第１のレジスタの値は、前記第３の検出手段による
   検出がなされると第２のレジスタの値に書き換えられる
   ようにしたことを特徴とする請求項１記載のイベント検
   出回路。