JPH0916483A - アドレスバス試験装置 - Google Patents

Abstract

(57)【要約】 【目的】 メモリの領域の１部が試験実行不可領域の場
合でも、アドレスを効率的に発生して、全アドレスバス
を効率よく試験するアドレスバス試験装置を提供するこ
と。 【構成】 ２の階乗アドレスと、試験実行不可領域用の
２の階乗オフセットアドレスよりなる試験アドレスを出
力するアドレス出力手段２と、メモリ１のこの試験アド
レスに対してデータをリード・ライトする書込読取手段
３と、この試験アドレスのメモリから読み取ったデータ
と既知データとを比較して、一致しなかったときアドレ
スバスエラーと識別する比較手段４を具備する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はアドレスバス試験装置に
係り、特にメモリの領域のうち１部が試験領域として使
用できない場合でも、アドレスを効率的に発生して全ア
ドレスバスを効率よくテストするものに関する。

【０００２】

【従来の技術】アドレスバスが正常か否かをチェックす
るアドレスバスの試験として下記の試験が行われてい
る。

【０００３】（１）アドレスバスの示す全アドレス空間
に対し、試験データのライト／リードをメモリに行い、
読み出したデータが書き込んだデータと一致するか否か
比較して、一致したときアドレスバスが正確であると判
断する。

【０００４】（２）試験アドレスをシフトパターンで求
め、この試験アドレスに対し試験データのライト／リー
ドを行い、データの比較を行う。図９に示す如く、アド
レスレジスタ９０の区分の１つ、例えば最下位区分に
「１」を記入し、これを順次上位にシフトして、アドレ
スを発生し、これについて試験データのライト／リード
を行い、データを比較して一致したときアドレスバスが
正確であると判断する。

【０００５】

【発明が解決しようとする課題】ところで前記（１）、
（２）の試験方式を実施したとき、以下の問題があっ
た。

【０００６】（１）の場合、メモリの全領域に対して試
験データの書き込み・読み出しアクセスを行うため、こ
のテストに膨大な試験時間が必要となる。（２）の場合
は、前記（１）の問題点は解消できるものの、メモリの
全領域のうち１部の領域がリードのみ可能なコア領域と
して、例えばファームの共通領域とか、自分自身のテス
トプログラムの持つインタフェース領域として使用され
る場合があり、アドレスバスに対する一部の領域をライ
ト／リード試験を行うことができない。

【０００７】従って、本発明の目的は、前記の如く、メ
モリの１部領域がリードのみ可能なコア領域として使用
される場合でも、前記（２）のシフト方式によりアドレ
スバスを全部テストすることが可能なアドレスバス試験
装置を提供することである。

【０００８】

【課題を解決するための手段】前記目的を達成するため
本発明では、図１（Ａ）に示す如く、試験実行不可領域
１−０を有するメモリ１に対し、アドレス発生部２によ
り前記試験実行不可領域１−０と重ならない領域におい
て、そのアドレスバスについて１ビットだけ「１」のア
ドレスを発生させ、そのアドレス先にデータを書き込
み、このデータが所定のアドレス先に正確に記入されて
いるか否かをチェックする。

【０００９】図１（Ａ）の場合は、２⁰ と２ⁿ の間に試
験実行不可領域が存在するので、２ ⁿ 以上のアドレスに
対し、前記の如きアクセスを行う。即ち、メモリ１に対
し２ ⁿ 、２ⁿ⁺¹ 、２ⁿ⁺² ・・・２^P のアドレスを発生さ
せ前記チェックを行う。

【００１０】そしてこの２ⁿ 、２ⁿ⁺¹ ・・・２^P のうち
の１つのアドレスが発生している状態で、２^n-1 〜２⁰
のビットを順次１ビットずつ「１」にしたアドレスを発
生させ、ライト／リード試験を行う。例えば２ⁿ のビッ
トが「１」の状態で２^n-1 〜２¹ のビットを順次１ビッ
トずつ「１」にして試験実施不可領域に対するオフセッ
ト用アドレスを発生する。これにより、図１（Ａ）に示
す如く、試験実行不可領域に対するアドレスを発生させ
ることなく、全体のアドレスバスに「１」、「０」を入
力することが可能になる。

【００１１】前記図１（Ａ）に示す状態でアドレスバス
のテストを可能にするため、例えば図１（Ｂ）の如く構
成する。まずアドレス発生部２より２ⁿ のビットを
「１」とし、他のビットが「０」のアドレスを出力し、
書込読取部３はメモリ１のこのアドレス先にテストデー
タ保持部５から伝達されているテストデータＤ₀ を記入
する。

【００１２】次に書込読取部３は、メモリ１のこのアド
レス先より記入されているデータを読み取り、比較部４
においてテストデータＤ₀ と比較する。これらが一致す
ればアドレスバスは正確であると判断する。

【００１３】次に、この２ⁿ のビットを「１」にした状
態で、アドレス発生部２は、例えば下位側の２⁰ のビッ
トを「１」に、他の２^n-1 〜２² のビットを「０」にし
た「２ⁿ ＋２⁰ 」のアドレスを出力するので、書込読取
部３は、メモリ１のこのアドレスに対しテストデータＤ
₀ を書込み、次にこのアドレス先からデータを読み出し
て、テストデータＤ₀ と比較する。これらが一致すれ
ば、アドレスバスは正確であると判定する。

【００１４】このように、アドレス発生部２は「２ⁿ ＋
２¹ 」、「２ⁿ ＋２² 」、「２ⁿ ＋２³ 」・・・「２ⁿ
＋２^n-1 」のアドレスを順次出力し、前記の如きテスト
を行う。

【００１５】それから２ⁿ⁺¹ 、２ⁿ⁺² ・・・２^P のアド
レスを順次出力し、同様のテストを行う。

【００１６】

【作用】本発明では、メモリ１の試験実行不可領域１−
０を除いた状態でシフト状態でアドレスを発生させると
ともに、下位のアドレスバスに対しても、試験実行不可
領域用オフセット値を発生させることによりそのテスト
ができるので、きわめて簡単に、試験実行不可領域１−
０を除いてシフトパターン方式によりアドレスバスのテ
ストを行うことができる。

【００１７】

【実施例】本発明の第１実施例を図２〜図４に基づき、
他図を参照して説明する。図２は本発明のシステム構成
図を示し（Ａ）はそのアドレスバス試験に関する本発明
の一実施例構成図、（Ｂ）は本発明が適用されるデータ
処理システムの構成図である。図３はアドレスバス試験
プログラム説明図、図４は試験領域パラメータ説明図で
ある。

【００１８】本発明を実施するデータ処理システムの概
略を図２（Ｂ）に基づき簡単に説明する。図２（Ｂ）に
おいて、１はメモリ、６はシステム・プロセッシング・
ユニット（以下ＳＰＵという）、７はインストラクショ
ン・プロセッシング・ユニット（以下ＩＰＵという）、
８はＣＰＵバスであり、これらにより主コンピュータ９
を構成する。

【００１９】ここでメモリ１は主コンピュータ９の主記
憶であり、図１に示す如く、試験実行不可領域１−０を
有するものである。ＳＰＵ６はチャネルバス１２を経由
して接続される、外部補助記憶アダプタ１０−１、回線
アダプタ１０−２・・・の如きアダプタと主コンピュー
タ９との間のデータの流れを制御するものである。また
ＩＰＵ７はメモリ１を使用して与えられた命令を実行す
るものである。

【００２０】データ処理システムにおいては、図２
（Ｂ）に示す如く、チャネルバス１２にディスク１１を
制御する外部補助記憶アダプタ１０−１、外部回線とデ
ータの送受信を行う回線アダプタ１０−２、フロッピィ
ディスクを制御するフロッピィディスクアダプタ（図示
省略）等のアダプタが接続されている。この実施例では
チャネルバス１２のアドレスバスをテストする例につい
て説明するが、本発明は勿論これに限定されるものでは
ない。

【００２１】図２（Ａ）に示す如く、ＳＰＵ６は試験領
域パラメータ作成部２１、試験領域パラメータ保持部２
２、メモリ書込読取部２３、書込先通知部２４、書込デ
ータ保持部２５、フラグ識別部２６等を備えており、又
アダプタ１０はアダプタメモリ３１、パラメータ設定要
求部３２、書込先アドレス受信部３３、データ読取部３
４、比較検査部３５、書込データ保持部３６、試験終了
判定部３７等を備えている。

【００２２】試験領域パラメータ作成部２１は、アダプ
タ１０から伝達されたパラメータ設定要求に基づき、図
３（Ｂ）に示す如き試験領域パラメータを作成するもの
である。この試験領域パラメータは、フラグと試験領域
アドレスと、試験領域終了アドレスが記入されている。

【００２３】フラグは、図４（Ｂ）に示す如く、構成さ
れ、下位４ビットはオール「０」、最上位ビットは試験
開始を示し、以下のビットは試験継続、終了、試験実行
不可領域を順次示す。従って、フラグが０_X ８０のとき
試験開始を示し、０_X ４０のとき試験継続を示し、０_X
２０のとき試験終了を示し、０_X １０のとき試験実行不
可領域に関する試験を示す。また０_X ５０のとき試験不
可領域に関する試験継続を示し、０_X ３０のとき試験が
終了する場合でかつ試験不可領域に関する試験を示す。
そして１回の試験で終了する場合は０_X Ａ０となる。

【００２４】試験領域パラメータ保持部２２は、前記試
験領域パラメータ作成部２１で作成された試験領域パラ
メータを順次保持するものである。メモリ書込読取部２
３は、試験領域パラメータ保持部２２から得られた試験
領域パラメータの試験領域アドレスに対して、メモリ１
に書込データ保持部２５から伝達されたデータＤ₀ を書
き込んだり、データ読取部３４から伝達されたメモリ１
のアドレスからデータを読み取り、この読み取ったデー
タをアダプタ１０側に送出するものである。

【００２５】書込先通知部２４は、メモリ書込読取部２
３がデータＤ₀ をメモリ１に書込んだ書込み先アドレス
をアダプタ１０側に送出するものである。書込データ保
持部２５は、アドレスバス試験時にメモリ書込読取部２
３がメモリ１に書き込むデータＤ₀ を保持するものであ
る。後述するように、書込データ保持部２５の保持する
データＤ₀ はアダプタ１０側の書込データ保持部３６の
保持するデータＤ₀ と等しいものである。

【００２６】フラグ識別部２６は、試験領域パラメータ
に記入されているフラグを解読し、アドレスバス試験の
開始終了や、試験実行不可領域に関する試験か否か等を
識別するものである。

【００２７】アダプタメモリ３１は、オペレータが入力
した試験用のパラメータを一時保持するものであって、
例えばフラグ情報、試験領域アドレス、試験領域終了ア
ドレス等をオペレータが順次入力し、これらが保持され
るものである。

【００２８】パラメータ設定要求部３２は、アダプタ１
０からＳＰＵ６に対してアドレスバス試験を行うための
パラメータ設定要求を行うものであって、アダプタメモ
リ３１に保持されている試験用のパラメータを順次ＳＰ
Ｕ６側の試験領域パラメータ作成部２１に送出し、パラ
メータの設定要求を行うものである。

【００２９】書込先アドレス受信部３３は、ＳＰＵ６の
メモリ書込読取部２３が、データＤ ₀ をメモリ１に書込
んだときの書込先アドレスを受信するものである。デー
タ読取部３４は、書込先アドレス受信部３３から伝達さ
れたメモリ１のアドレス先のデータを読取るため、この
アドレスに対してデータ読取りを行うものである。

【００３０】比較検査部３５は、データ読取部３４が読
取ったアドレス先のデータと、書込データ保持部３６の
保持データＤ₀ とが一致するか否かチェックするもので
ある。

【００３１】書込データ保持部３６は、ＳＰＵ６側の書
込データ保持部２５と同じ保持データＤ₀ を保持するも
のである。試験終了判定部３７は、比較検査部３５の出
力に基づき、試験の結果を判定するものであり、例えば
フラグ識別部２６から通知された試験終了信号に基づ
き、この判定結果を出力する。

【００３２】本発明の一実施例の動作を図３（Ａ）に示
すフローチャートに基づき説明する。 （１）アドレスバス試験に際し、オペレータは先ずアダ
プタ１０において、試験パラメータを入力する。試験パ
ラメータとしてはフラグ情報、試験領域アドレス情報、
試験領域終了アドレス等を入力する。図４（Ａ）の例で
は、０_X ８０、２ⁿ 、２ⁿ⁺¹ ；０_X ４０、２ⁿ⁺¹ 、２
ⁿ⁺² ；０_X ４０、２ⁿ⁺² 、２ⁿ⁺³ ；０_X ５０、２ⁿ⁺³ 、
２ⁿ⁺³ ＋２⁰ ；０_X ５０、２ⁿ⁺³ ＋２⁰ 、２ⁿ⁺³ ＋
２¹ ；０_X ５０、２ⁿ⁺³ ＋２² 、２ⁿ⁺³ ＋２³ ・・・０
_X ３０、２ⁿ⁺³ ＋２^n-2 、２ⁿ⁺³ ＋２^{n- 1} を入力する。
これらの試験パラメータはアダプタメモリ３１に入力さ
れる。それからオペレータはパラメータ設定要求部３２
を動作させ、アダプタメモリ３１に入力されたこれらの
試験パラメータをＳＰＵ６の試験領域パラメータ作成部
２１に順次送出して試験領域パラメータの設定要求を行
う。

【００３３】（２）このようにアダプタ１０よりパラメ
ータ設定要求をＳＰＵ６に対して行ったあと、アダプタ
１０ではこの設定完了待ちとなる。 （３）試験領域パラメータ作成部２１では、これらの試
験パラメータを受信し、図４（Ａ）に示す如き、フラ
グ、試験領域アドレス試験領域終了アドレスよりなる試
験領域パラメータを順次作成して、これらを順次試験領
域パラメータ保持部２２に記入し、全部記入し終わる
と、設定完了通知をアダプタ１０に通知する。

【００３４】それからＳＰＵ６ではメモリ書込読取部２
３が試験領域パラメータ保持部２２に記入された試験領
域パラメータを順次読み出し、その試験領域アドレスに
対してメモリ１に書込データ保持部２５に保持されたデ
ータＤ₀ を記入する。即ち最初にメモリ１の試験領域ア
ドレス２ⁿ に対しデータＤ₀ の書き込みが行われる。そ
れからこの試験領域パラメータの試験領域アドレス２ⁿ
が書込先通知部２４により送出され、アダプタ１０の書
込先アドレス受信部３３に受信される。

【００３５】（４）この試験領域アドレス２ⁿ はデータ
読取部３４に通知されるので、これによりデータ読取部
３４は、メモリ１のアドレス２ⁿ に記入されたデータの
読み取りをＳＰＵ６に対して行う。このデータの読み取
り要求に対しメモリ書込読取部２３は、メモリ１のアド
レス２ⁿ よりデータを読み出し、これをデータ読取部３
４に送出する。

【００３６】（５）データ読取部３４では、この送出さ
れたデータを比較検査部３５に送る。このとき比較検査
部３５では書込データ保持部３６からデータＤ₀ が伝達
されており、これとデータ読取部３４から送出されたデ
ータとを比較する。もし、アドレスバスが正確に動作し
ていれば、前記（４）においてデータ読取部３４からＳ
ＰＵ６に対して行われたアドレス２ⁿ は正確にメモリ書
込読取部２３に伝達され、これによりメモリ１のアドレ
ス２ⁿ が読み出されることになる。

【００３７】このときこのアドレスには前記（３）に説
明した如く、書込データ保持部２５に保持されたデータ
Ｄ₀ が記入されており、このデータＤ₀ はアダプタ１０
における書込データ保持部３６で保持されたデータＤ₀
と等しいので、アドレスバスが正確でアドレス２ⁿ が正
確にメモリ書込読取部２３に伝達されたとき、前記比較
検査部３５におけるデータの比較は一致する。しかしア
ドレスバスが正確に動作しないときは２ⁿ とは別のアド
レス先のデータが読み出されるので、データの比較結果
は一致しない。

【００３８】（６）次に試験領域パラメータ保持部２２
に保持された試験領域パラメータにより、同様に試験領
域アドレス２ⁿ⁺¹ 、２ⁿ⁺² に関する試験が行われる。そ
して試験領域アドレス２ⁿ⁺³ に関する試験が行われると
き、フラグは０_X ５０となる。そして試験領域アドレス
は２ⁿ⁺³ ＋２⁰ 、２ⁿ⁺³ ＋２¹ ・・・２ⁿ⁺³ ＋２^n-1と
なり、これらに対するアドレスバス試験が順次行われ、
メモリ１の試験実行不可領域に関するアドレスバスに対
しても試験を行うことができる。

【００３９】そして最後の試験領域パラメータのフラグ
０_X ３０をフラグ識別部２６が検出したとき、これをア
ダプタ１０の試験終了判定部３７に通知すると、それま
で保持されていた比較検査部３５における検査結果をオ
ペレータに、例えば図示省略した表示部に出力するので
これによりアドレスバスの状態をチェックすることがで
きる。

【００４０】なお前記説明では、書込データ保持部２５
と、書込データ保持部３６の保持データを固定した値の
場合について説明したが、これらに複数のデータを保持
させこれらを順次使用するか、あるいはデータ作成式を
設定して１回毎に異なるデータ（ただし両方の出力デー
タは同一である）が発生するように構成すれば、アドレ
スバスの不備のためにすでにデータを書込ずみに領域に
誤ったアドレスが伝達された場合でも正確にチェックす
ることができる。

【００４１】本発明の第２実施例を図５、図６に基づき
説明する。図５、図６に示す実施例では、メモリ１上に
２ヶ所の試験実行不可領域１−０、１−１が形成されて
いる場合である。図５に示す如く、メモリ１には、アド
レスの２⁰ 〜２ⁿ の間と、２ ⁿ⁺¹ 〜２^m との間にそれぞ
れ前記試験実行不可領域１−０、１−１が存在してい
る。

【００４２】この場合、前記と同様のアドレスバスのテ
ストを図５の例では２ⁿ の値が「１」のものより行い、
次に２ⁿ を「１」にした状態で、オフセット値を２⁰ 、
２¹・・・２^n-1 として行う。即ち、「２ⁿ ＋２⁰ 」、
「２ⁿ ＋２¹ 」、「２ⁿ ＋２ ² 」・・・「２ⁿ ＋
２^n-1 」のアドレスによりアドレスバスのテストを行
う。

【００４３】次にアドレスを２^m にした状態でオフセッ
ト値を２ⁿ⁺¹ 、２ⁿ⁺² ・・・２^m-1として行う。即ち
「２^m ＋０」、「２^m ＋２ⁿ⁺¹ 」、「２^m ＋２ⁿ⁺² 」・
・・「２^m ＋２^m-1 」のアドレスによりアドレスバスの
テストを行う。それからアドレスを「２^m+1 」・・・
「２³¹」（アドレスバスが３２ビットの場合）と順次シ
フトしてアドレスバスのテストを行う。

【００４４】試験実行不可領域が複数存在する場合は、
試験アドレスが実行不可領域に重なった時点でオフセッ
ト値「２ⁿ 」を変更し、新オフセット値「２^m 」を求め
てアドレスバスの試験を継続する。このように試験開始
アドレスを２の階乗によるオフセットにより求めて試験
を行うが、このオフセット値を可変することにより試験
開始アドレスを複数指定することができる。

【００４５】図６の場合は、試験実行不可領域が２⁰ 〜
２^n-1 と２ⁿ⁺³ 〜２^m-1 の間に存在する場合について、
試験実行不可領域１−０に関するアドレスバスのテスト
をアドレス２ⁿ⁺² の試験実行不可領域用オフセット値と
して２⁰ 〜２^n-1 を順次作成し、次に試験実行不可領域
１−１に関するアドレスバスのテストを、アドレス２ ^m
のオフセット値として２ⁿ⁺³ 〜２^m-1 を順次作成するこ
とにより行う例についてその試験領域パラメータについ
て説明する。

【００４６】初めに、オぺレータは試験パラメータとし
て０_X ８０、２ⁿ 、２ⁿ⁺¹ を図２に示すアダプタより入
力する。これが図２に示す試験領域パラメータ作成部に
伝達されて、図６に示す如き、第１回試験開始用の試験
領域パラメータが作成される。即ち、フラグとして０_X
８０が、試験領域アドレスとして２ⁿ が、試験領域終了
アドレスとして２ⁿ⁺¹ が記入された試験領域パラメータ
が作成され、これによりアドレス２ⁿ に対するアドレス
バスの試験が行われる。

【００４７】オぺレータは、前記試験パラメータに続い
て、試験パラメータとして０_X ４０、２ⁿ⁺¹ 、２ⁿ⁺² ；
０_X ４０、２ⁿ⁺² 、２ⁿ⁺² ＋２⁰ ；０_X ５０、２ⁿ⁺² ＋
２⁰、２ⁿ⁺² ＋２¹ ・・・０_X ５０、２ⁿ⁺² ＋２^n-1 、
２^m ；０_X ４０、２^m 、２^m＋２ⁿ⁺³ ；０_X ５０、２^m
＋２ⁿ⁺³ 、２^m ＋２ⁿ⁺⁴ ・・・０_X ５０、２^m ＋
２^{m- 1} ，２^m+1 ・・・を順次入力する。

【００４８】これらに基づき、図６に示す如き試験領域
パラメータを作成し、これに基づき、まずアドレス
２ⁿ 、２ⁿ⁺¹ 、２ⁿ⁺² のアドレスバスの試験を行う。そ
れから試験実行不可領域１−０に関するオフセットのア
ドレス２ⁿ⁺² ＋２⁰ 、２ⁿ⁺² ＋２ ¹ ・・・２ⁿ⁺² ＋２
^n-1 のアドレスバスの試験を行う。

【００４９】それからアドレス２^m のアドレスバスの試
験を行い、さらに試験実行不可領域１−１に関するオフ
セットのアドレス２^m ＋２ⁿ⁺³ 、２^m ＋２ⁿ⁺⁴ ・・・２
^m ＋２^m-1 のアドレスバスの試験を行う。そしてアドレ
スが３２ビットの場合、２^{m+ 1} 、２^m+2 ・・・２³¹とア
ドレスを順次１ビットシフトしてすべてのアドレスバス
の試験が行われる。

【００５０】図７により、メモリ１上に試験実行不可領
域１−０、１−１、１−２、１−３・・・が存在する場
合について説明する。試験開始アドレスを、オフセット
値２ⁿ が試験実行不可領域と重ならない最小値となるア
ドレスから試験を開始する。そして試験アドレスが試験
実行不可領域と重なった場合、オフセット値２ⁿ のｎの
値を＋１したアドレス２ⁿ⁺¹ により試験を継続する。

【００５１】このｎの値を＋１加算した試験アドレスも
試験実行不可領域と重なった場合は、さらにオフセット
値２ⁿ⁺¹ のｎ＋１の値に＋１加算した２ⁿ⁺² のオフセッ
ト値により試験を継続する。このようにして、図７の例
では、試験開始アドレスを２ ⁿ 、２ⁿ⁺¹ 、２ⁿ⁺² ・・・
２^n+x として、試験を行うことができる。このようにし
てオフセット値２ⁿ をｎの最小値から始めることができ
る。即ち、オフセット値２ⁿ を最小値から始めることが
できる。

【００５２】図８によりメモリ１上に試験実行不可領域
１−０、１−１、・・・１−（ｎ−１）、１−ｎが存在
する場合について説明する。試験開始アドレスをオフセ
ット値２ⁿ が最大値となるアドレスから試験を開始す
る。そして試験アドレスが試験実行不可領域と重なった
場合、オフセット値２ ⁿ のｎの値を−１したアドレス２
^n-1 により試験を継続する。

【００５３】このオフセット値２ⁿ のｎの値を−１減算
した試験アドレス２^n-1 も試験実行不可領域と重なった
場合、もしくは試験を終了したアドレスバスであった場
合は、さらにオフセット値２^n-1 のｎ−１の値を−１減
算した２^n-2 のオフセット値により試験を継続する。こ
のようにして、図８の例では、試験開始アドレスを
２ ⁿ 、２^n-1 、２^n-2 ・・・２^n-x としてオフセット値
２ⁿ をｎの最大値から試験を行うことができる。通常、
試験実行不可領域はメモリの先頭（アドレスの小さいと
ころ）に存在するため、この試験方式は試験時間短縮に
有効である。

【００５４】なお前記説明では、ＳＰＵ６側の書込デー
タ保持部２５とアダプタ１０側の書込データ保持部３６
には常時同一のデータを保持する場合について説明した
が、本発明は勿論これに限定されるものではなく、例え
ば書込データ保持部２５と書込データ保持部３６に複数
の保持データを保持させてこれらを順次使用してもよ
く、あるいはこれらにデータ作成手段を設けてそのデー
タ作成アルゴリズムを同一とし、両者は同一時刻では同
一のデータを作成しているが、それぞれ時刻により同一
の書込データ保持部２５、３６内では前回の作成データ
とは異なるデータを発生させるようにしてもよい。これ
により常時同一の場合には、アドレスに誤りがあったと
き先に記入済みのデータを読み出したとき、一致するも
のと判断する場合が存在するが、このように構成するこ
とにより先に記入済みのデータを誤って読み出した場
合、一致しないので、もっと正確な判断が可能となる。

【００５５】

【発明の効果】請求項１に記載された本発明によれば２
の階乗アドレスと２の階乗オフセットアドレスにより、
メモリの全領域のうち１部領域が試験実行不可領域のた
めアクセスできない場合でも、メモリの全領域をアクセ
スせず１部領域のみのアクセスにより、全アドレスバス
の試験が可能である。

【００５６】また最大アドレスに対応するすべてのバス
のビットに対応することができる。テスト開始アドレス
が任意に設定可能である。データバス／メモリの試験も
可能である。

【００５７】請求項２に記載された本発明によれば２の
階乗アドレスによるオフセット値を可変することにより
試験開始アドレスを複数指定できるので、メモリに複数
の試験実行不可領域があっても全アドレスバスの試験が
可能である。

【００５８】請求項３に記載された本発明によれば、メ
モリのアドレスの２の階乗の最大値から試験を行うた
め、通常メモリの下位の先頭付近に存在する試験実行不
可領域に対する回避処理が不要となるので、試験時間を
短縮することができる。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】本発明のシステム構成図である。

【図３】アドレスバス試験プログラム説明図である。

【図４】試験領域パラメータ説明図である。

【図５】本発明の第２実施例説明図である。

【図６】試験領域パラメータ説明図である。

【図７】本発明の第３実施例説明図である。

【図８】本発明の第４実施例説明図である。

【図９】シフトパターン説明図である。

【符号の説明】

１ メモリ ２ アドレス発生部 ３ 書込読取部 ４ 比較部 ５ テストデータ保持部 ６ システムプロセッシングユニット（ＳＰＵ） ７ インストラクションプロセッシングユニット（ＩＰ
Ｕ） ８ ＣＰＵバス １０ アダプタ １０−１ 外部補助記憶装置アダプタ １０−２ 回線アダプタ １１ ディスク １２ チャネルバス ２１ 試験領域パラメータ作成部 ２２ 試験領域パラメータ保持部 ２３ メモリ書込読取部 ２４ 書込先通知部 ２５ 書込データ保持部 ２６ フラグ識別部 ３１ アダプタメモリ ３２ パラメータ設定要求部 ３３ 書込先アドレス受信部 ３４ データ読取部 ３５ 比較検査部 ３６ 書込データ保持部 ３７ 試験終了判定部

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ２の階乗アドレスと、試験実行不可領域
   用の２の階乗オフセットアドレスよりなる試験アドレス
   を出力するアドレス出力手段と、 メモリのこの試験アドレスに対してデータをリード・ラ
   イトする書込読取手段と、 この試験アドレスのメモリから読み取ったデータと既知
   データとを比較して、一致しなかったときアドレスバス
   エラーと識別する比較手段を具備したことを特徴とする
   アドレスバス試験装置。
2. 【請求項２】 試験開始アドレスを、前記２の階乗アド
   レスによるオフセット値により求めるとともに、このオ
   フセット値を可変としたことにより試験開始アドレスを
   複数指定可能としたことを特徴とする請求項１記載のア
   ドレスバス試験装置。
3. 【請求項３】 前記２の階乗アドレスによるオフセット
   値を、メモリのアドレスの２の階乗の最大値から始める
   ことを特徴とする請求項２記載のアドレスバス試験装
   置。