JPH064266A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH064266A JPH064266A JP4183088A JP18308892A JPH064266A JP H064266 A JPH064266 A JP H064266A JP 4183088 A JP4183088 A JP 4183088A JP 18308892 A JP18308892 A JP 18308892A JP H064266 A JPH064266 A JP H064266A
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- signal sequence
- input signal
- input
- output
- output signal
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Abstract
(57)【要約】
【目的】 ロジック回路の論理改訂無しで、特定の入力
信号に対する出力信号を拡張あるいは変更できるように
する。 【構成】 入力信号列を選択する入力選択回路と、選択
回路の入力を外部から取り込んだ入力信号列を取り込む
様に指定する拡張設定端子と、外部と、外部から取り込
んだ入力信号列に対する出力信号列を記憶するＲＡＭ
と、内部回路の出力信号列とＲＡＭに記憶した出力信号
列を選択する出力選択回路とを備えた。 【効果】 本発明のデータ処理装置では特定の入力信号
列及びそれに対する拡張出力信号列を登録することで論
理回路の変更無しに特定の入力信号列に対する出力信号
列を拡張出力信号列に容易に変更することができる。
信号に対する出力信号を拡張あるいは変更できるように
する。 【構成】 入力信号列を選択する入力選択回路と、選択
回路の入力を外部から取り込んだ入力信号列を取り込む
様に指定する拡張設定端子と、外部と、外部から取り込
んだ入力信号列に対する出力信号列を記憶するＲＡＭ
と、内部回路の出力信号列とＲＡＭに記憶した出力信号
列を選択する出力選択回路とを備えた。 【効果】 本発明のデータ処理装置では特定の入力信号
列及びそれに対する拡張出力信号列を登録することで論
理回路の変更無しに特定の入力信号列に対する出力信号
列を拡張出力信号列に容易に変更することができる。
Description
【０００１】
【産業上の利用分野】この発明は入力信号列を入力し異
なった意味を持つ出力信号列を生成して出力するロジッ
ク回路を有するデータ処理装置に関し、特に特定の入力
信号列に対して出力信号列を拡張あるいは変更する機能
を備えたデータ処理装置に関するものである。
なった意味を持つ出力信号列を生成して出力するロジッ
ク回路を有するデータ処理装置に関し、特に特定の入力
信号列に対して出力信号列を拡張あるいは変更する機能
を備えたデータ処理装置に関するものである。
【０００２】
【従来の技術】従来のこの種のデータ処理装置では、同
一タイミングの入力信号列に対して異なった意味を持つ
出力信号列を生成するロジック回路としてはランダムロ
ジック回路あるいはプログラマブルロジックアレイ回路
（以下ＰＬＡという）で実現されている。
一タイミングの入力信号列に対して異なった意味を持つ
出力信号列を生成するロジック回路としてはランダムロ
ジック回路あるいはプログラマブルロジックアレイ回路
（以下ＰＬＡという）で実現されている。
【０００３】図２はＰＬＡを備えた従来のデータ処理装
置としてのマイクロプロセッサの構成を示すブロック図
である。図２において、２００はＰＬＡ、２０１はＰＬ
Ａ２００のＡＮＤ平面、２０２はＰＬＡ２００のＯＲ平
面、２０３は前段ブロック１１９からＡＮＤ平面２０１
に入力される入力信号（ＩＮ（０），ＩＮ（１），ＩＮ
（２），・・・）、２０４はＯＲ平面２０２から後段処
理ブロック１２０に出力される出力信号（ＯＵＴ
（０），ＯＵＴ（１），ＯＵＴ（２），・・・）、２０
５はＡＮＤ平面２０１の出力でＯＲ平面２０２に入力さ
れる積項線（ＴＲＭ（０），ＴＲＭ（１），ＴＲＭ
（２），・・・）を示す。
置としてのマイクロプロセッサの構成を示すブロック図
である。図２において、２００はＰＬＡ、２０１はＰＬ
Ａ２００のＡＮＤ平面、２０２はＰＬＡ２００のＯＲ平
面、２０３は前段ブロック１１９からＡＮＤ平面２０１
に入力される入力信号（ＩＮ（０），ＩＮ（１），ＩＮ
（２），・・・）、２０４はＯＲ平面２０２から後段処
理ブロック１２０に出力される出力信号（ＯＵＴ
（０），ＯＵＴ（１），ＯＵＴ（２），・・・）、２０
５はＡＮＤ平面２０１の出力でＯＲ平面２０２に入力さ
れる積項線（ＴＲＭ（０），ＴＲＭ（１），ＴＲＭ
（２），・・・）を示す。
【０００４】出力信号２０４のＯＵＴ（０）が下記の論
理出力させたい場合について説明する。このＰＬＡ２０
０には下記論理を満足するようにプログラミングされて
いる。ＡＮＤ平面２０１及びＯＲ平面２０２の‘●’が
プログラミングされたトランジスタを意味する。 ＯＵＴ（０）＝ＩＮ（０）＋ＩＮ（１）・ＩＮ（２） ただし、上記式中の‘＋’記号は論理和を、‘・’記号
は論理積を示す。入力信号（ＩＮ（０），ＩＮ（１），
ＩＮ（２），・・・）として（１，＊，＊，・・・）が
入力された時、積項線２０５のＴＲＭ（０）がアクティ
ブとなり出力信号２０４のＯＵＴ（０）がアサートされ
る。ただし、‘＊’は‘１’，‘０’のどちらでもかま
わない。入力信号（ＩＮ（０），ＩＮ（１），ＩＮ
（２），・・・）として（＊，１，１，・・・）が入力
された時、積項線２０５のＴＲＭ（１）がアクティブと
なり出力信号２０４のＯＵＴ（０）がアサートされる。
以上のように、ＰＬＡ２００のＡＮＤ平面２０１及びＯ
Ｒ平面２０２をプログラミングする事で特定の入力信号
に対する出力信号を得る事ができた。
理出力させたい場合について説明する。このＰＬＡ２０
０には下記論理を満足するようにプログラミングされて
いる。ＡＮＤ平面２０１及びＯＲ平面２０２の‘●’が
プログラミングされたトランジスタを意味する。 ＯＵＴ（０）＝ＩＮ（０）＋ＩＮ（１）・ＩＮ（２） ただし、上記式中の‘＋’記号は論理和を、‘・’記号
は論理積を示す。入力信号（ＩＮ（０），ＩＮ（１），
ＩＮ（２），・・・）として（１，＊，＊，・・・）が
入力された時、積項線２０５のＴＲＭ（０）がアクティ
ブとなり出力信号２０４のＯＵＴ（０）がアサートされ
る。ただし、‘＊’は‘１’，‘０’のどちらでもかま
わない。入力信号（ＩＮ（０），ＩＮ（１），ＩＮ
（２），・・・）として（＊，１，１，・・・）が入力
された時、積項線２０５のＴＲＭ（１）がアクティブと
なり出力信号２０４のＯＵＴ（０）がアサートされる。
以上のように、ＰＬＡ２００のＡＮＤ平面２０１及びＯ
Ｒ平面２０２をプログラミングする事で特定の入力信号
に対する出力信号を得る事ができた。
【０００５】
【発明が解決しようとする課題】ところが、このような
従来のデータ処理装置においては、ロジック回路の論理
を一部変更する必要が生じた場合、再度プログラミング
をしてマスク改訂し、チップを再度生成し直さなければ
ならないという問題点があった。即ち、論理的に一部の
変更に伴い、特定の入力信号に対する出力信号を変更す
る場合、再度ＰＬＡのプログラミングをしてマスク改訂
し、チップを再度生成し直さなければならない。
従来のデータ処理装置においては、ロジック回路の論理
を一部変更する必要が生じた場合、再度プログラミング
をしてマスク改訂し、チップを再度生成し直さなければ
ならないという問題点があった。即ち、論理的に一部の
変更に伴い、特定の入力信号に対する出力信号を変更す
る場合、再度ＰＬＡのプログラミングをしてマスク改訂
し、チップを再度生成し直さなければならない。
【０００６】この発明は上記のような問題点を解決する
ためになされたもので、ロジック回路の論理改訂無し
で、特定の入力信号に対する出力信号を拡張あるいは変
更することができるデータ処理装置を提供することを目
的とする。
ためになされたもので、ロジック回路の論理改訂無し
で、特定の入力信号に対する出力信号を拡張あるいは変
更することができるデータ処理装置を提供することを目
的とする。
【０００７】
【課題を解決するための手段】この発明に係るデータ処
理装置は、ロジック回路（ランダムロジック回路１０
２）に入力される第１の入力信号列（入力信号列１０
１）と拡張あるいは変更する外部からの第２の入力信号
列（拡張入力信号列１０４）との何れかを選択する入力
選択回路１０５と、上記第２の入力信号列を記憶し上記
第１の入力信号列との比較を行う機能を有する第１の記
憶回路（ＣＡＭ１０７）と、外部からの第２の出力信号
列（拡張出力信号列１０９）を記憶する第２の記憶回路
（ＲＡＭ１１０）と、上記ロジック回路からの第１の出
力信号列（出力信号列１０３ｂ）と上記第２の記憶回路
からの第２の出力信号列との何れかを選択する出力選択
回路１１２とを備え、特定の第１の入力信号列が上記ロ
ジック回路に入力された際、上記第１の記憶回路にも上
記特定の第１の入力信号列が入力され、拡張あるいは変
更時に設定された第２の入力信号列と上記特定の第１の
入力信号列とが上記第１の記憶回路において比較され、
両者が一致したとき、上記第２の入力信号列に対応する
上記第２の記憶回路からの第２の出力信号列を、上記出
力選択回路１１２により選択させ出力するように構成し
たものである。
理装置は、ロジック回路（ランダムロジック回路１０
２）に入力される第１の入力信号列（入力信号列１０
１）と拡張あるいは変更する外部からの第２の入力信号
列（拡張入力信号列１０４）との何れかを選択する入力
選択回路１０５と、上記第２の入力信号列を記憶し上記
第１の入力信号列との比較を行う機能を有する第１の記
憶回路（ＣＡＭ１０７）と、外部からの第２の出力信号
列（拡張出力信号列１０９）を記憶する第２の記憶回路
（ＲＡＭ１１０）と、上記ロジック回路からの第１の出
力信号列（出力信号列１０３ｂ）と上記第２の記憶回路
からの第２の出力信号列との何れかを選択する出力選択
回路１１２とを備え、特定の第１の入力信号列が上記ロ
ジック回路に入力された際、上記第１の記憶回路にも上
記特定の第１の入力信号列が入力され、拡張あるいは変
更時に設定された第２の入力信号列と上記特定の第１の
入力信号列とが上記第１の記憶回路において比較され、
両者が一致したとき、上記第２の入力信号列に対応する
上記第２の記憶回路からの第２の出力信号列を、上記出
力選択回路１１２により選択させ出力するように構成し
たものである。
【０００８】
【作用】特定の第１の入力信号列がロジック回路に入力
された際、その特定の第１の入力信号列が第１の記憶回
路にも入力され、第１の記憶回路は特定の第１の入力信
号列と第２の入力信号列と比較し、両者が一致すると出
力選択回路に第２の記憶回路からの第２の出力信号列を
選択させるようにする。これにより、第２の出力信号列
が出力でき、ロジック回路の論理変更なしに、出力信号
列を拡張あるいは変更することができる。
された際、その特定の第１の入力信号列が第１の記憶回
路にも入力され、第１の記憶回路は特定の第１の入力信
号列と第２の入力信号列と比較し、両者が一致すると出
力選択回路に第２の記憶回路からの第２の出力信号列を
選択させるようにする。これにより、第２の出力信号列
が出力でき、ロジック回路の論理変更なしに、出力信号
列を拡張あるいは変更することができる。
【０００９】
【実施例】図１はこの発明の一実施例に係るデータ処理
装置としてのマイクロプロセッサの構成を示すブロック
図である。図１において、１００はマイクロプロセッ
サ、１０１は第１の入力信号列としての入力信号列、１
０２は入力信号列１０１を入力しデコード処理して異な
った意味を持つ第１の出力信号列を生成して出力するロ
ジック回路としてのランダムロジック回路、１０３ａ，
１０３ｂはランダムロジック回路１０２から出力される
第１の出力信号列としての出力信号列、１０４は外部か
ら取り込み拡張あるいは変更する第２の入力信号列とし
ての拡張入力信号列、１０５は入力信号列１０１と拡張
入力信号列１０４との何れかを選択する入力選択回路、
１０７は拡張入力信号列１０４を記憶し入力選択回路１
０５で選択された入力信号列１０１と比較する機能を有
する第１の記憶回路としてのＣＡＭ、１０８はＣＡＭ１
０７に記憶されている拡張入力信号列１０４と前段処理
ブロック１１９から出力される入力信号列１０１との比
較結果で両者の一致を示すヒット信号、１０９は拡張入
力信号列１０５に対する異なった意味を持つ第２の出力
信号としての拡張出力信号列、１１０は拡張出力信号列
１０９を記憶する第２の記憶回路としてのＲＡＭ、１１
２は出力信号列１０３ｂと拡張出力信号列１０９との何
れかを選択する出力選択回路、１１３は外部から拡張入
力信号列１０４及び拡張出力信号列１０９をロードする
ためのＤＯバス、１１４はマイクロプロセッサ１００を
初期化するためのリセット端子、１１５は拡張設定を行
うことを指定するための拡張設定端子、１１６はマイク
ロプロセッサ１００の動作を制御するマイクロＲＯＭ
部、１１７は入力選択回路１０５及び拡張出力レジスタ
１１８を制御する拡張制御信号、１１８はＤＯバス１１
３にロードされた拡張出力信号１０９を出力する拡張出
力レジスタ、１１９はマイクロプロセッサ１００の内部
で命令処理を行い入力信号列１０１を出力する前段処理
ブロック、１２０はマイクロプロセッサ１００の内部で
命令処理を行い出力信号列１０３ａと出力信号列１０３
ｂを入力とする後段処理ブロックを示す。
装置としてのマイクロプロセッサの構成を示すブロック
図である。図１において、１００はマイクロプロセッ
サ、１０１は第１の入力信号列としての入力信号列、１
０２は入力信号列１０１を入力しデコード処理して異な
った意味を持つ第１の出力信号列を生成して出力するロ
ジック回路としてのランダムロジック回路、１０３ａ，
１０３ｂはランダムロジック回路１０２から出力される
第１の出力信号列としての出力信号列、１０４は外部か
ら取り込み拡張あるいは変更する第２の入力信号列とし
ての拡張入力信号列、１０５は入力信号列１０１と拡張
入力信号列１０４との何れかを選択する入力選択回路、
１０７は拡張入力信号列１０４を記憶し入力選択回路１
０５で選択された入力信号列１０１と比較する機能を有
する第１の記憶回路としてのＣＡＭ、１０８はＣＡＭ１
０７に記憶されている拡張入力信号列１０４と前段処理
ブロック１１９から出力される入力信号列１０１との比
較結果で両者の一致を示すヒット信号、１０９は拡張入
力信号列１０５に対する異なった意味を持つ第２の出力
信号としての拡張出力信号列、１１０は拡張出力信号列
１０９を記憶する第２の記憶回路としてのＲＡＭ、１１
２は出力信号列１０３ｂと拡張出力信号列１０９との何
れかを選択する出力選択回路、１１３は外部から拡張入
力信号列１０４及び拡張出力信号列１０９をロードする
ためのＤＯバス、１１４はマイクロプロセッサ１００を
初期化するためのリセット端子、１１５は拡張設定を行
うことを指定するための拡張設定端子、１１６はマイク
ロプロセッサ１００の動作を制御するマイクロＲＯＭ
部、１１７は入力選択回路１０５及び拡張出力レジスタ
１１８を制御する拡張制御信号、１１８はＤＯバス１１
３にロードされた拡張出力信号１０９を出力する拡張出
力レジスタ、１１９はマイクロプロセッサ１００の内部
で命令処理を行い入力信号列１０１を出力する前段処理
ブロック、１２０はマイクロプロセッサ１００の内部で
命令処理を行い出力信号列１０３ａと出力信号列１０３
ｂを入力とする後段処理ブロックを示す。
【００１０】例えば、入力信号列１０１を命令コードと
すると、ランダムロジック回路１０２から出力される出
力信号列１０３ａ，１０３ｂは命令コードの処理内容を
要素毎に分解した制御信号となる。制御信号としては、
デコードした命令コードが有効であることを示す信号、
デコードした命令コードの命令長を示す信号、オペラン
ド・アドレス計算を行うことを指示する信号、どのレジ
スタを使用するかを指示する信号等があり、これらの信
号を同一のタイミングで出力して後段処理ブロック１２
０に渡す。また、拡張入力信号列１０４についても同様
にＲＡＭ１１０において要素毎に分解した制御信号、即
ち拡張出力信号列１０９となる。
すると、ランダムロジック回路１０２から出力される出
力信号列１０３ａ，１０３ｂは命令コードの処理内容を
要素毎に分解した制御信号となる。制御信号としては、
デコードした命令コードが有効であることを示す信号、
デコードした命令コードの命令長を示す信号、オペラン
ド・アドレス計算を行うことを指示する信号、どのレジ
スタを使用するかを指示する信号等があり、これらの信
号を同一のタイミングで出力して後段処理ブロック１２
０に渡す。また、拡張入力信号列１０４についても同様
にＲＡＭ１１０において要素毎に分解した制御信号、即
ち拡張出力信号列１０９となる。
【００１１】次にこの実施例の動作について説明する。
最初に、ランダムロジック回路１０２の拡張や変更を行
わない場合の動作について説明する。まず、リセット端
子１１４をアサートすると、マイクロプロセッサ１００
の内部状態を初期化した後、外部メモリより命令をロー
ドして処理を開始する。命令の処理中に前段処理ブロッ
ク１１９では入力信号列１０１が生成されランダムロジ
ック回路１０２に入力される。入力信号列１０１は同時
に入力選択回路１０５にも入力されるが、ＣＡＭ１０７
には何も登録されていないため、何れの入力信号列１０
１が入力されてもヒット信号１０８はアサートされな
い。ランダムロジック１０２のデコード結果は出力信号
列１０３ａと出力信号列１０３ｂとして出力される。こ
の時、出力選択回路１１２ではヒット信号１０８がアサ
ートされないため、常に出力信号列１０３ｂを選択す
る。その結果、後段処理ブロック１２０には出力信号列
１０３ａ及び出力信号列１０３ｂが転送される。
最初に、ランダムロジック回路１０２の拡張や変更を行
わない場合の動作について説明する。まず、リセット端
子１１４をアサートすると、マイクロプロセッサ１００
の内部状態を初期化した後、外部メモリより命令をロー
ドして処理を開始する。命令の処理中に前段処理ブロッ
ク１１９では入力信号列１０１が生成されランダムロジ
ック回路１０２に入力される。入力信号列１０１は同時
に入力選択回路１０５にも入力されるが、ＣＡＭ１０７
には何も登録されていないため、何れの入力信号列１０
１が入力されてもヒット信号１０８はアサートされな
い。ランダムロジック１０２のデコード結果は出力信号
列１０３ａと出力信号列１０３ｂとして出力される。こ
の時、出力選択回路１１２ではヒット信号１０８がアサ
ートされないため、常に出力信号列１０３ｂを選択す
る。その結果、後段処理ブロック１２０には出力信号列
１０３ａ及び出力信号列１０３ｂが転送される。
【００１２】次に、ランダムロジック回路１０２の拡張
あるいは変更を行う場合の動作について説明する。ま
ず、マイクロプロセッサ１００を初期設定するリセット
端子１１４をアサートするとともに拡張設定端子１１５
も同時にアサートすると、マイクロＲＯＭ部１１６は拡
張設定することを認識して、拡張設定の動作の制御を開
始する。マイクロＲＯＭ部１１６が拡張設定をする事を
認識すると拡張制御信号１１７をアサートする。マイク
ロＲＯＭ部１１６には拡張設定を認識すると、拡張入力
信号列１０４及び拡張出力信号列１０９を外部メモリの
特定領域から読み込み、それぞれＣＡＭ１０７及びＲＡ
Ｍ１１０に書き込むようにプログラミングされている。
あるいは変更を行う場合の動作について説明する。ま
ず、マイクロプロセッサ１００を初期設定するリセット
端子１１４をアサートするとともに拡張設定端子１１５
も同時にアサートすると、マイクロＲＯＭ部１１６は拡
張設定することを認識して、拡張設定の動作の制御を開
始する。マイクロＲＯＭ部１１６が拡張設定をする事を
認識すると拡張制御信号１１７をアサートする。マイク
ロＲＯＭ部１１６には拡張設定を認識すると、拡張入力
信号列１０４及び拡張出力信号列１０９を外部メモリの
特定領域から読み込み、それぞれＣＡＭ１０７及びＲＡ
Ｍ１１０に書き込むようにプログラミングされている。
【００１３】即ち、拡張制御信号１１７によって入力選
択回路１０５をＤＯバス１１３からの入力を取り込むよ
うに設定し、外部メモリより拡張入力信号列１０４をＤ
Ｏバス１０６にロードして、入力選択回路１０５を経て
ＣＡＭ１０７に登録する。拡張入力信号列１０４のＣＡ
Ｍ１０７への登録がすべて終了すると、マイクロＲＯＭ
部１１６からの拡張制御信号１１７は入力選択回路１０
５をネゲートして前段処理ブロック１１９からの入力信
号列１０１を選択するようにする。次に、拡張制御信号
１１７によって拡張出力レジスタ１１８を有効にしＤＯ
バス１１３からの入力を取り込むように設定し、外部メ
モリより拡張出力信号列１０９をＤＯバス１０６にロー
ドして、拡張出力レジスタ１１８を経てＲＡＭ１１０に
登録する。拡張出力信号列１０９のＲＡＭ１１０への登
録がすべて終了すると、マイクロＲＯＭ部１１６からの
拡張制御信号１１７をネゲートとして拡張設定を終了し
通常動作に入る。
択回路１０５をＤＯバス１１３からの入力を取り込むよ
うに設定し、外部メモリより拡張入力信号列１０４をＤ
Ｏバス１０６にロードして、入力選択回路１０５を経て
ＣＡＭ１０７に登録する。拡張入力信号列１０４のＣＡ
Ｍ１０７への登録がすべて終了すると、マイクロＲＯＭ
部１１６からの拡張制御信号１１７は入力選択回路１０
５をネゲートして前段処理ブロック１１９からの入力信
号列１０１を選択するようにする。次に、拡張制御信号
１１７によって拡張出力レジスタ１１８を有効にしＤＯ
バス１１３からの入力を取り込むように設定し、外部メ
モリより拡張出力信号列１０９をＤＯバス１０６にロー
ドして、拡張出力レジスタ１１８を経てＲＡＭ１１０に
登録する。拡張出力信号列１０９のＲＡＭ１１０への登
録がすべて終了すると、マイクロＲＯＭ部１１６からの
拡張制御信号１１７をネゲートとして拡張設定を終了し
通常動作に入る。
【００１４】上記拡張設定を行った後、通常の処理に移
る。即ち、外部メモリよりマイクロプロセッサ１００に
命令を読み込んで命令処理を開始する。処理された命令
は前段処理ブロック１１９から入力信号列１０１を出力
する。この入力信号列１０１はランダムロジック回路１
０２に入力され、また入力選択回路１０５を経てＣＡＭ
１０７にも入力される。ＣＡＭ１０７では入力された入
力信号列１０１と拡張設定時に登録された拡張入力信号
列１０４を比較する。ここの入力信号列１０１は特定の
第１の入力信号列に相当する。
る。即ち、外部メモリよりマイクロプロセッサ１００に
命令を読み込んで命令処理を開始する。処理された命令
は前段処理ブロック１１９から入力信号列１０１を出力
する。この入力信号列１０１はランダムロジック回路１
０２に入力され、また入力選択回路１０５を経てＣＡＭ
１０７にも入力される。ＣＡＭ１０７では入力された入
力信号列１０１と拡張設定時に登録された拡張入力信号
列１０４を比較する。ここの入力信号列１０１は特定の
第１の入力信号列に相当する。
【００１５】比較の結果が不一致の場合、ＣＡＭ１０７
から出力されるヒット信号１０８をネゲートして、出力
選択回路１１２がランダムロジック回路１０２からの出
力信号列１０３ｂを選択するように設定される。その結
果、後段処理ブロック１２０に入力される信号は、ラン
ダムロジック回路１０２からの出力信号列１０３ａ及び
出力信号列１０３ｂとなる。
から出力されるヒット信号１０８をネゲートして、出力
選択回路１１２がランダムロジック回路１０２からの出
力信号列１０３ｂを選択するように設定される。その結
果、後段処理ブロック１２０に入力される信号は、ラン
ダムロジック回路１０２からの出力信号列１０３ａ及び
出力信号列１０３ｂとなる。
【００１６】比較の結果が一致の場合、ＣＡＭ１０７か
ら出力されるヒット信号１０８をアサートして、出力選
択回路１１２がＲＡＭ１１０からの拡張出力信号列１０
９を選択するように設定される。その結果、後段処理ブ
ロック１２０に入力される信号は、ランダムロジック回
路１０２からの出力信号列１０３ａとＲＡＭ１１０から
の拡張出力信号列１０９となる。以上のように、ランダ
ムロジック回路１０２を変更せずに、特定の入力信号列
に対する出力信号列を容易に拡張あるいは変更すること
ができる。
ら出力されるヒット信号１０８をアサートして、出力選
択回路１１２がＲＡＭ１１０からの拡張出力信号列１０
９を選択するように設定される。その結果、後段処理ブ
ロック１２０に入力される信号は、ランダムロジック回
路１０２からの出力信号列１０３ａとＲＡＭ１１０から
の拡張出力信号列１０９となる。以上のように、ランダ
ムロジック回路１０２を変更せずに、特定の入力信号列
に対する出力信号列を容易に拡張あるいは変更すること
ができる。
【００１７】なお、上記実施例では予めマイクロＲＯＭ
部１１６に拡張入力信号列１０４をＣＡＭ１０７に、拡
張出力信号列１０９をＲＡＭ１１０に書き込む手順（プ
ログラム）を記憶させておく必要があるが、命令コード
を用いて拡張入力信号列１０４及び拡張出力信号列１０
９を直接にＣＡＭ１０７及びＲＡＭ１１０に書き込んで
もよい。
部１１６に拡張入力信号列１０４をＣＡＭ１０７に、拡
張出力信号列１０９をＲＡＭ１１０に書き込む手順（プ
ログラム）を記憶させておく必要があるが、命令コード
を用いて拡張入力信号列１０４及び拡張出力信号列１０
９を直接にＣＡＭ１０７及びＲＡＭ１１０に書き込んで
もよい。
【００１８】上記実施例において、拡張入力信号列１０
４及び拡張出力信号列１０９を自由にプログラミング可
能なように外部から設定可能としたのは、ランダムロジ
ック回路１０２の改訂内容によって、どの入力信号列で
どのように出力信号列を変更するかの選択肢が多岐に渡
るので（改訂内容が予想できないので）、予め信号列を
複数用意しておいて選択して登録することは不可能であ
るという理由からである。
４及び拡張出力信号列１０９を自由にプログラミング可
能なように外部から設定可能としたのは、ランダムロジ
ック回路１０２の改訂内容によって、どの入力信号列で
どのように出力信号列を変更するかの選択肢が多岐に渡
るので（改訂内容が予想できないので）、予め信号列を
複数用意しておいて選択して登録することは不可能であ
るという理由からである。
【００１９】上記実施例では拡張出力信号列１０９を登
録するのに内部のＲＡＭ１１０を用いたが、その他のメ
モリを用いてもよい。なお、この登録がマイクロプロセ
ッサ１００の内部に無いと、入力信号列が入力される度
に外部にアクセスすることにより、バス・トラフィック
の要因となる。
録するのに内部のＲＡＭ１１０を用いたが、その他のメ
モリを用いてもよい。なお、この登録がマイクロプロセ
ッサ１００の内部に無いと、入力信号列が入力される度
に外部にアクセスすることにより、バス・トラフィック
の要因となる。
【００２０】
【発明の効果】以上のように本発明によれば、特定の第
１の入力信号列がロジック回路に入力された際、第１の
記憶回路にも特定の第１の入力信号列が入力され、拡張
あるいは変更時に設定された第２の入力信号列と特定の
第１の入力信号列とが第１の記憶回路において比較さ
れ、両者が一致したとき、第２の入力信号列に対応する
第２の記憶回路からの第２の出力信号列を、出力選択回
路により選択させ出力するように構成したので、ロジッ
ク回路の論理改訂無しで、特定の入力信号列に対する出
力信号列を拡張あるいは変更することができるようにな
り、したがって特定の入力信号列に対する出力信号列を
拡張出力信号列あるいは変更出力信号列に容易に入れ換
えることができるという効果が得られる。
１の入力信号列がロジック回路に入力された際、第１の
記憶回路にも特定の第１の入力信号列が入力され、拡張
あるいは変更時に設定された第２の入力信号列と特定の
第１の入力信号列とが第１の記憶回路において比較さ
れ、両者が一致したとき、第２の入力信号列に対応する
第２の記憶回路からの第２の出力信号列を、出力選択回
路により選択させ出力するように構成したので、ロジッ
ク回路の論理改訂無しで、特定の入力信号列に対する出
力信号列を拡張あるいは変更することができるようにな
り、したがって特定の入力信号列に対する出力信号列を
拡張出力信号列あるいは変更出力信号列に容易に入れ換
えることができるという効果が得られる。
【図１】この発明の一実施例に係るデータ処理装置とし
てのマイクロプロセッサの構成ブロック図である。
てのマイクロプロセッサの構成ブロック図である。
【図２】従来のデータ処理装置としてのマイクロプロセ
ッサの構成ブロック図である。
ッサの構成ブロック図である。
１０１ 入力信号列（第１の入力信号列） １０２ ランダムロジック回路（ロジック回路） １０３ａ，１０３ｂ 出力信号列（第１の出力信号列） １０４ 拡張入力信号列（第２の入力信号列） １０５ 入力選択回路 １０７ ＣＡＭ（第１の記憶回路） １０９ 拡張出力信号列（第２の出力信号列） １１０ ＲＡＭ（第２の記憶回路） １１２ 出力選択回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年１０月８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】
【発明が解決しようとする課題】ところが、このような
従来のデータ処理装置においては、ロジック回路の論理
を一部変更する必要が生じた場合、再度プログラミング
をしてマスク改訂し、チップを再度生成し直さなければ
ならないという問題点があった。
従来のデータ処理装置においては、ロジック回路の論理
を一部変更する必要が生じた場合、再度プログラミング
をしてマスク改訂し、チップを再度生成し直さなければ
ならないという問題点があった。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】
【課題を解決するための手段】この発明に係るデータ処
理装置は、ロジック回路（ランダムロジック回路１０
２）に入力される第１の入力信号列（入力信号列１０
１）と拡張あるいは変更する外部からの第２の入力信号
列（拡張入力信号列１０４）との何れかを選択する入力
選択回路１０５と、上記第２の入力信号列を記憶し上記
第１の入力信号列との比較を行う機能を有する第１の記
憶回路（ＣＡＭ１０７）と、外部からの第２の出力信号
列（拡張出力信号列１０９）を記憶する第２の記憶回路
（ＲＡＭ１１０）と、上記ロジック回路からの第１の出
力信号列（出力信号列１０３ｂ）と上記第２の記憶回路
からの第２の出力信号列との何れかを選択する出力選択
回路１１２とを備えたものである。
理装置は、ロジック回路（ランダムロジック回路１０
２）に入力される第１の入力信号列（入力信号列１０
１）と拡張あるいは変更する外部からの第２の入力信号
列（拡張入力信号列１０４）との何れかを選択する入力
選択回路１０５と、上記第２の入力信号列を記憶し上記
第１の入力信号列との比較を行う機能を有する第１の記
憶回路（ＣＡＭ１０７）と、外部からの第２の出力信号
列（拡張出力信号列１０９）を記憶する第２の記憶回路
（ＲＡＭ１１０）と、上記ロジック回路からの第１の出
力信号列（出力信号列１０３ｂ）と上記第２の記憶回路
からの第２の出力信号列との何れかを選択する出力選択
回路１１２とを備えたものである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】
【実施例】図１はこの発明の一実施例に係るデータ処理
装置としてのマイクロプロセッサの構成を示すブロック
図である。図１において、１００はマイクロプロセッ
サ、１０１は第１の入力信号列としての入力信号列、１
０２は入力信号列１０１を入力しデコード処理して出力
信号列を生成して出力するロジック回路としてのランダ
ムロジック回路、１０３ａ，１０３ｂはランダムロジッ
ク回路１０２から出力される出力信号列、１０４は外部
から取り込み入力信号列としての拡張入力信号列、１０
５は入力信号列１０１と拡張入力信号列１０４との何れ
かを選択する入力選択回路、１０７は拡張入力信号列１
０４を記憶し入力選択回路１０５で選択された入力信号
列１０１と比較する機能を有するＣＡＭ、１０８はＣＡ
Ｍ１０７に記憶されている拡張入力信号列１０４と前段
処理ブロック１１９から出力される入力信号列１０１と
の比較結果で両者の一致を示すヒット信号、１０９は拡
張入力信号列１０５に対する異なった意味を持つ第２の
出力信号としての拡張出力信号列、１１０は拡張出力信
号列１０９を記憶する第２の記憶回路としてのＲＡＭ、
１１２は出力信号列１０３ｂと拡張出力信号列１０９と
の何れかを選択する出力選択回路、１１３は外部から拡
張入力信号列１０４及び拡張出力信号列１０９をロード
するためのＤＯバス、１１４はマイクロプロセッサ１０
０を初期化するためのリセット端子、１１５は拡張設定
を行うことを指定するための拡張設定端子、１１６はマ
イクロプロセッサ１００の動作を制御するマイクロＲＯ
Ｍ部、１１７は入力選択回路１０５及び拡張出力レジス
タ１１８を制御する拡張制御信号、１１８はＤＯバス１
１３にロードされた拡張出力信号１０９を出力する拡張
出力レジスタ、１１９はマイクロプロセッサ１００の内
部で命令処理を行い入力信号列１０１を出力する前段処
理ブロック、１２０はマイクロプロセッサ１００の内部
で命令処理を行い出力信号列１０３ａと出力信号列１０
３ｂを入力とする後段処理ブロックを示す。
装置としてのマイクロプロセッサの構成を示すブロック
図である。図１において、１００はマイクロプロセッ
サ、１０１は第１の入力信号列としての入力信号列、１
０２は入力信号列１０１を入力しデコード処理して出力
信号列を生成して出力するロジック回路としてのランダ
ムロジック回路、１０３ａ，１０３ｂはランダムロジッ
ク回路１０２から出力される出力信号列、１０４は外部
から取り込み入力信号列としての拡張入力信号列、１０
５は入力信号列１０１と拡張入力信号列１０４との何れ
かを選択する入力選択回路、１０７は拡張入力信号列１
０４を記憶し入力選択回路１０５で選択された入力信号
列１０１と比較する機能を有するＣＡＭ、１０８はＣＡ
Ｍ１０７に記憶されている拡張入力信号列１０４と前段
処理ブロック１１９から出力される入力信号列１０１と
の比較結果で両者の一致を示すヒット信号、１０９は拡
張入力信号列１０５に対する異なった意味を持つ第２の
出力信号としての拡張出力信号列、１１０は拡張出力信
号列１０９を記憶する第２の記憶回路としてのＲＡＭ、
１１２は出力信号列１０３ｂと拡張出力信号列１０９と
の何れかを選択する出力選択回路、１１３は外部から拡
張入力信号列１０４及び拡張出力信号列１０９をロード
するためのＤＯバス、１１４はマイクロプロセッサ１０
０を初期化するためのリセット端子、１１５は拡張設定
を行うことを指定するための拡張設定端子、１１６はマ
イクロプロセッサ１００の動作を制御するマイクロＲＯ
Ｍ部、１１７は入力選択回路１０５及び拡張出力レジス
タ１１８を制御する拡張制御信号、１１８はＤＯバス１
１３にロードされた拡張出力信号１０９を出力する拡張
出力レジスタ、１１９はマイクロプロセッサ１００の内
部で命令処理を行い入力信号列１０１を出力する前段処
理ブロック、１２０はマイクロプロセッサ１００の内部
で命令処理を行い出力信号列１０３ａと出力信号列１０
３ｂを入力とする後段処理ブロックを示す。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】例えば、入力信号列１０１を命令コードと
すると、ランダムロジック回路１０２から出力される出
力信号列１０３ａ，１０３ｂは命令コードの処理内容を
要素毎に分解した制御信号となる。制御信号としては、
デコードした命令コードが有効であることを示す信号、
デコードした命令コードの命令長を示す信号、オペラン
ド・アドレス計算を行うことを指示する信号、どのレジ
スタを使用するかを指示する信号等があり、これらの信
号を同一のタイミングで出力して後段処理ブロック１２
０に渡す。
すると、ランダムロジック回路１０２から出力される出
力信号列１０３ａ，１０３ｂは命令コードの処理内容を
要素毎に分解した制御信号となる。制御信号としては、
デコードした命令コードが有効であることを示す信号、
デコードした命令コードの命令長を示す信号、オペラン
ド・アドレス計算を行うことを指示する信号、どのレジ
スタを使用するかを指示する信号等があり、これらの信
号を同一のタイミングで出力して後段処理ブロック１２
０に渡す。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】
【発明の効果】以上のように本発明によれば、特定の入
力信号列がロジック回路に入力された際、記憶回路にも
特定の入力信号列が入力され、拡張あるいは変更時に設
定された入力信号列と特定の入力信号列とが記憶回路に
おいて比較され、両者が一致したとき、入力信号列に対
応する記憶回路からの出力信号列を、出力選択回路によ
り選択させ出力するように構成したので、ロジック回路
の論理改訂無しで、特定の入力信号列に対する出力信号
列を拡張あるいは変更することができるようになり、し
たがって特定の入力信号列に対する出力信号列を拡張出
力信号列あるいは変更出力信号列に容易に入れ換えるこ
とができるという効果が得られる。
力信号列がロジック回路に入力された際、記憶回路にも
特定の入力信号列が入力され、拡張あるいは変更時に設
定された入力信号列と特定の入力信号列とが記憶回路に
おいて比較され、両者が一致したとき、入力信号列に対
応する記憶回路からの出力信号列を、出力選択回路によ
り選択させ出力するように構成したので、ロジック回路
の論理改訂無しで、特定の入力信号列に対する出力信号
列を拡張あるいは変更することができるようになり、し
たがって特定の入力信号列に対する出力信号列を拡張出
力信号列あるいは変更出力信号列に容易に入れ換えるこ
とができるという効果が得られる。
Claims (1)
- 【請求項１】 入力信号列を入力し異なった意味を持つ
出力信号列を生成するロジック回路を有したデータ処理
装置において、上記ロジック回路に入力される第１の入
力信号列と拡張あるいは変更する外部からの第２の入力
信号列との何れかを選択する入力選択回路と、上記第２
の入力信号列を記憶し上記第１の入力信号列との比較を
行う機能を有する第１の記憶回路と、外部からの第２の
出力信号列を記憶する第２の記憶回路と、上記ロジック
回路からの第１の出力信号列と上記第２の記憶回路から
の第２の出力信号列との何れかを選択する出力選択回路
とを備え、特定の第１の入力信号列が上記ロジック回路
に入力された際、上記第１の記憶回路にも上記特定の第
１の入力信号列が入力され、拡張あるいは変更時に設定
された第２の入力信号列と上記特定の第１の入力信号列
とが上記第１の記憶回路において比較され、両者が一致
したとき、上記第２の入力信号列に対応する上記第２の
記憶回路からの第２の出力信号列を、上記出力選択回路
により選択させ出力するように構成したことを特徴とす
るデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4183088A JPH064266A (ja) | 1992-06-17 | 1992-06-17 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4183088A JPH064266A (ja) | 1992-06-17 | 1992-06-17 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH064266A true JPH064266A (ja) | 1994-01-14 |
Family
ID=16129552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4183088A Pending JPH064266A (ja) | 1992-06-17 | 1992-06-17 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH064266A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007113964A1 (ja) * | 2006-03-31 | 2007-10-11 | Kyushu Institute Of Technology | 多段論理回路の再構成装置及び再構成方法、論理回路修正装置、並びに再構成可能な多段論理回路 |
-
1992
- 1992-06-17 JP JP4183088A patent/JPH064266A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007113964A1 (ja) * | 2006-03-31 | 2007-10-11 | Kyushu Institute Of Technology | 多段論理回路の再構成装置及び再構成方法、論理回路修正装置、並びに再構成可能な多段論理回路 |
| JP4742281B2 (ja) * | 2006-03-31 | 2011-08-10 | 国立大学法人九州工業大学 | 多段論理回路の再構成装置及び再構成方法、論理回路修正装置、並びに再構成可能な多段論理回路 |
| US8719549B2 (en) | 2006-03-31 | 2014-05-06 | Kyushu Institute Of Technology | Device to reconfigure multi-level logic networks, method to reconfigure multi-level logic networks, device to modify logic networks, and reconfigurable multi-level logic network |
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