JPH02280231A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
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- JPH02280231A JPH02280231A JP1102700A JP10270089A JPH02280231A JP H02280231 A JPH02280231 A JP H02280231A JP 1102700 A JP1102700 A JP 1102700A JP 10270089 A JP10270089 A JP 10270089A JP H02280231 A JPH02280231 A JP H02280231A
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- microprogram
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- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000010365 information processing Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置に利用する。本発明はマイクロプ
ログラムを格納するＲＯＭに連続するアドレスを持つＲ
ＡＭの制御に関する。
ログラムを格納するＲＯＭに連続するアドレスを持つＲ
ＡＭの制御に関する。
本発明はマイクロプログラムによって命令などの各種機
能の制御を行うマイクロプログラム制御装置において、 マイクロプログラムの格納にＲＡＭを用い、マイクロプ
ログラムを読み出すアドレスを比較アドレスレジスタお
よび対応するマスクレジスタと比較し一致したときＲＡ
Ｍエントリアドレスに変更することにより、 マイクロプログラムのパッチ処理を容易にし、デバッグ
および開発に要する経費を削減し、記憶素子の占有面積
を最小限にし、ＶＬＳ Ｉチップの開発を容易にするよ
うにしたものである。
能の制御を行うマイクロプログラム制御装置において、 マイクロプログラムの格納にＲＡＭを用い、マイクロプ
ログラムを読み出すアドレスを比較アドレスレジスタお
よび対応するマスクレジスタと比較し一致したときＲＡ
Ｍエントリアドレスに変更することにより、 マイクロプログラムのパッチ処理を容易にし、デバッグ
および開発に要する経費を削減し、記憶素子の占有面積
を最小限にし、ＶＬＳ Ｉチップの開発を容易にするよ
うにしたものである。
従来、この種のマイクロプログラム制御方式は、マイク
ロプログラムを格納する記憶素子として安価で記憶容量
の大きいＲＯＭが使用されており、読み出すマイクロプ
ログラムのアドレスがマイクロプログラムの命令の指示
によるジャンプ先のアドレスか、あるいはインクリメン
トされたアドレスによって制御を行っていた。
ロプログラムを格納する記憶素子として安価で記憶容量
の大きいＲＯＭが使用されており、読み出すマイクロプ
ログラムのアドレスがマイクロプログラムの命令の指示
によるジャンプ先のアドレスか、あるいはインクリメン
トされたアドレスによって制御を行っていた。
上述した従来のマイクロプログラム制御方式は、記憶素
子がＲＯＭで構成されているため、マイクロプログラム
の命令の変更が容易に行えない欠点がある。マイクロプ
ログラムを変更するためにはＲＯＭを改変して情報処理
装置に組み込む必要があり、と（に近年の大規模集積回
路（以下ＶＬＳＩという）技術の進展に伴いマイクロプ
ログラムの格納されているＲＯＭが別種の処理ユニット
のＶＬＳ Ｉチップに含まれている場合、マイクロプロ
グラムの一部変更による試験はＶＬＳ Ｉチップの改版
を行う必要があり、工数とコストが膨大に掛る欠点があ
る。またマイクロプログラムのデバッグの際にＶＬＳＩ
チップの改版を行うことは非現実的である。
子がＲＯＭで構成されているため、マイクロプログラム
の命令の変更が容易に行えない欠点がある。マイクロプ
ログラムを変更するためにはＲＯＭを改変して情報処理
装置に組み込む必要があり、と（に近年の大規模集積回
路（以下ＶＬＳＩという）技術の進展に伴いマイクロプ
ログラムの格納されているＲＯＭが別種の処理ユニット
のＶＬＳ Ｉチップに含まれている場合、マイクロプロ
グラムの一部変更による試験はＶＬＳ Ｉチップの改版
を行う必要があり、工数とコストが膨大に掛る欠点があ
る。またマイクロプログラムのデバッグの際にＶＬＳＩ
チップの改版を行うことは非現実的である。
マイクロプログラムを格納する記憶素子全てにＲＡＭを
使用すると、前述のマイクロプログラムの変更は容易に
行えるが、ＲＡＭの単位面積あたりの記憶容量は一般に
ＲＯＭの単位面積あたりの記憶容量の約４分の１である
ため、別種の処理ユニットのＶＬＳ ＩチップにＲＯＭ
のときと同サイズのマイクロプログラムを格納するため
のＲＡＭを含ませるには、ＲＯＭに比べて約４倍の面積
をチップ内で占有することになり、ＶＬＳ Ｉチップゲ
ート数の制限を大きくする欠点がある。
使用すると、前述のマイクロプログラムの変更は容易に
行えるが、ＲＡＭの単位面積あたりの記憶容量は一般に
ＲＯＭの単位面積あたりの記憶容量の約４分の１である
ため、別種の処理ユニットのＶＬＳ ＩチップにＲＯＭ
のときと同サイズのマイクロプログラムを格納するため
のＲＡＭを含ませるには、ＲＯＭに比べて約４倍の面積
をチップ内で占有することになり、ＶＬＳ Ｉチップゲ
ート数の制限を大きくする欠点がある。
本発明はこのような欠点を除去するもので、マイクロプ
ログラムのパッチ処理を容易にし、デバッグおよび開発
に要する経費を削減し、マイクロプログラム記憶素子の
占有面積を最小限にしてＶＬＳＩチップの開発を容易に
することができる装置を提供することを目的とする。
ログラムのパッチ処理を容易にし、デバッグおよび開発
に要する経費を削減し、マイクロプログラム記憶素子の
占有面積を最小限にしてＶＬＳＩチップの開発を容易に
することができる装置を提供することを目的とする。
本発明は、マイクロプログラムを格納する読み出し専用
メモ！Ｊ （ＲＯＭ）と、この読み出し専用メモリ
（ＲＯＭ）から指定されたアドレスのマイクロ命令を格
納するマイ外口命令レジスタと、読み出すマイクロプロ
グラムのアドレスをマイクロプログラムの命令の指示に
よるジャンプ先のアドレス、あるいはインクリメントさ
れたアドレスにより制御する手段とを備えたマイクロプ
ログラム制御装置において、前記読み出し専用メモリ（
ＲＯＭ）に連続するアドレスを備えたランダムアクセス
メモリ （ＲＡＭ）を設け、マイクロプログラムの制御
を変更するマイクロプログラムアドレスを格納する比較
アドレスレジスタと、この比較アドレスレジスタの内容
と比較するビットを指示するマスクレジスタと、前記比
較アドレスレジスタの内容と次に読み出すマイクロプロ
グラムのアドレスとを比較し、前記マスクレジスタによ
りマスクされた残りのビットが全て一致しているときに
一致を報告する信号を送出する比較回路と、マイクロプ
ログラムの制御を変更した前記ランダムアクセスメモリ
（ＲＡＭ）のエントリアドレスを格納するＲＡＭエン
トリレジスタと、前記比較回路から送出された一致を知
らせる信号を受けとり前記ＲＡ Ｍエントリレジスタの
出力を入力し前記ランダムアクセスメモリ （ＲＡＭ）
のエントリアドレスの出力を発生するアドレス生成回路
とを備えたことを特徴とする。
メモ！Ｊ （ＲＯＭ）と、この読み出し専用メモリ
（ＲＯＭ）から指定されたアドレスのマイクロ命令を格
納するマイ外口命令レジスタと、読み出すマイクロプロ
グラムのアドレスをマイクロプログラムの命令の指示に
よるジャンプ先のアドレス、あるいはインクリメントさ
れたアドレスにより制御する手段とを備えたマイクロプ
ログラム制御装置において、前記読み出し専用メモリ（
ＲＯＭ）に連続するアドレスを備えたランダムアクセス
メモリ （ＲＡＭ）を設け、マイクロプログラムの制御
を変更するマイクロプログラムアドレスを格納する比較
アドレスレジスタと、この比較アドレスレジスタの内容
と比較するビットを指示するマスクレジスタと、前記比
較アドレスレジスタの内容と次に読み出すマイクロプロ
グラムのアドレスとを比較し、前記マスクレジスタによ
りマスクされた残りのビットが全て一致しているときに
一致を報告する信号を送出する比較回路と、マイクロプ
ログラムの制御を変更した前記ランダムアクセスメモリ
（ＲＡＭ）のエントリアドレスを格納するＲＡＭエン
トリレジスタと、前記比較回路から送出された一致を知
らせる信号を受けとり前記ＲＡ Ｍエントリレジスタの
出力を入力し前記ランダムアクセスメモリ （ＲＡＭ）
のエントリアドレスの出力を発生するアドレス生成回路
とを備えたことを特徴とする。
また、本発明は前記比較アドレスレジスタ、前記マスク
レジスタ、前記比較回路および前記ＲＡＭエン） ＩＪ
レジスタを複数備え、前記比較回路の出力および前記Ｒ
ＡＭエン） ＩＪレジスタの出力を選択して前記アドレ
ス生成回路に与えるセレクタを備えることができる。
レジスタ、前記比較回路および前記ＲＡＭエン） ＩＪ
レジスタを複数備え、前記比較回路の出力および前記Ｒ
ＡＭエン） ＩＪレジスタの出力を選択して前記アドレ
ス生成回路に与えるセレクタを備えることができる。
アドレス生成回路がＲＯＭに格納されたマイクロプログ
ラムを読み出し、マイクロ命令レジスタにセットすると
ともに比較回路に入力する。比較回路が読み出されたマ
イクロプログラムと比較アドレスレジスタの内容とを比
較し、さらにマスクレジスタの内容と比較してマスクさ
れたビット以外が一致しているときにその旨をアドレス
生成回路に出力する。アドレス生成回路が次に読み出す
アドレスをＲＡＭエントリレジスタから入力し切り換え
てＲＡＭエントリアドレスを出力し、マイクロ命令がＲ
ＡＭより読み出されて実行される。
ラムを読み出し、マイクロ命令レジスタにセットすると
ともに比較回路に入力する。比較回路が読み出されたマ
イクロプログラムと比較アドレスレジスタの内容とを比
較し、さらにマスクレジスタの内容と比較してマスクさ
れたビット以外が一致しているときにその旨をアドレス
生成回路に出力する。アドレス生成回路が次に読み出す
アドレスをＲＡＭエントリレジスタから入力し切り換え
てＲＡＭエントリアドレスを出力し、マイクロ命令がＲ
ＡＭより読み出されて実行される。
これによりマイクロプログラムのパッチ処理を容易にし
、デバッグおよび開発に要する経費を削減でき、マイク
ロプログラムの記憶素子の占有面積を最小限にしてマイ
クロプログラムを含むＶＬＳＩチップの開発を容易にす
ることができる。
、デバッグおよび開発に要する経費を削減でき、マイク
ロプログラムの記憶素子の占有面積を最小限にしてマイ
クロプログラムを含むＶＬＳＩチップの開発を容易にす
ることができる。
次に、本発明実施例を図面に基づいて説明する。
（第１実施例）
第１図は本発明第１実施例の構成を示すブロック図であ
る。
る。
本発明第１実施例は、マイクロプログラムを格納するＲ
ＯＭ７と、このＲＯＭ７から指定されたアドレスのマイ
クロ命令を格納するマイクロ命令レジスタ８と、マイク
ロ命令をデコードするマイクロ命令デコーダ９と、ＲＯ
Ｍ７に連続するアドレスを備えたＲＡＭ６を設け、マイ
クロプログラムの制御を変更するマイクロプログラムア
ドレスを格納する比較アドレスレジスタｌと、この比較
アドレスレジスタｌの内容と比較するビットを指示する
マスクレジスタ２と、比較アドレスレジスタ１の内容と
次に読み出すマイクロプログラムのアドレスとを比較し
、マスクレジスタ２によりマスクされた残りのビットが
全て一致しているときに一致を報告する信号を送出する
比較回路３と、マイクロプログラムの制御を変更したＲ
ＡＭ６のエントリアドレスを格納するＲＡＭエントリレ
ジスタ４と、比較回路３から送出された一致を知らせる
信号を受けとりＲＡＭエントリレジスタ４の出力を入力
しＲＡ Ｍ ６のエントリアドレスの出力を発生するア
ドレス生成回路５とを備える。
ＯＭ７と、このＲＯＭ７から指定されたアドレスのマイ
クロ命令を格納するマイクロ命令レジスタ８と、マイク
ロ命令をデコードするマイクロ命令デコーダ９と、ＲＯ
Ｍ７に連続するアドレスを備えたＲＡＭ６を設け、マイ
クロプログラムの制御を変更するマイクロプログラムア
ドレスを格納する比較アドレスレジスタｌと、この比較
アドレスレジスタｌの内容と比較するビットを指示する
マスクレジスタ２と、比較アドレスレジスタ１の内容と
次に読み出すマイクロプログラムのアドレスとを比較し
、マスクレジスタ２によりマスクされた残りのビットが
全て一致しているときに一致を報告する信号を送出する
比較回路３と、マイクロプログラムの制御を変更したＲ
ＡＭ６のエントリアドレスを格納するＲＡＭエントリレ
ジスタ４と、比較回路３から送出された一致を知らせる
信号を受けとりＲＡＭエントリレジスタ４の出力を入力
しＲＡ Ｍ ６のエントリアドレスの出力を発生するア
ドレス生成回路５とを備える。
比較アドレスレジスタ１はマイクロプログラムの制御を
変更するマイクロプログラムアドレスを格納し、マスク
レジスタ２は比較するビットを指示し、比較回路３は比
較アドレスレジスタ１と次に読み出すマイクロプログラ
ムのアドレスとを比較し、マスクレジスタ２によりマス
クされ残りのビットが全て一致しているときその旨を示
す信号を出力し、ＲＡＭエントリレジスタ４はマイクロ
プログラムの制御を変更したＲＡＭのエントリアドレス
を格納し、アドレス生成回路５は比較回路３の出力信号
が比較アドレスレジスタ１とマイクロプログラムアドレ
スの一致を示しているときＲＡＭエントリレジスタ４よ
りＲＡＭエントリアドレスを入力し、次に読み出すマイ
クロプログラムのアドレスをＲＡＭエントリアドレスと
して出力し、比較回路３の出力信号が比較アドレスレジ
スタ１とマイクロプログラムアドレスの不一致を示して
いるときマイクロ命令デコーダ９の出力で指示された逐
次的な処理を行い、ＲＡＭ６は読み書き可能メモリ、Ｒ
ＯＭ７は読み出し専用メモリでマイクロプログラムが格
納されており、マイクロ命令レジスタ８に指定されたア
ドレスのマイクロ命令を出力する。
変更するマイクロプログラムアドレスを格納し、マスク
レジスタ２は比較するビットを指示し、比較回路３は比
較アドレスレジスタ１と次に読み出すマイクロプログラ
ムのアドレスとを比較し、マスクレジスタ２によりマス
クされ残りのビットが全て一致しているときその旨を示
す信号を出力し、ＲＡＭエントリレジスタ４はマイクロ
プログラムの制御を変更したＲＡＭのエントリアドレス
を格納し、アドレス生成回路５は比較回路３の出力信号
が比較アドレスレジスタ１とマイクロプログラムアドレ
スの一致を示しているときＲＡＭエントリレジスタ４よ
りＲＡＭエントリアドレスを入力し、次に読み出すマイ
クロプログラムのアドレスをＲＡＭエントリアドレスと
して出力し、比較回路３の出力信号が比較アドレスレジ
スタ１とマイクロプログラムアドレスの不一致を示して
いるときマイクロ命令デコーダ９の出力で指示された逐
次的な処理を行い、ＲＡＭ６は読み書き可能メモリ、Ｒ
ＯＭ７は読み出し専用メモリでマイクロプログラムが格
納されており、マイクロ命令レジスタ８に指定されたア
ドレスのマイクロ命令を出力する。
ＲＡＭ６は指定されたアドレスに書き込みできる手段を
もち、パッチでＲＡＭ６にマイクロ命令を格納できる。
もち、パッチでＲＡＭ６にマイクロ命令を格納できる。
２にワードのマイクロプログラムを格納する場合、１．
９ＫＷ格納可能なＲＯＭ７と０、ＩＫＷ格納可能なＲＡ
Ｍ６を使用することにより記憶素子全体のゲート数と占
有面積は、全てＲＡＭ使用の場合の約４分の１になり、
全てＲＯＭ使用の場合とほぼ同等の大きさとなる。
９ＫＷ格納可能なＲＯＭ７と０、ＩＫＷ格納可能なＲＡ
Ｍ６を使用することにより記憶素子全体のゲート数と占
有面積は、全てＲＡＭ使用の場合の約４分の１になり、
全てＲＯＭ使用の場合とほぼ同等の大きさとなる。
次に本発明実施例の動作について説明する。ＲＯＭ７に
格納されたマイクロプログラムをアドレス生成回路５か
ら出力されるアドレスによって読ミ出シマイクロ命令レ
ジスタ８にセットし、同時にこのアドレスは比較回路３
に入力され、比較アドレスレジスタ１の内容と比較され
、さらにマスクレジスタ２のマスクされたビット以外が
一致しているときにその旨がアドレス生成回路５に出力
され、受けとられると次に読み出すアドレスをＲＡＭエ
ントリレジスタ４から入力し切り換えてＲＡＭエントリ
アドレスを出力し、マイクロ命令はＲＡＭ６より読み出
され実行される。
格納されたマイクロプログラムをアドレス生成回路５か
ら出力されるアドレスによって読ミ出シマイクロ命令レ
ジスタ８にセットし、同時にこのアドレスは比較回路３
に入力され、比較アドレスレジスタ１の内容と比較され
、さらにマスクレジスタ２のマスクされたビット以外が
一致しているときにその旨がアドレス生成回路５に出力
され、受けとられると次に読み出すアドレスをＲＡＭエ
ントリレジスタ４から入力し切り換えてＲＡＭエントリ
アドレスを出力し、マイクロ命令はＲＡＭ６より読み出
され実行される。
（第２実施例）
第２図は本発明第２実施例の構成を示すブロック図であ
る。
る。
本発明第２実施例は比較アドレスレジスタ（１）、（２
）１０．１２、マスクレジスタ（１）、（２）１１．１
３、比較回路（１）、（２）１７．１８およびＲＡＭエ
ントリレジスタ（１）、（２）１９．２０を備え、比較
回路（１）、（２）１７．１８の出力およびＲＡＭエン
トリレジスタ（１）、（２）１９．２０の出力を選択し
てアドレス生成回路２３に与えるセレクタ２１を備える
。
）１０．１２、マスクレジスタ（１）、（２）１１．１
３、比較回路（１）、（２）１７．１８およびＲＡＭエ
ントリレジスタ（１）、（２）１９．２０を備え、比較
回路（１）、（２）１７．１８の出力およびＲＡＭエン
トリレジスタ（１）、（２）１９．２０の出力を選択し
てアドレス生成回路２３に与えるセレクタ２１を備える
。
比較アドレスレジスタ（１）１０、マスクレジスタ（１
）１１、および比較回路（１）１７は一つの組であり、
マイクロプログラムアドレスｎビットと比較アドレスレ
ジスタ（１）Ｉｏｎビットがゲート１４により比較され
、さらにマスクレジスタ（１）１１によりマスクされた
残りのビットがゲート１６により比較され、一致してい
る場合にセレクタ２１により対応するＲＡＭエントリレ
ジスタ（１）１９が選択され、アドレス生成回路２３に
一致の旨を報告する信号をゲート２２を通して入力し、
ＲＡＭエントリレジスタ（１）１９の内容が次に読み出
すマイクロプログラムアドレスとして出力される。
）１１、および比較回路（１）１７は一つの組であり、
マイクロプログラムアドレスｎビットと比較アドレスレ
ジスタ（１）Ｉｏｎビットがゲート１４により比較され
、さらにマスクレジスタ（１）１１によりマスクされた
残りのビットがゲート１６により比較され、一致してい
る場合にセレクタ２１により対応するＲＡＭエントリレ
ジスタ（１）１９が選択され、アドレス生成回路２３に
一致の旨を報告する信号をゲート２２を通して入力し、
ＲＡＭエントリレジスタ（１）１９の内容が次に読み出
すマイクロプログラムアドレスとして出力される。
同様にして、比較アドレスレジスタ（２）１２、マスク
レジスタ（２）１３ 、および比較回路（２）１８は一
つの組であり、対応するＲＡＭエントリレジスタ（２）
２０が一致している場合にはセレクタ２１により選択さ
れ有効となる。複数個の組を持つことによりマイクロプ
ログラムの変更を多様化することが可能となる。
レジスタ（２）１３ 、および比較回路（２）１８は一
つの組であり、対応するＲＡＭエントリレジスタ（２）
２０が一致している場合にはセレクタ２１により選択さ
れ有効となる。複数個の組を持つことによりマイクロプ
ログラムの変更を多様化することが可能となる。
以上説明したように本発明によれば、マイクロプログラ
ムを格納する記憶素子にＲＯＭに連続するアドレスを持
つＲＡＭを使用し、マイクロプログラムを読み出すアド
レスを比較アドレスレジスタおよび対応するマスクレジ
スタと比較し一致したときＲＡＭエントリアドレスに変
更することにより、マイクロプログラムのパッチ処理を
容易にし、デバッグおよび開発に要する経費を削減する
ことができ、ＶＬＳ Ｉチップ内に取り込む際にマイク
ロプログラムの記憶素子の占有面積を最小限にしてマイ
クロプログラムを含むＶＬＳ Ｉチップの開発を容易に
することができる効果がある。
ムを格納する記憶素子にＲＯＭに連続するアドレスを持
つＲＡＭを使用し、マイクロプログラムを読み出すアド
レスを比較アドレスレジスタおよび対応するマスクレジ
スタと比較し一致したときＲＡＭエントリアドレスに変
更することにより、マイクロプログラムのパッチ処理を
容易にし、デバッグおよび開発に要する経費を削減する
ことができ、ＶＬＳ Ｉチップ内に取り込む際にマイク
ロプログラムの記憶素子の占有面積を最小限にしてマイ
クロプログラムを含むＶＬＳ Ｉチップの開発を容易に
することができる効果がある。
第１図は本発明第１実施例のマイクロプログラム制御装
置の構成を示すブロック図。 第２図は本発明第２実施例の構成を示すブロック図。 １１１０．１２・・・比較アドレスレジスタ、２．１１
．１３・・・マスクレジスタ、３．１７．１８・・・比
較回路、４．１９．２０・・・ＲＡＭエントリレジスタ
、５．２３・・・アドレス生成回路、６・・・ＲＡＭ、
？・・・ＲＯＭ、８・・・マイクロ命令レジスタ、９・
・・マイクロ命令デコーダ、１４．１５．１６．２２・
・・ゲート、２１・・・セレクタ。
置の構成を示すブロック図。 第２図は本発明第２実施例の構成を示すブロック図。 １１１０．１２・・・比較アドレスレジスタ、２．１１
．１３・・・マスクレジスタ、３．１７．１８・・・比
較回路、４．１９．２０・・・ＲＡＭエントリレジスタ
、５．２３・・・アドレス生成回路、６・・・ＲＡＭ、
？・・・ＲＯＭ、８・・・マイクロ命令レジスタ、９・
・・マイクロ命令デコーダ、１４．１５．１６．２２・
・・ゲート、２１・・・セレクタ。
Claims (1)
- 【特許請求の範囲】 １、マイクロプログラムを格納する読み出し専用メモリ
（ＲＯＭ）と、 この読み出し専用メモリ（ＲＯＭ）から指定されたアド
レスのマイクロ命令を格納するマイクロ命令レジスタと
、読み出すマイクロプログラムのアドレスをマイクロプ
ログラムの命令の指示によるジャンプ先のアドレス、あ
るいはインクリメントされたアドレスにより制御する手
段と を備えたマイクロプログラム制御装置において、前記読
み出し専用メモリ（ＲＯＭ）に連続するアドレスを備え
たランダムアクセスメモリ（ＲＡＭ）を設け、 マイクロプログラムの制御を変更するマイクロプログラ
ムアドレスを格納する比較アドレスレジスタと、 この比較アドレスレジスタの内容と比較するビットを指
示するマスクレジスタと、 前記比較アドレスレジスタの内容と次に読み出すマイク
ロプログラムのアドレスとを比較し、前記マスクレジス
タによりマスクされた残りのビットが全て一致している
ときに一致を報告する信号を送出する比較回路と、 マイクロプログラムの制御を変更した前記ランダムアク
セスメモリ（ＲＡＭ）のエントリアドレスを格納するＲ
ＡＭエントリレジスタと、 前記比較回路から送出された一致を知らせる信号を受け
とり前記ＲＡＭエントリレジスタの出力を入力し前記ラ
ンダムアクセスメモリ（ＲＡＭ）のエントリアドレスの
出力を発生するアドレス生成回路と を備えたことを特徴とするマイクロプログラム制御装置
。 ２、前記比較アドレスレジスタ、前記マスクレジスタ、
前記比較回路および前記ＲＡＭエントリレジスタを複数
備え、 前記比較回路の出力および前記ＲＡＭエントリレジスタ
の出力を選択して前記アドレス生成回路に与えるセレク
タを備えた 請求項１記載のマイクロプログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1102700A JPH02280231A (ja) | 1989-04-21 | 1989-04-21 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1102700A JPH02280231A (ja) | 1989-04-21 | 1989-04-21 | マイクロプログラム制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02280231A true JPH02280231A (ja) | 1990-11-16 |
Family
ID=14334538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1102700A Pending JPH02280231A (ja) | 1989-04-21 | 1989-04-21 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02280231A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04369723A (ja) * | 1991-06-18 | 1992-12-22 | Mitsubishi Electric Corp | マイクロプログラム制御装置 |
-
1989
- 1989-04-21 JP JP1102700A patent/JPH02280231A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04369723A (ja) * | 1991-06-18 | 1992-12-22 | Mitsubishi Electric Corp | マイクロプログラム制御装置 |
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