JP3202899B2 - 連想メモリ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一致検索の行われ
るデータ幅を複数のワードに拡張する機能、すなわち、
連続する複数回の検索でそれぞれ一致が検出された場合
に全体としての一致が検出される機能を備えた連想メモ
リに関する。

【０００２】

【従来の技術】従来より、配列された複数の各メモリワ
ードそれぞれに各ディジタルデータを記憶しておき、参
照データを入力し、入力された参照データの全部もしく
は所定の一部のビットパターンと一致するビットパター
ンを有するディジタルデータが記憶されたメモリワード
を検索する連想メモリ（Ａｓｓｏｃｉａｔｉｖｅ Ｍｅ
ｍｏｒｙ，内容アドレス式メモリ；Ｃｏｎｔｅｎｔ Ａ
ｄｄｒｅｓｓａｂｌｅＭｅｍｏｒｙ）が提案されてい
る。

【０００３】図１６は、連想メモリの一例を表わした回
路ブロック図である。この連想メモリ１０には、ｍビッ
トを１ワードとする、互いに図の横方向に並ぶｍビット
のメモリセルからなる多数のメモリワード１１＿１，１
１＿２，…，１１＿ｎが備えられている。またこの連想
メモリ１０は、１ワードの参照データが入力されラッチ
される参照データレジスタ１２を備え、参照データレジ
スタ１２にラッチされた参照データの全部もしくは所定
の一部のビットパターンと、各メモリワード１１＿１，
１１＿２，…，１１＿ｎに記憶された格納データのうち
上記ビットパターンと対応する部分のビットパターンと
の一致不一致が比較され、各メモリワード１１＿１，１
１＿２，…，１１＿ｎのそれぞれに対応して備えられた
一致線１４＿１，１４＿２，…，１４＿ｎのうちビット
パターンが一致したメモリワード１１＿１，１１＿２，
…，１１＿ｎに対応する一致線１４＿１，１４＿２，
…，１４＿ｎに論理‘１’（ここでは５Ｖとする）の一
致信号が出力される。それ以外の一致線１４＿１，１４
＿２，…，１４＿ｎは論理‘０’（ここでは０Ｖとす
る）にとどまる。

【０００４】これらの一致線１４＿１，１４＿２，…，
１４＿ｎに出力された信号は、各フラグレジスタ１５＿
１，１５＿２，…，１５＿ｎに格納される。ここでは、
一例として、図示のように、各フラグレジスタ１５＿
１，１５＿２，…，１５＿ｎにそれぞれ‘０’，
‘１’，‘１’，‘０’，…，‘０’，‘０’が格納さ
れたものとする。これらのフラグレジスタ１５＿１，１
５＿２，…，１５＿ｎに格納された信号はプライオリテ
ィエンコーダ１６に入力され、このプライオリティエン
コーダ１６からは論理‘１’の信号が格納されたフラグ
レジスタ（ここではフラグレジスタ１５＿２とフラグレ
ジスタ１５＿３の２つのみとする）のうちの優先度の最
も高いフラグレジスタに対応するアドレス信号ＡＤが出
力される。ここでは、添字が若いほど優先順位が高いも
のとし、従ってここではフラグレジスタ１５＿２に対応
するメモリアドレスが出力される。このプライオリティ
エンコーダ１６から出力されたアドレス信号ＡＤは、必
要に応じてアドレスデコーダ１７に入力される。アドレ
スデコーダ１７ではこの入力されたアドレス信号ＡＤを
デコードして、各メモリワード１１＿１，１１＿２，
…，１１＿ｎそれぞれに対応して備えられたワード線１
８＿１，１８＿２，…，１８＿ｎのうちの入力されたア
ドレス信号ＡＤに対応するいずれか１本のワード線（こ
こではワード線１８＿２）にアクセス信号（ここでは論
理‘１’の信号）を出力する。これによりアクセス信号
の出力されたワード線１８＿２に対応するメモリワード
１１＿２に記憶されている格納データが出力レジスタ１
９に読み出される。

【０００５】次に、フラグレジスタ１５＿２に格納され
た信号を‘０’に変更することにより、今度はフラグレ
ジスタ１５＿３に対応するメモリワード１１＿３のアド
レスを得ることができる。上記のように、連想メモリ１
０は、参照データの全部もしくは所定の一部のデータを
用いて多数のメモリワード１１＿１，１１＿２，…，１
１＿ｎに記憶された格納データを検索し、一致する格納
データを有するメモリワードのアドレスを得、必要に応
じてそのメモリワードに記憶されたデータ全体を読み出
すことができるように構成されたメモリである。

【０００６】図１７は、連想メモリがバスに接続された
状態を示す模式図、図１８は、連想メモリが接続された
バスに、さらにＳＲＡＭが接続されたシステムを示す模
式図である。図１７に示す連想メモリ１０はデータバス
１００に接続されており、制御線１０１から送られてき
た制御信号に応じて、データバス１００上を伝送されて
きたデータをメモリ部１１に記憶し、あるいはメモリ部
１１に記憶されたデータの検索を行う。データ検索によ
り一致が検出されると、その一致が検出されたメモリワ
ードのアドレスＡＤがプライオリティエンコーダ１６か
らレジスタ１９に出力され、そのアドレスＡＤが制御信
号Ｓによりレジスタ１９に格納される。その後必要に応
じ、データバス１００に出力される。またデータバス１
００には、その他の出力データ、例えば、一致が検出さ
れたか否か、複数のメモリワードで一致が検出されたか
否か、あるいはその一致が検出されたメモリワードに記
憶されていた格納データそのもの等も、必要に応じて、
データバス１００に出力される。

【０００７】連想メモリ１０から出力された、検索結果
を表わすデータは、データバス１００を経由して、図１
８に示すＳＲＡＭ８０にアドレスとして入力される。し
たがってデータバス１００は、ＳＲＡＭ８０にとっては
アドレスバスとしての役割りをなす。図１８に示すＳＲ
ＡＭ８０では、データバス１００を経由して連想メモリ
１０から送られてきた検索結果を表わすデータをアドレ
スとして入力し、かつ制御線１０２から送られてきた制
御信号に応じて、連想メモリ１０の検索結果に応じたデ
ータが、ＳＲＡＭ８０から、ＳＲＡＭ８０のデータバス
１０３に出力される。

【０００８】このように連想メモリ１０とＳＲＡＭ８０
を接続するのは、連想メモリ１０のメモリ容量は、通
常、ＳＲＡＭ８０等の汎用メモリのメモリ容量に比べ小
さく、したがって連想メモリ１０には検索に必要なデー
タのみを記憶しておき、そのデータに関連するデータ
は、ＳＲＡＭ８０等、メモリ容量の大きな汎用メモリに
記憶しておくためである。

【０００９】上記の、連想メモリ１０とＳＲＡＭ８０と
からなるシステムの概念を明確にするために一例を挙げ
ると、連想メモリ１０には各個人の氏名を格納し、各個
人の、氏名以外の多数のデータはＳＲＡＭ８０に格納し
ておいて、氏名で検索を行い、その検索結果をＳＲＡＭ
８０に入力してその特定の個人の多数のデータを引き出
す等の使用方法が考えられる。

【００１０】上記連想メモリにおいて、一致検索の行わ
れるデータ幅を複数のワードに拡張する機能、すなわ
ち、連続する複数個の検索でそれぞれ一致が検出された
場合に全体としての一致が検出される機能を備えた連想
メモリが提案されている。図１９は、データ拡張機能を
備えた連想メモリの一例を示すブロック図である。図１
６に示した連想メモリの構成要素と対応する構成要素に
は、図１６に付した符号と同一の符号を付して示し、そ
の要素についての重複説明は省略する。

【００１１】各メモリワード１１＿１，１１＿２，…か
ら延びる各一致線１４＿１，１４＿２，…，は、各アン
ドゲート２０＿１，２０＿２，…の一方の入力端子に接
続されている。また各アンドゲート２０＿１，２０＿
２，…の他方の入力端子には各オアゲート２１＿２，２
１＿３，…の出力端子が接続されており、各オアゲート
２１＿２，２１＿３，…の一方の入力端子は、初回検索
制御線２２に接続されている。ただし図示の一番上のア
ンドゲート２０＿１に対応するオアゲートは省略されて
おり、そのアンドゲート２０＿１の入力端子に初回検索
御線２２が直接接続されている。

【００１２】各アンドゲート２０＿１，２０＿２，…の
出力端子は各第１のフラグレジスタ２３＿１，２３＿
２，…のデータ入力端子に接続され、各第１のフラグレ
ジスタ２３＿１，２３＿２，…の出力端子は各第２のフ
ラグレジスタ２４＿１，２４＿２，…の入力端子に接続
されている。各第２のフラグレジスタ２４＿１，２４＿
２，…の出力端子は、図１６に示すプライオリティエン
コーダ１６（図１９では図示省略）に接続されるととも
に、図１９の下方に隣接するメモリワードに対応するオ
アゲート２１＿２，２１＿３，…の入力端子に接続され
ている。

【００１３】互いに対応する第１および第２のフラグレ
ジスタ２３＿１，２４＿１，；２３＿２，２４＿２，…
の各ペアが図１６に示す各フラグレジスタ１５＿１，１
５＿２，…に対応する。第１のフラグレジスタ２３＿
１，２３＿２，…と第２のフラグレジスタ２４＿１，２
４＿２，…には、ともに、一致結果ラッチ制御線２５に
出力される一致結果ラッチ信号Ｓ１が入力され、その一
致結果ラッチ信号Ｓ１により各データ入力端子から入力
された入力データがラッチされるが、第１のフラグレジ
スタ２３＿１，２３＿２，…には、一致結果ラッチ信号
５１の立ち上がりａの時点における入力データがラッチ
され、第２のフラグレジスタ２４＿１，２４＿２，…に
は、一致結果ラッチ信号Ｓ１の立ち下がりｂの時点の入
力データがラッチされる。

【００１４】以上のように構成された連想メモリにおい
ては、以下のようにして一致検索が行われる。尚、ここ
では図示のように、各メモリワード１１＿１，１１＿
２，１１＿３，１１＿４，１１＿５，１１＿６…には、
各参照データＡ，Ｂ，Ｃ，Ｄ，Ｃ，Ｆ，…が格納されて
いるものとする。ここで、各参照データを単独で検索す
る際は、参照データＲＥＦ＿ＤＡＴＡを入力して検索を
行う際に、初回検索制御線２２に初回検索タイミング信
号Ｓ２を出力する。ここでは、参照データＲＥＦ＿ＤＡ
ＴＡとしてデータ‘Ｂ’を入力したものとすると、デー
タ‘Ｂ’が格納されたワードメモリ１１＿２に対応する
一致線１４＿２に論理‘１’の一致信号が出力されてア
ンドゲート２０＿２に入力され、また、これとともに初
回検索タイミング信号Ｓ２がオアゲート２１＿２を経由
してアンドゲート２０＿２に入力されるため、アンドゲ
ート２０＿２から論理‘１’の信号が出力される。また
このとき、他の一致線１４＿１；１４＿３，１４＿４，
…には論理‘０’の信号が出力されるため、それに対応
する他のアンドゲート２０＿１；２０＿３，２０＿４，
…からは論理‘０’の信号が出力される。

【００１５】アンドゲート２０＿２から出力された論理
‘１’の信号は、一致結果ラッチ制御線２５に出力され
た一致結果ラッチ信号Ｓ１の立ち上がりａのタイミング
で第１のフラグレジスタ２３＿２にラッチされ、それに
引き続くの一致結果ラッチ信号Ｓ１の立ち下がりｂのタ
イミングで第２のフラグレジスタ２４＿２にラッチされ
る。

【００１６】また第１のフラグレジスタ２３＿２および
第２のフラグレジスタ２４＿２に論理‘１’の信号がラ
ッチされる各タイミングで、他の第１フラグレジスタ２
３＿１；２３＿３，２３＿４，…、および他の第２のフ
ラグレジスタ２４＿１；２４＿３，；２４＿４，…には
論理‘０’の信号がラッチされる。このようにして各第
２のフラグレジスタ２４＿１，２４＿２，２４＿３，…
にラッチされた論理‘０’，‘１’，‘０’，…の信号
が図１６に示すプライオリティエンコーダ１６に入力さ
れ、ワードメモリ１１＿２のアドレス信号ＡＤが得られ
る。

【００１７】次に、データ幅が拡張された検索を行う場
合について説明する。ここでは、２ワードに拡張され
た、データ‘Ｂ’とデータ‘Ｃ’からなる２ワードデー
タを検索する場合について説明する。この場合、先ず上
記と同様にして、データ‘Ｂ’の検索を行う。これによ
り、ワードメモリ１１＿２に対応する第１および第２の
フラグレジスタ２３＿２，２４＿２に論理‘１’の信号
がラッチされる。次に参照データＲＥＦ＿ＤＡＴＡとし
てデータ‘Ｃ’を入力して検索を行うが、このときは初
回検索制御線２２には初回検索タイミング信号Ｓ２は出
力せずに、初回検索制御線２２は論理‘０’の状態に保
っておく。参照データＲＥＦ＿ＤＡＴＡとしてデータ
‘Ｃ’を入力して検索を行うと、図示の２つのワードメ
モリ１１＿３，１１＿５にそれぞれ対応する一致線１４
＿３，１４＿５に論理‘１’の一致信号が出力される
が、オアゲート２１＿３には、第２のフラグレジスタ２
４＿２にラッチされている論理‘１’の信号が入力され
ているため一致線１４＿３の一致信号はアンドゲート２
０＿３を通過し、第１および第２のフラグレジスタ２３
＿３，２４＿３に、一致を表わす論理‘１’の信号がラ
ッチされる。一方オアゲート２１＿５には、第２のフラ
グレジスタ２４＿４にラッチされている論理‘０’の信
号が入力されているため一致線１４＿５の一致信号はア
ンドゲート２０＿５で遮断され、第１および第２のフラ
グレジタ２３＿５，２４＿５には不一致を表わす論理
‘０’の信号がラッチされることになる。このようにし
て、データ‘Ｂ’とデータ‘Ｃ’のペアからなる２ワー
ドデータの一致検出が行われる。３ワード以上のデータ
の一致検出も同様にして行われる。

【００１８】

【発明が解決しようとする課題】例えば、図１９に示す
ようなデータ幅拡張機能を備えた連想メモリと、汎用の
例えばＳＲＡＭ等を組合せて図１８に示すようなシステ
ムを構成した場合、図１８に示すデータバス１００上を
複数の参照データが順次送られてきて連想メモリ１０で
複数回の一致検索が行われ、その複数回の検索で一致が
検出されると、今度はその検索結果がデータバス１００
に出力されてＳＲＡＭ８０に入力され、ＳＲＡＭ８０か
らその検索結果に応じたデータがデータバス１０３に出
力されることになるが、その場合、ＳＲＡＭ８０は、連
想メモリ１０で複数回、例えば数十回のもの検索を行う
間ずっと待機していることになり、その検索が終了して
から始めてＳＲＡＭ８０が動作を開始し所望のデータを
データバス１０３に出力することになり、ＳＲＡＭ８０
から読み出された、検索結果に対応する最終的なデータ
を得る迄に長時間を有するという問題がある。

【００１９】本発明は、上記事情に鑑み、所望のデータ
を得るまでの時間の短縮化が図られた連想メモリを提供
することを目的とする。

【００２０】

【課題を解決するための手段】上記目的を達成する本発
明の連想メモリは、複数のデータ群それぞれを構成する
複数の格納データを各格納データ毎に記憶する複数のメ
モリワードを備え、複数の参照データが順次入力され、
入力された参照データの全部もしくは所定の一部のビッ
トパターンと、上記複数の格納データそれぞれの、全部
もしくは上記所定の一部に対応する部分のビットパター
ンとの一致不一致を検索する過程を、順次入力された複
数の参照データについて複数回繰り返すことにより、所
望のデータ群を構成する複数の格納データが記憶された
複数のメモリワードからなるメモリワード群を検出する
連想メモリにおいて、以下の第１〜第６の連想メモリに
共通する特徴として、所定のデータ入力バスに接続され
該データ入力バス上を順次伝送されてきた前記複数の参
照データを順次入力するデータ入力端子と、入力された
各参照データを用いた各検索の結果、もしくは該各検索
を含む複数回にわたる一連の検索の結果を、前記データ
入力バスとは異なるデータ出力バスに出力するデータ出
力端子とを備えたことを特徴とする。

【００２１】本発明の連想メモリは、データ入力端子と
データ出力端子とを分けたため、データ出力端子から
は、複数回の検索からなる一連の検索の終了を待つこと
なく必要な情報を出力することができ、例えば、一回の
検索毎にその検索結果を出力し、汎用メモリ側で、その
１回毎の検索結果を用いて可能性の高いデータの読み出
しを開始することができ、検索結果に対応するデータを
より高速に得ることができるなど、所望のデータを得る
までの時間が短縮化される。

【００２２】ところで、連想メモリ１個分ではそのメモ
リ容量が不足する場合等には連想メモリ複数個を備える
システムが考えられている。本発明の連想メモリはその
ようなシステムに適合するものであり、そのシステムに
応じ、以下のような態様のうちのいずれかの態様が採用
される。そのように構成された連想メモリうちの第１の
連想メモリは、上記の共通の特徴を備えた連想メモリに
おいて、さらに、検索により一致が検出された場合に上
記結果を上記データ出力端子に伝達し、検索により不一
致が検出された場合に上記データ出力端子を連想メモリ
の内部回路から切り離す出力回路を備えたことを特徴と
する。

【００２３】また、上記の連想メモリ複数個を備えるシ
ステムに適合する連想メモリのうちの第２の連想メモリ
は、上記の共通の特徴を備えた連想メモリにおいて、さ
らに、一連の複数回にわたる検索の中で特定の検索が行
なわれたこととを認識する特定検索認識手段と、その特
定検索認識手段により特定の検索が行なわれたことが認
識され、かつ一致が検出された場合に、上記結果を上記
データ出力端子に伝達し、上記特定検索認識手段により
特定の検索ではないことが認識された場合、もしくは一
致が検出されなかった場合に、上記データ出力端子を、
この連想メモリの内部回路から切り離す出力回路を備え
たことを特徴とする。

【００２４】ここで、本発明の連想メモリは、上記第１
の連想メモリの特徴と上記第２の連想メモリの特徴との
双方を備え、切り換え自在に構成してもよい。そのよう
に構成された第３の連想メモリは、上記の共通の特徴を
備えた連想メモリにおいて、さらに、複数回にわたる検
索の中で特定の検索が行なわれたことを認識する特定検
索認識手段と、検索により一致が検出された場合に上記
結果をデータ出力端子に伝達し、検索により不一致が検
出された場合にデータ出力端子を自分自身の内部回路か
ら切り離す第１のモードと、特定検索認識手段により特
定の検索が行なわれたことが認識され、かつ一致が検出
された場合に、上記結果をデータ出力端子に伝達し、特
定検索認識手段により特定の検索ではないことが認識さ
れた場合、もしくは一致が検出されなかった場合に、デ
ータ出力端子を、自分自身の内部回路から切り離す第２
のモードとを有する出力回路と、その出力回路のモード
を自在に切り換えるモード切換手段とを備えたことを特
徴とする。

【００２５】さらに、上記システムに適合する連想メモ
リのうちの第４の連想メモリは、上記の共通の特徴を備
えた連想メモリにおいて、連想メモリ複数個が共通の、
データ入力バスおよびデータ出力バスに接続された場合
における、自分よりも優先度の高い連想メモリで一致が
検出されたか否かを表す情報を入力する一致情報入力端
子と、自分自身で一致が検出されたか否かを表わす情報
を出力する一致情報出力端子と、自分自身より優先度の
高い連想メモリで一致が検出されず、かつ自分自身で一
致が検出された場合に上記結果を上記データ出力端子に
伝達し、自分自身より優先度の高い連想メモリで一致が
検出された場合、もしくは自分自身で一致が検出されな
かった場合に、上記データ出力端子を、自分自身の内部
回路から切り離す出力回路を備えたことを特徴とする。

【００２６】上記本発明の連想メモリは、上記第４の連
想メモリの特徴と上記第１の連想メモリの特徴との双方
を備え、切換え自在に構成してもよい。そのように構成
された第５の連想メモリは、上記の共通の特徴を備えた
連想メモリにおいて、連想メモリ複数個が共通の、デー
タ入力バスおよびデータ出力バスに接続された場合にお
ける、自分よりも優先度の高い連想メモリで一致が検出
されたか否かを表す情報を入力する一致情報入力端子
と、自分自身で一致が検出されたか否かを表わす情報を
出力する一致情報出力端子と、検索により一致が検出さ
れた場合に上記結果をデータ出力端子に伝達し、検索に
より不一致が検出された場合にデータ出力端子を自分自
身の内部回路から切り離す第１のモードと、自分自身よ
り優先度の高い連想メモリで一致が検出されず、かつ自
分自身で一致が検出された場合に上記結果をデータ出力
端子に伝達し、自分自身より優先度の高い連想メモリで
一致が検出された場合、もしくは自分自身で一致が検出
されなかった場合に、データ出力端子を、自分自身の内
部回路から切り離す第３のモードとを有する出力回路
と、この出力回路のモードを自在に切り換えるモード切
換手段とを備えたことを特徴とする。

【００２７】さらに、本発明の連想メモリは、上記第４
の連想メモリの特徴と上記第２の連想メモリの特徴との
双方を備え、あるいは、それに加えて、さらに上記第１
の連想メモリの特徴を兼ね備えて、切り換え自在に構成
してもよい。そのように構成された第６の連想メモリ
は、上記第５の連想メモリにおいて、複数回にわたる検
索の中で特定の検索が行なわれたことを認識する特定検
索認識手段を備え、上記出力回路が、上記第１のモード
に代えて、もしくは上記第１のモードとともに、上記特
定検索認識手段により特定の検索が行なわれたことが認
識され、かつ一致が検出された場合に、上記結果をデー
タ出力端子に伝達し、特定検索認識手段により特定の検
索ではないことが認識された場合、もしくは一致が検出
されなかった場合に、データ出力端子を、自分自身の内
部回路から切り離す第２のモードを有するものであるこ
とを特徴とする。

【００２８】ここで、この第４の連想メモリ、第５の連
想メモリ、ないし第６の連想メモリは、上記の一致情報
出力端子に代えて、自分自身で一致が検出されず、かつ
自分よりも優先度の高い連想メモリでも一致が検出され
なかったか、あるいは、自分自身もしくは自分よりも優
先度の高い連想メモリで一致が検出されたかを表わす情
報を出力する一致情報出力端子を備えたものであっても
よい。

【００２９】尚、上記第１〜第６の連想メモリのいずれ
の態様においても、上記出力回路が、一連の検索の間、
検索の結果得られる複数種類の情報のうちの所定の第１
の種類の情報を出力し、その一連の検索終了後、外部か
らの要求に応じて、上記複数種類の情報のうちの少なく
とも１種類の、第２の種類の情報を出力するものである
ことが好ましい。

【００３０】

【発明の実施の形態】以下では、先ず、データ幅が複数
のワードに拡張された、本発明を適用するのに好適な連
想メモリ（特願平５−２４８１２１号参照）について説
明し、次いで本発明の実施形態について説明する。図１
９に示す連想メモリは、データ幅拡張機能を備えてはい
るが、２ワード，３ワード等に拡張されるデータは、互
いに隣接したメモリワードに所定の順序で格納されてい
る必要があり、互いに離れたメモリワードに格納されて
いる場合や逆の順序、例えばデータ‘Ｃ’，データ
‘Ｂ’の順序に格納されている場合には複数のデータを
結合した一致検出を行うことはできない。

【００３１】このような検索が必要となる場合のデータ
構造を、図２０に示す。図２０には、それぞれ属性Ｉ，
ＩＩ，ＩＩＩ，ＩＶが付された４つのデータがセットと
なって１つのデータ群を構成しているデータ構造が示さ
れている。データ群および属性の概念を明確にするため
に一例を挙げると、例えば各群番号１，２，３，４，…
毎の各データ群は各個人に属するデータであり、属性Ｉ
はその人の氏名、属性ＩＩはその人の生年月日、属性Ｉ
ＩＩは住所、……等を示している。

【００３２】このように各属性Ｉ，ＩＩ，ＩＩＩ，ＩＶ
が付された複数のデータからなるデータ群を連想メモリ
に格納しておいて検索を行う場合に、例えば群番号１の
データを検索する場合を例に説明すると、データ‘Ａ’
の検索とデータ‘Ｂ’の検索をこの順に行って一致する
データ群の残りのデータ‘Ｃ’，‘Ｄ’を読み出すこと
だけではなく、例えばデータ‘Ａ’の検索とデータ
‘Ｄ’の検索を行って残りのデータ‘Ｂ’，‘Ｃ’を読
み出したい場合や、データ‘Ｂ’の検索を先に行い、次
にデータ‘Ａ’の検索を行いたい場合がある。

【００３３】しかし、上述したワード幅拡張機能を備え
た従来の連想メモリでは、このような検索は不可能であ
る。また従来の連想メモリでは、データ‘Ａ’とデータ
‘Ｂ’の検索を行った場合に、図２０に示す群番号１の
欄にある属性Ｉの付されたデータ‘Ａ’と属性ＩＩの付
されたデータ‘Ｂ’とのペアと、群番号４の欄にある属
性ＩＩの付されたデータ‘Ａ’と属性ＩＩＩの付された
データ‘Ｂ’とのペアとの区別をすることはできず、例
えば、‘氏名’という属性Ｉと‘生年月日’という属性
ＩＩの情報を基にそれらが一致する特定の個人の属性Ｉ
ＩＩ，ＩＶの情報を知ろうとしても、属性ＩＩと属性Ｉ
ＩＩのペアでも一致が検出される等必要な情報以外のノ
イズが混入してしまうことになる。

【００３４】以下に示す連想メモリ（特願平５−２４８
１２１号）は、例えば図２０に示すように群構造をなす
データを格納しておいて、同一の群内の複数のデータの
任意の組合わせによる検索を行うことのできる連想メモ
リである。図２１は、特願平５−２４８１２１号にて提
案された連想メモリを示すブロック図である。図１９に
示す連想メモリの各構成要素と同一の構成要素には、図
１９に付した符号と同一の符号を付して示し、相違点に
ついてのみ説明する。

【００３５】各メモリワード１１＿１，１１＿２，…
は、属性を格納する属性格納部１１＿１＿１，１１＿２
＿１，…とデータを格納するデータ格納部１１＿１＿
２，１１＿２＿２，…とで構成されており、各メモリワ
ード１１＿１，１１＿２，…には、互いに対応する属性
とデータとのペアからなる格納データがそれぞれ格納さ
れている。ここでは、図示のように、各メモリワード１
１＿１，１１＿２，１１＿３，１１＿４には、それぞ
れ、図２０に示す群番号１に属する、属性Ｉ，データ
‘Ａ’、属性ＩＩ，データ‘Ｂ’、属性ＩＩＩ，データ
‘Ｃ’、属性ＩＶ，データ‘Ｄ’が格納されている。ま
た各メモリワード１１＿５，１１＿６，…には、それぞ
れ、図２０に示す群番号２に属する、属性Ｉ，データ
‘Ｃ’、属性ＩＩ，データ‘Ｆ’、……が格納されてい
る。また検索にあたっては、属性とデータとのペアから
なる参照データＲＥＦ＿ＤＡＴＡが入力される。

【００３６】各メモリワード１１＿１，１１＿２には、
そこに記憶された格納データ（属性及びデータの双方）
が、入力された参照データ（属性及びデータの双方）と
一致しているときに一致信号が出力される従来の一致線
１４＿１，１４＿２，…のほか、属性のみの一致不一致
の信号が出力される属性一致線３０＿１，３０＿２，…
が備えられている。尚、属性のみの一致も、属性及びデ
ータの双方の一致も、従来の一致検出回路と同様に構成
され、従来の一致検出回路は連想メモリの分野において
極めて一般的な技術であるため、ここでの図示および説
明は省略する。

【００３７】各メモリワード１１＿１，１１＿２に対応
して第３のフラグレジスタ３１＿１，３１＿２，…が備
えられており、各属性一致線３０＿１，３０＿２，…は
対応する第３のフラグレジスタ３１＿１，３１＿２，…
のデータ入力端子に延びている。また、この実施例の連
想メモリには、図２０に示す各データ群に属する各デー
タが格納されたメモリワードからなるメモリワード群そ
れぞれについて１本ずつデータ線３２＿１，３２＿２，
…が備えられており、またデータ線３２＿１，３２＿
２，…と各第２のフラグレジスタ３１＿１，３１＿２，
…の出力端子との間には各第１のスイッチ３３＿１，３
３＿２，…が備えられている。これらの第１のスイッチ
３３＿１，３３＿２，…は具体的にはトランジスタ等を
用いて構成される。後述する他のスイッチについても同
様である。各第１のスイッチ３３＿１，３３＿２，…
は、対応する各第３のフラグレジスタ３１＿１，３１＿
２，…に論理‘１’の信号がラッチされているときに導
通され、論理‘０’の信号がラッチされているときには
遮断される。各第３のフラグレジスタ３１＿１，３１＿
２，…は、一致結果ラッチ制御線２５に出力される一致
結果ラッチ信号Ｓ１の立ち下がりｂのタイミングで、対
応する属性一致線３０＿１，３０＿２，…の信号をラッ
チする。

【００３８】またデータ線３２＿１，３２＿２，…と各
オアゲート２１＿１，２１＿２，…の入力端子との間に
各第２のスイッチ３４＿１，３４＿２，…が備えられて
おり、これら各第２のスイッチ３４＿１，３４＿２，…
は、対応する属性一致線３０＿１，３０＿２，…の信号
により、その信号が一致を表わす論理‘１’のときに導
通状態、不一致を表わす論理‘０’の時に遮断状態とな
るように制御される。尚、この図２１に示す連想メモリ
には、図１９に示す連想メモリと異なり、図示の最上段
のメモリワード１１＿１に対応するアンドゲート２０＿
１の前段にもオアゲート２１＿１が備えられている。

【００３９】以上のように構成された連想メモリにおい
て、一致検索は以下のようにして行われる。１ワード分
の単独のデータの検索、および第１回目の検索は、図１
９に示した従来のワード拡張機能付連想メモリの場合と
同じであるためここでは説明は省略し、ここでは第１回
目の検索において属性ＩＩとデータ‘Ｂ’とからなる参
照データＲＥＦ＿ＤＡＴＡによってメモリワード１１＿
２に対応する第１および第２のメモリワード２３＿２，
２４＿２に論理‘１’がラッチされたものとする。この
とき、属性の一致を受けてメモリワード１１＿２に対応
する属性一致線３０＿２に論理‘１’の信号が出力さ
れ、これにより、対応する第３のフラグレジスタ３１＿
２にも論理‘１’の信号がラッチされ、対応する第１の
スイッチ３３＿２がオンし、対応する第２のフラグレジ
スタ２４＿２に格納された、属性及びデータ双方の一致
を表わす論理‘１’の信号がデータ線３２＿１に出力さ
れる。またこれとともに、対応する第２のスイッチ３４
＿２もオンするが、第１回目の検索においてはこれは無
用の動作である。

【００４０】次に、属性ＩＶとデータ‘Ｄ’からなる参
照データＲＥＦ＿ＤＡＴＡを入力して検索を行うものと
する。このときは、図１９の連想メモリの場合と同様、
初回検索制御線２２は論理‘０’に保持されている。こ
のとき、属性の一致を受けてメモリワード１１＿４に対
応する属性一致線３０＿４に論理‘１’の信号が出力さ
れ、これにより対応する第２のスイッチ３４＿４がオン
し、データ線３２＿１に出力されていた、メモリワード
１１＿２に対応する第２のフラグレジスタ２４＿２の論
理‘１’の信号がオアゲート２１＿４を経由してアンド
ゲート２０＿４に入力される。このため、メモリワード
１１＿４で属性ＩＶとデータ‘Ｄ’の双方の一致が検出
されて一致線１４＿４に論理‘１’の一致信号が出力さ
れると、一致結果ラッチ制御線２５に出力される一致結
果ラッチ信号Ｓ１により、対応する第１および第２のフ
ラグレジスタ２３＿４，２４＿４に論理‘１’の信号が
ラッチされる。またこのとき、属性一致線３０＿４に出
力された論理‘１’の信号が、対応する第３のフラグレ
ジスタ３１＿４にラッチされ、対応する第１のスイッチ
３３＿４がオンし、第２のフラグレジスタ２４＿４の論
理‘１’の信号がデータ線３２＿１に出力される。また
この２回目の検索では、メモリワード１１＿２に対応す
る属性一致線３０＿２には属性の不一致を表わす論理
‘０が出力されるため、対応する第３のフラグレジスタ
３１＿２には‘０’が格納され、メモリワード１１＿２
に対応する第１のスイッチ３３＿２はオフする。

【００４１】これにより、メモリワード１１＿４に対応
する第２のフラグレジスタ２４＿４の論理‘１’の信号
がプライオリティエンコーダ１６（図１６参照）に入力
され、メモリワード１１＿４のアドレスが得られること
になるが、メモリワード１１＿４には属性ＩＶが格納さ
れていることは予め分かっており、同一群内の例えば属
性ＩＩＩのデータを読み出したいときは、得られたアド
レスから１を引いてメモリワード１１＿３のアドレスを
求め、そのアドレスをアドレスデコーダ１７に入力して
メモリワード１１＿３の内容を読み出せばよい。

【００４２】尚、２回目の検索時に、属性ＩＶとデータ
‘Ｄ’とからなる参照データに代わり、例えば属性ＩＶ
とデータ‘Ｂ’とからなる参照データで検索が行われた
場合、メモリワード１１＿４については、属性は一致す
るため第２のスイッチ３４＿４がオンし、データ線３２
＿１に出力されている論理‘１’の信号が取り込まれる
が、データが異なるため一致線１４＿４には不一致を表
わす論理‘０’が出力され、第１及び第２のフラグレジ
スタ２３＿４，２４＿４には一致が検出されなかったこ
とを示す論理‘０’がラッチされる。また、データ
‘Ｂ’が一致するメモリワード１１＿２については属性
が一致せず、したがって属性及びデータの双方も一致し
ない。

【００４３】以上のようにして、図２１に示す連想メモ
リでは、同一の群内においては、互いに離れたメモリワ
ードに記憶されたデータであっても、もしくはデータの
順序を逆にして検索した場合であっても、検索を行うこ
とができる。ここで、上記実施例におけるデータ線３２
＿１，３２＿２，…，は、１つの群に属するデータの数
が予め定まっているものとしてその長さが固定されたも
のであるが、このように固定長のデータ線を備えると、
１つの群に属するデータの数の最大を見積もり、最大の
データ数に対応した長さのデータ線を備える必要があ
る。これではその最大よりも少ない数のデータによりデ
ータ群が構成される場合に無駄なメモリワードが発生す
ることになる。そこで、１つの群に属するデータの数に
合せてデータ線を可変長とすることが好ましいがデータ
線の長さをいかにして可変長とするかが問題となる。

【００４４】図２２は、可変長のデータ線を実現する一
つの方式を示した模式図である。データ線３２が複数の
メモリワード１１＿１，１１＿２，１１＿３，…に亘っ
て延び、そのデータ線３２には、最上端のメモリワード
１１＿１を除く他のメモリワード１１＿２，１１＿３，
…それぞれに対応する各スイッチ４０＿１，４０＿２，
４０＿３，…が互いにシリーズに配置されている。これ
らの各スイッチ４０＿２，４０＿３，４０＿４，…は、
対応するメモリワード１１＿２，１１＿３，１１＿４，
…と、その直ぐ上段に隣接するメモリワード１１＿１，
１１＿２，１１＿３，…との間に配置されている。それ
らのスイッチ４０＿２，４０＿３，４０＿４，…のうち
の１つおきのスイッチ４０＿２，４０＿４，４０＿６，
…は第１制御線４１に出力される第１のスイッチ制御信
号によりオンし、３つおきのスイッチ４０＿３，４０＿
７，…は第２制御線４２に出力される第２のスイッチ制
御信号によりオンし、残りのスイッチのうち８つおきの
スイッチ４０＿５，…は第３制御線４３に出力される第
３のスイッチ制御信号によりオンされる。

【００４５】１つのデータ群を構成するデータの数が２
の場合は、第１制御線４１に第１のスイッチ制御信号を
出力することにより１つおきのスイッチ４０＿２，４０
＿４，４０＿６，…をオンさせる。これにより各２つの
メモリワード１１＿１，１１＿２；１１＿３，１１＿
４；１１＿５，１１＿６；…毎に切断されたデータ線が
形成される。また、１つのデータ群を構成するデータの
数が４の場合は、第１制御線４１に第１のスイッチ制御
信号を出力するとともに第２制御線４２に第２のスイッ
チ制御信号を出力する。すると、各４つのメモリワード
１１＿１，１１＿２，１１＿３，１１＿４；１１＿５，
１１＿６，…毎に切断されたデータ線が形成される。同
様にして、１つのデータ群を構成するデータの数が８の
場合は、第１制御線４１、第２制御線４２にそれぞれ第
１および第２のスイッチ制御信号を出力するとともに、
第３制御線４３に第３のスイッチ制御信号を出力する。
これにより各８つのメモリワード１１＿１，…，１１＿
８；１１＿９…毎に切断されたデータ線が形成される。

【００４６】この方式によれば、１つのデータ群を構成
するデータの数が２の倍数の場合はメモリワードに空き
は生じないが、２の倍数以外の、例えば３，５，９等の
場合空きのメモリワードが生じてしまうことになる。こ
の空きのメモリワードが生じないように多数のスイッチ
４０＿２，４０＿３，…を任意にオン，オフできるよう
に構成すると、制御線の本数が多数本となり、またそれ
らの制御線にスイッチ制御信号を出力する制御回路が複
雑となる。したがって、図２２に示す方式は、データ線
の長さを任意に制御するには不向きである。

【００４７】図２３は、可変のデータ線を実現するもう
一つの方式を示した模式図である。多数のメモリワード
に亘ってデータ線３２が延び、そのデータ線３２に互い
にシリーズに接続された、最上端のメモリワードを除く
他のメモリワードそれぞれに対応する各スイッチ４０＿
２，４０＿３，４０＿４，…が備えられている点は図２
２の場合と同じである。各メモリワードには、各属性格
納部１１＿１＿１，１１＿２＿１，１１＿３＿１，…が
備えられており、それら属性格納部１１＿１＿１，１１
＿２＿１，１１＿３＿１，…には、図示の各属性Ｉ，Ｉ
Ｉ，ＩＩＩ，ＩＶがそれぞれ格納されている。この例
は、属性格納部１１＿１＿１，１１＿２＿１，１１＿３
＿１，…に格納された属性が属性Ｉかそれ以外の属性Ｉ
Ｉ，ＩＩＩ，ＩＶかに応じて、属性Ｉの場合は対応する
スイッチをオフのままとし、それ以外の属性ＩＩ，ＩＩ
Ｉ，ＩＶの場合は対応するスイッチをオンするように構
成したものである。このように構成すると、１つのデー
タ群を構成するデータの数がいくつであっても、また、
データ数の異なるデータ群が混在していても、各データ
群の先頭に属性Ｉのデータを配置することにより、自動
的に過不足ない数のメモリワード毎に切断されたデータ
線が形成されることになる。

【００４８】図２４は、属性がＩかそれ以外かを判定す
る属性判定回路の一例を示す回路図である。ここでは属
性Ｉに‘０００’が割り当てられており、属性格納部１
１＿ｉ＿１に格納された属性が属性Ｉ（‘０００’）の
場合オアゲートから‘０’が出力され、したがってトラ
ンジスタ４０で構成されたスイッチ４０’はオフ状態と
なり、そのトランジスタ４０’の両側のデータ線が電気
的に切断される。属性格納部１１＿ｉ＿１に格納された
属性が属性Ｉ以外の属性の場合はオアゲートから‘１’
が出力され、トランジスタ４０はオン状態となり、その
トランジスタの両側のデータ線が接続される。

【００４９】このように、図２１に示す連想メモリにお
いて、１つのデータ群を構成するデータの数に応じてデ
ータ線３２＿１，３２＿２，…の長さを調整することも
できる。もちろん、属性データを利用するのではなく、
専用の制御線によってスイッチを制御することによりデ
ータ線の長さを調整してもよいことはいうまでもない。

【００５０】図２１に示す、本発明の連想メモリによれ
ば、群構造のデータを格納しておいて検索を行う場合
に、各群内の任意の組み合わせの複数のデータに基づい
た検索を行うことができる。図１は、本発明の第１の実
施形態の連想メモリがバスに接続された状態を示す模式
図、図２は図１に示す連想メモリとＳＲＡＭとが接続さ
れたシステムを示す模式図である。

【００５１】図１７，図１８に示す従来例の要素に対応
する要素には図１７，図１８に付した番号と同一の番号
を付して示し、相違点のみについて説明する。この図
１，図２に示す第１の実施形態では、連想メモリ１０の
データ入力端子とデータ出力端子１０ｂとが分かれてお
り、データ入力端子１０ａはデータ入力バス１００Ａ、
データ出力端子１０ｂはデータ出力バス１００Ｂに接続
されている。データ出力バス１００Ｂは、ＳＲＡＭ８０
にとってはアドレスバスの役割りをなし、そのデータ出
力バス１００Ｂは、ＳＲＡＭ８０のアドレス入力端子に
接続されている。

【００５２】データ入力バス１００Ａからは複数の参照
データが順次入力され、連想メモリ１０ではそれら複数
の参照データそれぞれを用いた複数回からなる一連の検
索が行われるが、データ出力バス１００Ｂ上には、それ
ら複数回の一連の検索結果を待つことなく、各参照デー
タを用いた各検索毎に、その各検索毎の検索結果、もし
くはその各検索を含む、これまでの複数回にわたる一連
の検索の結果が出力される。

【００５３】したがってＳＲＡＭ８０では、その途中の
検索結果を用いて、最終的な検索結果に対応する確率の
高いデータの読出しを開始することができ、全体として
高速なデータ処理が可能となる。図３は、連想メモリを
複数個備えたシステムを示す図である。以下に説明する
第２の実施形態（および後述する第３〜第１０の実施形
態）では、図３に示すように複数の連想メモリ１０Ａ，
１０Ｂ，…，１０Ｎが並列的に、互いに共通の入力バス
１００Ａ、共通の出力バス１００Ｂに接続されている。
この出力バス１００Ｂは、図２に示すように、ＳＲＡＭ
８０に接続される。また、これら複数の連想メモリ１０
Ａ，１０Ｂ，…，１０Ｎには、制御線１０１を経由し
て、検索の開始を指示する制御信号である検索パルスＷ
Ｒ_ が共通的に入力され、これら複数の連想メモリ１０
Ａ，１０Ｂ，…，１０Ｎでは同時に検索が行なわれる。

【００５４】図４は、図３に示すような、連想メモリを
複数個備えたシステムに適合する、本発明の連想メモリ
の第２の実施形態を示す模式図である。入力バス１００
Ａから、データ入力端子１０ａを経由して参照データが
入力され、制御線１０１を経由して検索パルスＷＲ_ が
入力されると、メモリ部１１において一致検索が行なわ
れ、その検索の結果一致が検出されると、その一致が検
出されたメモリワードのアドレスＡＤがプライオリティ
エンコーダ１６から出力されトライステートバッファ１
１０に入力される。このトライステートバッファ１１０
の出力側は、データ出力端子１０ｂを経由して出力バス
に接続されている。

【００５５】またメモリ部１１では、検索の結果一致が
検出されると、一致が検出されたことを表わす一致信号
ＨＯＵＴ_ が生成される。この一致信号ＨＯＵＴ_ はト
ライステートバッファ１１０の制御端子に入力され、こ
れにより、トライステートバッファ１１０は、一致が検
出された場合にプライオリティエンコーダ１６側から伝
達されてきたアドレスＡＤを出力バス側に出力し、一致
が検出されなかった場合にそのトライステートバッファ
１１０の入力側と出力側とを切り離す。

【００５６】図３に示す、複数の連想メモリを備えたシ
ステムにおいて、各検索毎にある１つの連想メモリのみ
でしか一致が生じないことがあらかじめわかっているシ
ステムの場合は、図４に示すように、出力バス１００Ｂ
側に図４に示す実施形態の場合はトライステートバッフ
ァ１１０（本発明にいう出力回路の一例）を備え、自分
自身で一致が検出された場合にのみ検索結果（図４に示
す実施形態の場合はアドレスＡＤ）を出力するようにす
ると、複数の連想メモリ１０Ａ，１０Ｂ，…，１０Ｎ
で、出力バス１００Ｂを共用することができる。

【００５７】図５は、図３に示す、複数の連想メモリを
備えたシステムに適合する、本発明の連想メモリの第３
の実施形態を示す模式図、図６は、そのタイミングチャ
ートである。ここでは、図６に示すように、検索を３回
行なう毎に、それら３回の検索で一致が検出されたメモ
リワード群を代表するアドレスＡＤを出力するものとす
る。この３回は一連の検索１回分を意味するものであっ
てもよいが、そうである必要はなく、例えば一連の検索
１回分は３０回の個別の検索から成り、この３回は、そ
の１回の一連の検索の途中結果を出力するサイクルを定
めるものであってもよい。

【００５８】図５に示す第３の実施形態には、何回の検
索毎に検索結果を出力するかを定める所定値が格納され
るレジスタ１１２、検索パルスＷＲ_ を計数することに
より、現在が何回目の検索であるかを知るカウンタ１１
１、カウンタ１１１の計数値とレジスタ１１２に格納さ
れた所定値とを比較する比較器１１３、およびその計測
値が所定値に達し、かつ一致信号ＨＯＵＴ_ が出力され
た（論理’０’）場合に、トライステートバッファ１１
０を制御してアドレスＡＤを出力バス１００Ｂに伝達さ
せるゲート回路１１４が備えられている。尚、カウンタ
１１１は、比較器１１３で計測値が所定値に達したこと
が検出される毎にリセットされるものとする。

【００５９】この図５に示す実施形態においては、途中
の、１回目、２回目の検索では複数の連想メモリで一致
が検出されるおそれがあっても、レジスタ１１２に格納
された回数（上記例では３回）の検索毎に、複数の連想
メモリ１０Ａ，１０Ｂ，…，１０Ｎのうちの高々１つの
連想メモリのみで一致が検出されるシステムであれば、
出力バス１００Ｂを複数の連想メモリ１０Ａ，１０Ｂ，
…，１０Ｎで共用することができる。

【００６０】図７は、図３に示す、複数の連想メモリを
備えたシステムに適合する、本発明の連想メモリの第４
の実施形態を示す模式図である。図５に示す第３の実施
形態との相違点について説明する。この図７に示す実施
形態においては、検索パルスＷＲ_ を計数することによ
り、一連の検索中の、現在、何回目の検索であるかを知
るカウンタ１２３、および一連の検索を構成する複数の
検索それぞれについて、検索結果を出力するか（論理
‘１’）もしくは検索結果を出力しないか（論理
‘０’）を指示する出力制御フラグを書込み自在に格納
する出力制御フラグレジスタ１２２が備えられている。
また、この実施形態においては、出力許容フラグレジス
タ１２４が備えられており、この出力許容フラグレジス
タ１２４は、検索結果の出力を許容するか（論理
‘１’）もしくは検索結果の出力を禁止するか（論理
‘０’）を示す出力許容フラグが書込み自在に格納され
る。この出力許容フラグレジスタ１２４に検索結果の出
力を許容する論理‘１’が格納されている場合におい
て、メモリ部１１で一致が検出されると、カウンタ１２
３のカウント値が指し示す出力制御フラグが論理‘１’
の場合、ゲート回路１２１から、トライステートバッフ
ァ１１０を、その入力側のアドレスＡＤを出力バス１０
０Ｂに出力する状態に切り換える信号が出力される。

【００６１】すなわち、この図７に示す実施形態におい
ては、出力制御フラグレジスタ１２２に格納する出力制
御フラグによって、一連の検索中何回目の検索の結果を
出力するかを任意に定めることができる。また、この図
７に示す実施形態においては、出力許容フラグレジスタ
１２４が備えられているため、この連想メモリが複数個
共通の入力バス１００Ａ、出力バス１００Ｂに接続され
たシステムにおいて、ある特定の連想メモリのみ検索を
行ないたい場合、あるいは、今回の検索ではある特定の
連想メモリは除外したい場合等に、検索から除外する連
想メモリについて、その出力制御フラグレジスタ１２２
の出力制御フラグを全て論理‘０’に書き換える操作を
行なうことなく、出力許容フラグを論理‘０’に書き換
えるだけで済むことになる。

【００６２】尚、図５に示す実施形態では、カウンタ１
１１とレジスタ１１２とを備え、それらの値が一致する
か否かにより、本発明にいう特定の検索が行なわれたか
否かを認識しており、また、図７に示す実施形態におい
ては、カウンタ１２３と出力制御フラグレジスタ１２２
を備え、カウンタ１２３のカウント値により指し示され
る出力制御フラグの論理により、本発明にいう特定の検
索が行なわれたか否かを認識しているが、本発明にいう
特定検索認識手段は、図５、図７に示す構成に限られる
ものではなく、要するに特定の検索が行なわれたか否か
を認識するものであればよく、例えば外部から参照デー
タを入力する際に、今回が特定の検索である旨を表わす
信号を入力してもよく、参照データとともにその参照デ
ータのＩＤ番号を入力し、一方内部には特定のＩＤ番号
を格納するレジスタを備えておいて、入力された参照デ
ータのＩＤ番号とレジスタに格納されたＩＤ番号とが一
致したことをもって特定の検索であることを認識しても
よく、特定の検索を行なうときに連想メモリ内である状
態が設定されることがわかっている場合に、その状態が
設定されたことをもって特定の検索であることを認識し
てもよい。

【００６３】また、図７に示す実施形態には、検索結果
の出力を許容するか禁止するかを定める出力許容フラグ
を書込み自在に格納する出力許容フラグレジスタ１２４
が備えられるが、このようなレジスタを備えることに代
え、外部ピンからゲート回路１２１に直接に、この出力
許容フラグに相当する信号を入力するように構成しても
よい。

【００６４】図３に示すような、複数の連想メモリを備
えたシステムの場合であって、データ入力バスとデータ
出力バスとを分離する場合、従来の考え方からすれば、
データ出力バスを共用するためには、複数の連想メモリ
にアドレスを与え、そのアドレスを指定して、指定され
た連想メモリのみで検索を行なうか、あるいは、検索は
複数の連想メモリで同時に行なうものの、複数の連想メ
モリに優先順位を付し、一致を検出した連想メモリのう
ち優先度の最も高い連想メモリにのみ出力バスの使用権
を与えるという手法を採用することになる。本発明にお
いても、出力バスの使用が競合するのを避けるためにそ
のような手法を採用してもよいが、そのような手法を採
用すると、連想メモリのアドレスをいちいち指定して検
索を行なうシステムの場合、検索のための手順が煩雑で
あり、かつ検索の高速性が損なわれることになる。

【００６５】また、優先順位を付す手法の場合、優先度
の高い連想メモリで一致が検出されたか否かを伝達する
のに時間がかかり、やはり検索の高速性が損なわれる恐
れがある。そこで、各検索毎、あるいは複数の検索毎
に、高々、いずれか１つの連想メモリでのみ一致が検出
されることがあらかじめわかっているシステムの場合、
図４に示す第２の実施形態、図５に示す第３の実施形
態、あるいは図７に示す第４の実施形態のように、他の
連想メモリで一致が生じたか否かの情報は参照せずに、
自分自身で出力バスを使用するか否かを決めるようにし
てすると、一層高速の検索が可能となる。

【００６６】図８は、図３に示す、複数の連想メモリを
備えたシステムに適合する、本発明の連想メモリの第５
の実施形態を示す模式図である。この図８に示す実施形
態には、図２に示す態様、すなわち一致信号ＨＯＵＴ_
が出力されたとき、トライステートバッファ１１０から
一致のアドレスＡＤが出力される態様と、図４に示す態
様、すなわち、カウンタ１１１，レジスタ１１２，比較
回路１１３，ゲート回路１１４を備え、一致信号ＨＯＵ
Ｔ_ 出力されるとともに、レジスタ１１２に格納された
所定値とカウンタ１１１のカウント値とが一致したとき
に、トライステートバッファ１１０から一致のアドレス
ＡＤが出力される態様との双方が備えられており、それ
ら２つの態様のいずれを使用するかを、外部からの選択
信号ＳＥＬで制御されるマルチプレクサ１２５で切り換
えるよう構成されている。

【００６７】図８に示す実施形態の場合であっても、レ
ジスタ１１２の内容を各個別の一回の検索毎に検索結果
を出力するよう設定することにより、図４に示す実施形
態と同様の動作を行なわせることができるが、この図８
に示すように双方の態様を備えて切り換え可能に構成す
ると、わざわざレジスタ１１２の内容を書き換えること
なく、毎回の検索毎の出力と、所定の検索回数毎の出力
とを切り換えることができる。

【００６８】図９は、図３に示す、複数の連想メモリを
備えたシステムに適合する、本発明の連想メモリの第６
の実施形態を示す模式図、図１０は、その接続状態を示
す模式図である。但し、図１０には、本実施形態に特徴
的な配線のみを示し、入力バス１００Ａ，出力バス１０
０Ｂ等は図示が省略されている。ここに示す第６の実施
形態の場合、図１０に示す複数の連想メモリ１０Ａ，１
０Ｂ，…，１０Ｎのうち、上段側の連想メモリほど高い
優先度が付されており、出力バス１００Ｂの使用権は、
一致が検出された連想メモリのうち優先度の最も高い連
想メモリが獲得する。

【００６９】これを実現するため、この実施形態におけ
る連想メモリでは、図９に示すように、上段側の連想メ
モリに一致があるか否かを示す一致信号ＨＩ_ をゲート
回路１１５に入力し、かつ自分自身で一致があったか否
かを示す一致信号ＨＯ_ を外部に出力する。ゲート回路
１１５は、その一致信号ＨＩ_ が、上段側で一致が検出
されたことを示す論理‘０’の場合に、プライオリティ
エンコーダ１６から出力されたアドレスＡＤが出力バス
１００Ｂに伝達されるのを阻止し、その一致信号ＨＩ_
が上段側で一致がなかたことを示すＨＩ_ ＝‘１’であ
って、かつ自分自身で一致が検出された（ＨＯＵＴ_ ＝
‘０’）場合にアドレスＡＤを出力バス１００Ｂに伝達
するように、トライステートバッファ１１０に向けて制
御信号を出力する。

【００７０】図１０に示す複数の連想メモリ１０Ａ，１
０Ｂ，…，１０Ｎは、それぞれが、上記のように構成さ
れており、さらに、図１０に示すように、各連想メモリ
１０Ａ，１０Ｂ，…，１０Ｎの一致信号ＨＯ_ に基づい
て上段側の連想メモリで一致が検出されたか否かを検出
して各連想メモリ１０Ｂ，１０Ｃ，…，１０Ｎのための
一致信号ＨＩ_ を生成する外部回路を構成することによ
り、それら複数の連想メモリ１０Ａ，１０Ｂ，…，１０
Ｎが、出力バス１００Ｂを共用することができることと
なる。この、図１０に示すシステムの場合、外部回路が
必要となるが、検索の高速性を損なうことなく、複数の
連想メモリで同時に一致が検出される可能性がある場合
にも適合するシステムが構築される。

【００７１】図１１は、図３に示す、複数の連想メモリ
を備えたシステムに適合する、本発明の連想メモリの第
７の実施形態を示す模式図、図１２は、その接続状態を
示す模式図である。この図１２においても、入力バス、
出力バス等は図示が省略されている。ここに示す第７の
実施形態の場合、図９、図１０に示す実施形態と同様、
図１１に示す複数の連想メモリ１０Ａ，１０Ｂ，…，１
０Ｎのうち上段側の連想メモリほど高い優先度が付され
ており、出力バス１００Ｂの使用権は、一致が検出され
た連想メモリのうち最も優先度の高い連想メモリが獲得
する。

【００７２】これを実現するため、この第７の実施形態
においては、上段側の連想メモリから下段側の連想メモ
リに向けて順次に、上段側で一致が検出されたか否かを
表わす一致信号が伝達される。図１１に示すように、連
想メモリには、上段側の連想メモリからの一致信号ＨＩ
_ が入力され、ゲート回路１１５とゲート回路１１６に
入力される。ゲート回路１１５の構成及び作用は図７に
示す第４の実施形態の場合と同じであり重複説明は省略
する。ゲート回路１１６は上段側から伝達されてきた一
致信号ＨＩ_ が一致を示している（ＨＩ_ ＝’０’）か
自分自身で一致が検出された（ＨＯＵＴ_ ＝’０’）場
合に、後段側に向かって一致信号ＨＯ_ ＝’０’を出力
し、上位側から伝達されてきた一致信号ＨＩ_ が不一致
を示しており（ＨＩ_ ＝’１’）かつ、自分自身でも一
致が検出されなかった（ＨＯＵＴ_ ＝’１’）の場合に
後段側に向かって不一致（ＨＯ_ ＝’１’）を出力する
ゲートである。

【００７３】このように、上段側から下段側に向かって
一致信号を順次伝達するように構成すると、前述したよ
うに一致信号の伝達に時間がかかり、高速検索にはやや
不向きではあるが、外部回路を構成することなく、複数
の連想メモリで同時に一致が検出される可能性のある場
合にも適合するシステムが構築される。図１３は、図３
に示す、複数の連想メモリを備えたシステムに適合す
る、本発明の連想メモリの第８の実施形態を示す模式図
である。

【００７４】この図１３に示す実施形態には、図５に示
す態様、すなわち、カウンタ１１１，レジスタ１１２，
比較回路１１３，ゲート回路１１４を備え、一致信号Ｈ
ＯＵＴ_ が出力されるとともに、レジスタ１１２に格納
された所定値とカウンタ１１１のカウンタ値とが一致し
たときに、トライステートバッファ１１０から一致アド
レスＡＤが出力される態様と、図１１に示す態様、すな
わち、ゲート回路１１５，１１６を備えて上段側の連想
メモリから下段側の連想メモリに向けて順次に、上段側
で一致が検出されたか否かを表わす一致信号が伝達され
るよう構成し、上段側から伝達されてまた一致信号ＨＩ
_ が不一致を示しており（ＨＩ_ ＝‘１’）、かつ自分
自身で一致が検出された（ＨＯＵＴ_ ＝‘０’）の場合
に、トライステートバッファ１１０から一致アドレスＡ
Ｄを出力する態様との双方が備えられており、それら２
つの態様のいずれを使用するかを、外部からの選択信号
ＳＥＬで制御されるマルチプレクサ１２５で切り換える
よう構成されている。

【００７５】この図１３に示す実施形態には、上記のよ
うに、他の連想メモリで一致が生じたか否かの情報は参
照せずに、自分自身で出力バスを使用するか否かを決め
る態様と、自分自身より優先度の高い連想メモリで一致
が検出されたか否かを参照して出力バスを使用するか否
かを決める態様との双方が備えられており、これによ
り、そのシステムに備えられた複数の連想メモリのうち
高々１つの連想メモリでのみ一致が検出されることがあ
らかじめわかっている場合は、他の連想メモリで一致が
検出されたか否かの情報は参照せずに自分自身で一致が
検出された場合に出力バスを使用する態様に切り換え
て、より高速の検索を行なうことができ、かつ、複数の
連想メモリで同時に一致が検出される可能性があるシス
テムにも適合する連想メモリが実現する。

【００７６】図１４は、図３に示す、複数の連想メモリ
を備えたシステムに適合する、本発明の連想メモリの第
９の実施形態を示す模式図である。図４に示す第２の実
施形態をベースにしてその第２の実施形態に追加された
構成について説明する。この図１４に示す第９の実施形
態には、第２の実施形態に比べ、図１１に示す実施形態
と同様に、上段側の連想メモリの一致信号ＨＩ_ を入力
し、上段側から伝達されてきた一致信号ＨＩ_ が一致を
示している（ＨＩ_ ＝‘０’）か自分自身で一致が検出
された（ＨＯＵＴ_ ＝‘０’）の場合に、後段側に向か
って一致信号Ｈ０_ ＝‘０’を出力し、上段側から伝達
されてきた一致信号ＨＩ_ が不一致を示しており（ＨＩ
_ ＝‘１’）かつ自分自身でも一致が検出されなかった
（ＨＯＵＴ_ ＝‘１’）場合に後段側に向かって不一致
（Ｈ０_ ＝‘１’）を出力する構成を有している。ま
た、この図１４に示す実施形態には、検索パルスＷＲ_
でセットされ、出力制御線１３２を経由して伝達されて
きた出力制御パルスＲＤ_ でリセットされるフリップフ
ロップ１３１、プライオリティエンコーダ１６から出力
された一致アドレスＡＤを格納する一致アドレス格納レ
ジスタ１３０、上段側から伝達されてきた一致信号ＨＩ
_ と、自分自身の一致信号ＨＯＵＴ_ を入力し、自分自
身を含め自分自身よりも上段側のいずれかの連想メモリ
で一致が検出されたか否かを表わす一致情報を格納する
一致情報格納レジスタ１２７、図３に示すように接続さ
れた複数の連想メモリの中で自分自身が最終段の連想メ
モリであるか（論理‘０’）否か（論理‘１’）を示す
最終段フラグを格納する最終段フラグレジスタ１２６、
出力制御パルスＲＤ_ を受けて検索結果をあらわす複数
のデータのうちのどのデータを出力するかを指示する出
力制御回路１２８、および一致信号ＨＯＵＴ_ と最終段
フラグとを切り換えてトライステートバッファの制御端
子に入力するマルチプレクサ１２９が備えられている。

【００７７】マルチプレクサ１２９は、フリップフロッ
プ１３１の出力と出力制御回路１２８の出力とにより切
り換え制御され、一連の検索を実行している間は、フリ
ップフロップ１３１が検索パルスＷＲ_ を受けて論理
‘１’の状態にあり、マルチプレクサ１２９は、メモリ
部１１から出力された一致信号ＨＯＵＴ_ を出力するよ
う制御される。またこのとき、出力制御回路１２８は、
一致情報格納レジスタ１２７、およびメモリ部１１に向
けて出力を禁止する制御信号を出力するとともに、一致
アドレス格納レジスタ１３０に向けて一致アドレスＡＤ
を出力するよう制御信号を出力する。したがって、一連
の検索中は、図４に示す第２の実施形態と同様、メモリ
部１１で一致が検出され、一致号ＨＯＵＴ_ が論理
‘０’にアサートされると、トライステートバッファ１
１０から一致アドレスＡＤが出力される。

【００７８】また、一連の検索が終了した後、出力制御
パルスＲＤ_ が入力されると、フリップフロップ１３１
がリセットされ、今度は、マルチプレクサ１２９は、出
力制御回路１２８の出力により切り換え制御される。出
力制御回路１２８は、出力制御パルスＲＤ_ が入力され
ると、出力すべき検索結果を選択する。この出力すべき
検索結果としては、本実施形態においては、一致情報格
納レジスタ１２７に格納された一致情報、メモリ部１１
から読み出される、一致アドレスＡＤに格納された格納
データ、および、一致アドレス格納レジスタ１３０に格
納された一致アドレスの３種類の情報がある。一致アド
レス格納レジスタ１３０に格納された一致アドレスＡ
Ｄ、もしくは、メモリ部１１から読み出される、一致ア
ドレスＡＤに格納された格納データを出力する場合は、
複数の連想メモリのうち、一致が検出された（ＨＯＵＴ
_ ＝‘０’）連想メモリからその情報を出力することに
なるので、出力制御回路１２８は、マルチプレクサ１２
９を、一致信号ＨＯＵＴ_ 側に切り換える。また、出力
制御回路１２８によって出力を指示された一致アドレス
格納レジスタ１３０もしくはメモリ部１１は、一致アド
レスＡＤもしくはその格納データを出力する。これによ
り、出力バス１００Ｂには、一致が検出された連想メモ
リから、一致アドレスＡＤ、もしくはその格納データが
出力される。

【００７９】一方、一致情報格納レジスタ１２７に格納
された一致情報を出力する場合は、システム全体として
いずれかの連想メモリで一致が検出されたか否かを知る
必要があり、したがって最終段の連想メモリからその一
致情報を出力させる必要がある。このため、出力制御回
路１２８は、マルチプレクサ１２９を、最終段フラグレ
ジスタ１２６に格納された最終段フラグを出力する側に
切り換え、かつ一致情報格納レジスタ１２７に向けて、
その一致情報格納レジスタ１２７に格納された一致情報
を出力するように指示する。こうすることにより、出力
バス１００Ｂには、最終段の連想メモリから一致情報が
出力される。

【００８０】この図１４に示す第９の実施形態において
は、上記のように、一連の検索の際に所定の検索結果
（ここに示す例では一致アドレスＡＤ）を出力するとと
もに、検索終了後においては検索結果をあらわす複数種
類の情報を出力することができるよう構成したため、検
索中のみでなく、検索後においても出力バス１００Ｂを
有効に利用することができる。

【００８１】図１５は、図３に示す、複数の連想メモリ
を備えたシステムに適合する、本発明の連想メモリの第
１０の実施形態を示す模式図である。図１５に示す実施
形態は、図１４に示す実施形態に、図１１，図１３と同
様なゲート回路１１４を追加し、マルチプレクサ１２９
を、選択信号ＳＥＬ_ によっても切換え可能としたもの
である。検索パルスＷＲ_ の入力によりフリップフロッ
プ１３１の出力が論理‘１’にあるとき、選択信号ＳＥ
Ｌ_ の論理に応じて、メモリ部１１から出力された一致
信号ＨＯＵＴ_ もしくはゲート回路１１４の出力がマル
チプレクサ１２９から出力され、それぞれ、上段側の連
想メモリの一致情報ＨＩ_ は参照せずに自分自身で一致
ＨＯＵＴ_ が検出された（ＨＯＵＴ_ ＝‘０’）場合
に、あるいは、自分自身で一致が検出され（ＨＯＵＴ_
＝‘０’）、かつ、上段側の連想メモリのいずれでも一
致が検出されなかった（ＨＩ_ ＝‘１’）場合に、一致
アドレスＡＤが出力される。

【００８２】一連の検索が終了した後、出力制御線１３
２から出力制御信号ＲＤ_ による検索結果の情報出力に
ついては、図１４の場合と同様であり、重複説明は省略
する。このように本発明においては、種々の実施形態を
組み合わせることができる。

【００８３】

【発明の効果】以上説明したように、本発明の連想メモ
リは、データ入力端子とデータ出力端子とを分けたた
め、検索結果に対応するデータを高速に得ることができ
る。

【図面の簡単な説明】

【図１】本発明の一実施例の連想メモリがバスに接続さ
れた状態を示す模式図である。

【図２】図１に示す連想メモリとＳＲＡＭとが接続され
たシステムを示す模式図である。

【図３】連想メモリが複数個備えたシステムを示す図で
ある。

【図４】図３に示すような、連想メモリ複数個を備えた
システムに適合する、本発明の連想メモリの第２の実施
形態を示す模式図である。

【図５】図３に示す、複数の連想メモリを備えたシステ
ムに適合する、本発明の連想メモリの第３の実施形態を
示す模式図である。

【図６】図３に示す、複数の連想メモリを備えたシステ
ムに適合する、本発明の連想メモリの第３の実施形態を
示すタイミングチャートである。

【図７】図３に示す、複数の連想メモリを備えたシステ
ムに適合する、本発明の連想メモリの第４の実施形態を
示す模式図である。

【図８】図３に示す、複数の連想メモリを備えたシステ
ムに適合する、本発明の連想メモリの第５の実施形態を
示す模式図である。

【図９】図３に示す、複数の連想メモリを備えたシステ
ムに適合する、本発明の連想メモリの第６の実施形態を
示す模式図である。

【図１０】図３に示す、複数の連想メモリを備えたシス
テムに適合する、本発明の連想メモリの第６の実施形態
の接続状態を示す模式図である。

【図１１】図３に示す、複数の連想メモリを備えたシス
テムに適合する、本発明の連想メモリの第７の実施形態
を示す模式図である。

【図１２】図３に示す、複数の連想メモリを備えたシス
テムに適合する、本発明の連想メモリの第７の実施形態
の接続状態を示す模式図である。

【図１３】図３に示す、複数の連想メモリを備えたシス
テムに適合する、本発明の連想メモリの第８の実施形態
を示す模式図である。

【図１４】図３に示す、複数の連想メモリを備えたシス
テムに適合する、本発明の連想メモリの第９の実施形態
を示す模式図である。

【図１５】図３に示す、複数の連想メモリを備えたシス
テムに適合する、本発明の連想メモリの第１０の実施形
態を示す模式図である。

【図１６】連想メモリの一例を表わした回路ブロック図
である。

【図１７】連想メモリがバスに接続された状態を示す模
式図である。

【図１８】連想メモリが接続されたバスに、さらにＳＲ
ＡＭが接続されたシステムを示す模式図である。

【図１９】データ拡張機能を備えた連想メモリの一例を
示すブロック図である。

【図２０】群構造のデータの一例を示す図である。

【図２１】データ拡張機能を備えた連想メモリの他の例
を示すブロック図である。

【図２２】可変長のデータ線を実現する一つの方式を示
した模式図である。

【図２３】可変のデータ線を実現するもう一つの方式を
示した模式図である。

【図２４】属性がＩかそれ以外かを判定する属性判定回
路の一例の回路図である。

【符号の説明】

１０，１０Ａ，１０Ｂ，…，１０Ｎ 連想メモリ １０ａ データ入力端子 １０ｂ データ出力端子 １１ メモリ部 １１＿１，１１＿２，… メモリワード ８０ ＳＲＡＭ １００Ａ データ入力バス １００Ｂ データ出力バス １１０ トライステートバッファ １１１ カウンタ １１２ レジスタ １１３ 比較回路 １１４，１１５，１１６ ゲート回路 １２２ 出力制御フラグレジスタ １２３ カウンタ １２４ 出力許容フラグレジスタ １２５ マルチプレクサ １２６ 最終段フラグレジスタ １２７ 一致情報格納レジスタ １２８ 出力制御回路 １３０ 一致アドレス格納レジスタ １３１ フリップフロップ

フロントページの続き (56)参考文献 特開 平５−189978（ＪＰ，Ａ) 特開 平１−161550（ＪＰ，Ａ) 特開 平６−236692（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 15/00 - 15/06 ＷＰＩ（ＤＩＡＬＯＧ)

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 複数のデータ群それぞれを構成する複数
   の格納データを各格納データ毎に記憶する複数のメモリ
   ワードを備え、複数の参照データが順次入力され、入力
   された参照データの全部もしくは所定の一部のビットパ
   ターンと、前記複数の格納データそれぞれの、全部もし
   くは前記所定の一部に対応する部分のビットパターンと
   の一致不一致を検索する過程を、順次入力された複数の
   参照データについて複数回繰り返すことにより、所望の
   データ群を構成する複数の格納データが記憶された複数
   のメモリワードからなるメモリワード群を検出する連想
   メモリにおいて、 所定のデータ入力バスに接続され該データ入力バス上を
   順次伝送されてきた前記複数の参照データを順次入力す
   るデータ入力端子と、 入力された各参照データを用いた各検索の結果、もしく
   は該各検索を含む複数回にわたる一連の検索の結果を、
   前記データ入力バスとは異なるデータ出力バスに出力す
   るデータ出力端子と、 検索により一致が検出された場合に前記結果を前記デー
   タ出力端子に伝達し、検索により不一致が検出された場
   合に前記データ出力端子を該連想メモリの内部回路から
   切り離す出力回路と を備えたことを特徴とする連想メモ
   リ。
2. 【請求項２】 複数のデータ群それぞれを構成する複数
   の格納データを各格納データ毎に記憶する複数のメモリ
   ワードを備え、複数の参照データが順次入力され、入力
   された参照データの全部もしくは所定の一部のビットパ
   ターンと、前記複数の格納データそれぞれの、全部もし
   くは前記所定の一部に対応する部分のビットパターンと
   の一致不一致を検索する過程を、順次入力された複数の
   参照データについて複数回繰り返すことにより、所望の
   データ群を構成する複数の格納データが記憶された複数
   のメモリワードからなるメモリワード群を検出する連想
   メモリにおいて、 所定のデータ入力バスに接続され該データ入力バス上を
   順次伝送されてきた前記複数の参照データを順次入力す
   るデータ入力端子と、 入力された各参照データを用いた各検索の結果、もしく
   は該各検索を含む複数回にわたる一連の検索の結果を、
   前記データ入力バスとは異なるデータ出力バス に出力す
   るデータ出力端子と、 複数回にわたる検索の中で特定の検索が行なわれたこと
   を認識する特定検索認識手段と、 前記特定検索認識手段により特定の検索が行なわれたこ
   とが認識され、かつ一致が検出された場合に、前記結果
   を前記データ出力端子に伝達し、前記特定検索認識手段
   により特定の検索ではないことが認識された場合、もし
   くは一致が検出されなかった場合に、前記データ出力端
   子を、該連想メモリの内部回路から切り離す出力回路と
   を 備えたことを特徴とする連想メモリ。
3. 【請求項３】複数のデータ群それぞれを構成する複数の
   格納データを各格納データ毎に記憶する複数のメモリワ
   ードを備え、複数の参照データが順次入力され、入力さ
   れた参照データの全部もしくは所定の一部のビットパタ
   ーンと、前記複数の格納データそれぞれの、全部もしく
   は前記所定の一部に対応する部分のビットパターンとの
   一致不一致を検索する過程を、順次入力された複数の参
   照データについて複数回繰り返すことにより、所望のデ
   ータ群を構成する複数の格納データが記憶された複数の
   メモリワードからなるメモリワード群を検出する連想メ
   モリにおいて、 所定のデータ入力バスに接続され該データ入力バス上を
   順次伝送されてきた前記複数の参照データを順次入力す
   るデータ入力端子と、 入力された各参照データを用いた各検索の結果、もしく
   は該各検索を含む複数回にわたる一連の検索の結果を、
   前記データ入力バスとは異なるデータ出力バスに出力す
   るデータ出力端子と、 複数回にわたる検索の中で特定の検索が行なわれたこと
   を認識する特定検索認識手段と、検索により一致が検出された場合に前記結果を前記デー
   タ出力端子に伝達し、検索により不一致が検出された場
   合に前記データ出力端子を該連想メモリの内部回路から
   切り離す第１のモードと、前記特定検索認識手段により
   特定の検索が行なわれたことが認識され、かつ一致が検
   出された場合に、前記結果を前記データ出力端子に伝達
   し、前記特定検索認識手段により特定の検索ではないこ
   とが認識された場合、もしくは一致が検出されなかった
   場合に、前記データ出力端子を、 該連想メモリの内部回
   路から切り離す第２のモードとを有する出力回路と、 該出力回路のモードを自在に切り換えるモード切換手段
   と を備えたことを特徴とする連想メモリ。
4. 【請求項４】複数のデータ群それぞれを構成する複数の
   格納データを各格納データ毎に記憶する複数のメモリワ
   ードを備え、複数の参照データが順次入力され、入力さ
   れた参照データの全部もしくは所定の一部のビットパタ
   ーンと、前記複数の格納データそれぞれの、全部もしく
   は前記所定の一部に対応する部分のビットパターンとの
   一致不一致を検索する過程を、順次入力された複数の参
   照データについて複数回繰り返すことにより、所望のデ
   ータ群を構成する複数の格納データが記憶された複数の
   メモリワードからなるメモリワード群を検出する連想メ
   モリにおいて、 所定のデータ入力バスに接続され該データ入力バス上を
   順次伝送されてきた前記複数の参照データを順次入力す
   るデータ入力端子と、 入力された各参照データを用いた各検索の結果、もしく
   は該各検索を含む複数回にわたる一連の検索の結果を、
   前記データ入力バスとは異なるデータ出力バスに出力す
   るデータ出力端子と、 該連想メモリ複数個が共通の、前記データ入力バスおよ
   び前記データ出力バスに接続された場合における、自分
   よりも優先度の高い連想メモリで一致が検出されたか否
   かを表す情報を入力する一致情報入力端子と、 自分自身で一致が検出されたか否かを表わす情報を出力
   する一致情報出力端子と、 自分自身より優先度の高い連想メモリで一致が検出され
   ず、かつ自分自身で一致が検出された場合に前記結果を
   前記データ出力端子に伝達し、自分自身より優先度の高
   い連想メモリで一致が検出された場合、もしくは自分自
   身で一致が検出されなかった場合に、前記データ出力端
   子を、自分自身の内部回路から切り離す出力回路 を備え
   たことを特徴とする連想メモリ。
5. 【請求項５】複数のデータ群それぞれを構成する複数の
   格納データを各格納データ毎に記憶する複数のメモリワ
   ードを備え、複数の参照データが順次入力され、入力さ
   れた参照データの全部もしくは所定の一部のビットパタ
   ーンと、前記 複数の格納データそれぞれの、全部もしく
   は前記所定の一部に対応する部分のビットパターンとの
   一致不一致を検索する過程を、順次入力された複数の参
   照データについて複数回繰り返すことにより、所望のデ
   ータ群を構成する複数の格納データが記憶された複数の
   メモリワードからなるメモリワード群を検出する連想メ
   モリにおいて、 所定のデータ入力バスに接続され該データ入力バス上を
   順次伝送されてきた前記複数の参照データを順次入力す
   るデータ入力端子と、 入力された各参照データを用いた各検索の結果、もしく
   は該各検索を含む複数回にわたる一連の検索の結果を、
   前記データ入力バスとは異なるデータ出力バスに出力す
   るデータ出力端子と、 該連想メモリ複数個が共通の、前記データ入力バスおよ
   び前記データ出力バスに接続された場合における、自分
   よりも優先度の高い連想メモリで一致が検出されたか否
   かを表す情報を入力する一致情報入力端子と、 自分自身で一致が検出されたか否かを表わす情報を出力
   する一致情報出力端子と、検索により一致が検出された場合に前記結果を前記デー
   タ出力端子に伝達し、検索により不一致が検出された場
   合に前記データ出力端子を自分自身の内部回路から切り
   離す第１のモードと、自分自身より優先度の高い連想メ
   モリで一致が検出されず、かつ自分自身で一致が検出さ
   れた場合に前記結果を前記データ出力端子に伝達し、自
   分自身より優先度の高い連想メモリで一致が検出された
   場合、もしくは自分自身で一致が検出されなかった場合
   に、前記データ出力端子を、自分自身の内部回路から切
   り離す第３のモードとを有する出力回路と、 該出力回路のモードを自在に切り換えるモード切換手段
   と を備えたことを特徴とする連想メモリ。
6. 【請求項６】 複数回にわたる検索の中で特定の検索が
   行なわれたことを認識する特定検索認識手段を備え、 前記出力回路が、前記第１のモードに代えて、もしくは
   該第１のモードとともに、前記特定検索認識手段により
   特定の検索が行なわれたことが認識され、かつ一致が検
   出された場合に、前記結果を前記データ出力端子に伝達
   し、前記特定検 索認識手段により特定の検索ではないこ
   とが認識された場合、もしくは一致が検出されなかった
   場合に、前記データ出力端子を、自分自身の内部回路か
   ら切り離す第２のモードを有するものである ことを特徴
   とする請求項５記載の連想メモリ。
7. 【請求項７】 前記一致情報出力端子に代えて、自分自
   身で一致が検出されず、かつ自分よりも優先度の高い連
   想メモリでも一致が検出されなかったか、あるいは、自
   分自身もしくは自分よりも優先度の高い連想メモリで一
   致が検出されたかを表わす情報を出力する一致情報出力
   端子を備えたことを特徴とする請求項４から６のうちい
   ずれか１項記載の連想メモリ。
8. 【請求項８】 前記出力回路が、一連の検索の間、検索
   の結果得られる複数種類の情報のうちの所定の第１の種
   類の情報を出力し、該一連の検索終了後、外部からの要
   求に応じて、前記複数種類の情報のうちの少なくとも１
   種類の、第２の種類の情報を出力するものであることを
   特徴とする請求項１から７のうちいずれか１項記載の連
   想メモリ。