JPH08171800A - 連想メモリ - Google Patents

Abstract

(57)【要約】 【目的】本発明は、一致検索の行われるデータ幅を複数
のワードに拡張する機能、すなわち、連続する複数回の
検索でそれぞれ一致が検出された場合に全体としての一
致が検出される機能を備えた連想メモリに関し、メモリ
ワード群（データ群）を単位とした取扱いを容易化す
る。 【構成】各メモリワードが、該各メモリワードに対応す
る各アドレスを有するとともに、各メモリワード群が、
該各メモリワード群に対応する各代表アドレスを有す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一致検索の行われるデ
ータ幅を複数のワードに拡張する機能、すなわち、連続
する複数回の検索でそれぞれ一致が検出された場合に全
体としての一致が検出される機能を備えた連想メモリに
関する。

【０００２】

【従来の技術】従来より、配列された複数の各メモリワ
ードそれぞれに各ディジタルデータを記憶しておき、検
索データを入力し、入力された検索データの全部もしく
は所定の一部のビットパターンと一致するビットパター
ンを有するディジタルデータが記憶されたメモリワード
を検索する連想メモリ（Ａｓｓｏｃｉａｔｉｖｅ Ｍｅ
ｍｏｒｙ，内容アドレス式メモリ；Ｃｏｎｔｅｎｔ Ａ
ｄｄｒｅｓｓａｂｌｅＭｅｍｏｒｙ）が提案されてい
る。

【０００３】図１０は、連想メモリの一例を表わした回
路ブロック図である。この連想メモリ１０には、ｍビッ
トを１ワードとする、互いに図の横方向に並ぶｍビット
のメモリセルからなる多数のメモリワード１１＿１，１
１＿２，…，１１＿ｎが備えられている。またこの連想
メモリ１０は、１ワードの検索データが入力されラッチ
される検索データレジスタ１２を備え、検索データレジ
スタ１２にラッチされた検索データの全部もしくは所定
の一部のビットパターンと、各メモリワード１１＿１，
１１＿２，…，１１＿ｎに記憶された格納データのうち
上記ビットパターンと対応する部分のビットパターンと
の一致不一致が比較され、各メモリワード１１＿１，１
１＿２，…，１１＿ｎのそれぞれに対応して備えられた
一致線１４＿１，１４＿２，…，１４＿ｎのうちビット
パターンが一致したメモリワード１１＿１，１１＿２，
…，１１＿ｎに対応する一致線１４＿１，１４＿２，
…，１４＿ｎに論理‘１’（ここでは５Ｖとする）の一
致信号が出力される。それ以外の一致線１４＿１，１４
＿２，…，１４＿ｎは論理‘０’（ここでは０Ｖとす
る）にとどまる。

【０００４】これらの一致線１４＿１，１４＿２，…，
１４＿ｎは各フラグレジスタ１５＿１，１５＿２，…，
１５＿ｎの出力線９１，９２，…，ｎを介してプライオ
リティエンコーダ１６に接続されており、これらの一致
線１４＿１，１４＿２，…，１４＿ｎに出力された信号
は、各フラグレジスタ１５＿１，１５＿２，…，１５＿
ｎに格納される。ここでは、一例として、図示のよう
に、各フラグレジスタ１５＿１，１５＿２，…，１５＿
ｎにそれぞれ‘０’，‘１’，‘１’，‘０’，…，
‘０’，‘０’が格納されたものとする。これらのフラ
グレジスタ１５＿１，１５＿２，…，１５＿ｎに格納さ
れた信号はプライオリティエンコーダ１６に入力され
る。プライオリティエンコーダ１６には、エンコードパ
ルスＥＰが入力され、エンコードパルスＥＰが入力され
る毎に、所定の優先順位づけに従って、論理‘１’の信
号が格納されたフラグレジスタ（ここではフラグレジス
タ１５＿２とフラグレジスタ１５＿３の２つ）のうちの
優先度の高いフラグレジスタに対応するアドレス信号Ａ
Ｄが順次出力される。ここでは、添字が若いほど優先順
位が高いものとし、従ってエンコードパルスＥＰが１つ
だけ入力されると、フラグレジスタ１５＿２に対応する
メモリアドレスが出力される。このプライオリティエン
コーダ１６から出力されたアドレス信号ＡＤは、必要に
応じてアドレスデコーダ１７に入力される。アドレスデ
コーダ１７ではこの入力されたアドレス信号ＡＤをデコ
ードして、各メモリワード１１＿１，１１＿２，…，１
１＿ｎそれぞれに対応して備えられたワード線１８＿
１，１８＿２，…，１８＿ｎのうちの入力されたアドレ
ス信号ＡＤに対応するいずれか１本のワード線（ここで
はワード線１８＿２）にアクセス信号（ここでは論理
‘１’の信号）を出力する。これによりアクセス信号の
出力されたワード線１８＿２に対応するメモリワード１
１＿２に記憶されている格納データが出力レジスタ１９
に読み出される。

【０００５】次に、エンコードパルスＥＰがもう１つ入
力されると、今度はフラグレジスタ１５＿３に対応する
メモリワード１１＿３のアドレスを得ることができる。
上記のように、連想メモリ１０は、検索データの全部も
しくは所定の一部のデータを用いて多数のメモリワード
１１＿１，１１＿２，…，１１＿ｎに記憶された格納デ
ータを検索し、一致する格納データを有するメモリワー
ドのアドレスを得、必要に応じてそのメモリワードに記
憶されたデータ全体を読み出すことができるように構成
されたメモリである。

【０００６】上記のような基本構成を有する連想メモリ
において、一致検索の対象となるデータ幅を２ワードも
しくはそれ以上の複数ワードに拡張する技術が提案され
ている。図１１は、データ拡張機能を備えた連想メモリ
の一例を示すブロック図である。図１０に示した連想メ
モリの構成要素と対応する構成要素には、図１０に付し
た符号と同一の符号を付して示し、その要素についての
重複説明は省略する。

【０００７】各メモリワード１１＿１，１１＿２，…か
ら延びる各一致線１４＿１，１４＿２，…，は、各アン
ドゲート２０＿１，２０＿２，…の一方の入力端子に接
続されている。また各アンドゲート２０＿１，２０＿
２，…の他方の入力端子には各オアゲート２１＿２，２
１＿３，…の出力端子が接続されており、各オアゲート
２１＿２，２１＿３，…の一方の入力端子は、初回検索
制御線２２に接続されている。ただし図示の一番上のア
ンドゲート２０＿１に対応するオアゲートは省略されて
おり、そのアンドゲート２０＿１の入力端子に初回検索
制御線２２が直接接続されている。

【０００８】各アンドゲート２０＿１，２０＿２，…の
出力端子は各第１のフラグレジスタ２３＿１，２３＿
２，…のデータ入力端子に接続され、各第１のフラグレ
ジスタ２３＿１，２３＿２，…の出力端子は各第２のフ
ラグレジスタ２４＿１，２４＿２，…の入力端子に接続
されている。各第２のフラグレジスタ２４＿１，２４＿
２，…の出力端子は、図１０に示すプライオリティエン
コーダ１６（図１１では図示省略）に接続されるととも
に、図１１の下方に隣接するメモリワードに対応するオ
アゲート２１＿２，２１＿３，…の入力端子に接続され
ている。

【０００９】互いに対応する第１および第２のフラグレ
ジスタ２３＿１，２４＿１，；２３＿２，２４＿２，…
の各ペアが図４に示す各フラグレジスタ１５＿１，１５
＿２，…に対応する。第１のフラグレジスタ２３＿１，
２３＿２，…と第２のフラグレジスタ２４＿１，２４＿
２，…には、ともに、一致結果ラッチ制御線２５に出力
される一致結果ラッチ信号Ｓ１が入力され、その一致結
果ラッチ信号Ｓ１により各データ入力端子から入力され
た入力データがラッチされるが、第１のフラグレジスタ
２３＿１，２３＿２，…には、一致結果ラッチ信号５１
の立ち上がりａの時点における入力データがラッチさ
れ、第２のフラグレジスタ２４＿１，２４＿２，…に
は、一致結果ラッチ信号Ｓ１の立ち下がりｂの時点の入
力データがラッチされる。

【００１０】以上のように構成された連想メモリにおい
ては、以下のようにして一致検索が行われる。尚、ここ
では図示のように、各メモリワード１１＿１，１１＿
２，１１＿３，１１＿４，１１＿５，１１＿６…には、
各格納データＡ，Ｂ，Ｃ，Ｄ，Ｃ，Ｆ，…が格納されて
いるものとする。ここで、各格納データを単独に検索す
る際は、検索データＲＥＦ＿ＤＡＴＡを入力して検索を
行う際に、初回検索制御線２２に初回検索タイミング信
号Ｓ２を出力する。ここでは、検索データＲＥＦ＿ＤＡ
ＴＡとしてデータ‘Ｂ’を入力したものとすると、デー
タ‘Ｂ’が格納されたメモリワード１１＿２に対応する
一致線１４＿２に論理‘１’の一致信号が出力されてア
ンドゲート２０＿２に入力され、また、これとともに初
回検索タイミング信号Ｓ２がオアゲート２１＿２を経由
してアンドゲート２０＿２に入力されるため、アンドゲ
ート２０＿２から論理‘１’の信号が出力される。また
このとき、他の一致線１４＿１；１４＿３，１４＿４，
…には論理‘０’の信号が出力されるため、それに対応
する他のアンドゲート２０＿１；２０＿３，２０＿４，
…からは論理‘０’の信号が出力される。

【００１１】アンドゲート２０＿２から出力された論理
‘１’の信号は、一致結果ラッチ制御線２５に出力され
た一致結果ラッチ信号Ｓ１の立ち上がりａのタイミング
で第１のフラグレジスタ２３＿２にラッチされ、それに
引き続く一致結果ラッチ信号Ｓ１の立ち下がりｂのタイ
ミングで第２のフラグレジスタ２４＿２にラッチされ
る。

【００１２】また第１のフラグレジスタ２３＿２および
第２のフラグレジスタ２４＿２に論理‘１’の信号がラ
ッチされる各タイミングで、他の第１フラグレジスタ２
３＿１；２３＿３，２３＿４，…、および他の第２のフ
ラグレジスタ２４＿１；２４＿３，；２４＿４，…には
論理‘０’の信号がラッチされる。このようにして各第
２のフラグレジスタ２４＿１，２４＿２，２４＿３，…
にラッチされた論理‘０’，‘１’，‘０’，…の信号
が図４に示すプライオリティエンコーダ１６に入力さ
れ、メモリワード１１＿２のアドレス信号ＡＤが得られ
る。

【００１３】次に、データ幅が拡張された検索を行う場
合について説明する。ここでは、２ワードに拡張され
た、データ‘Ｂ’とデータ‘Ｃ’からなる２ワードデー
タを検索する場合について説明する。この場合、先ず上
記と同様にして、データ‘Ｂ’の検索を行う。これによ
り、メモリワード１１＿２に対応する第１および第２の
フラグレジスタ２３＿２，２４＿２に論理‘１’の信号
がラッチされる。次に検索データＲＥＦ＿ＤＡＴＡとし
てデータ‘Ｃ’を入力して検索を行うが、このときは初
回検索制御線２２には初回検索タイミング信号Ｓ２は出
力せずに、初回検索制御線２２は論理‘０’の状態に保
っておく。検索データＲＥＦ＿ＤＡＴＡとしてデータ
‘Ｃ’を入力して検索を行うと、図示の２つのメモリワ
ード１１＿３，１１＿５にそれぞれ対応する一致線１４
＿３，１４＿５に論理‘１’の一致信号が出力される
が、オアゲート２１＿３には、第２のフラグレジスタ２
４＿２にラッチされている論理‘１’の信号が入力され
ているため一致線１４＿３の一致信号はアンドゲート２
０＿３を通過し、第１および第２のフラグレジスタ２３
＿３，２４＿３に、一致を表わす論理‘１’の信号がラ
ッチされる。一方オアゲート２１＿５には、第２のフラ
グレジスタ２４＿４にラッチされている論理‘０’の信
号が入力されているため一致線１４＿５の一致信号はア
ンドゲート２０＿５で遮断され、第１および第２のフラ
グレジタ２３＿５，２４＿５には不一致を表わす論理
‘０’の信号がラッチされることになる。このようにし
て、データ‘Ｂ’とデータ‘Ｃ’のペアからなる２ワー
ドデータの一致検出が行われる。３ワード以上のデータ
の一致検出も同様にして行われる。

【００１４】ただし、図１１に示す連想メモリは、デー
タ幅拡張機能を備えてはいるが、２ワード，３ワード等
に拡張されるデータは、互いに隣接したメモリワードに
所定の順序で格納されている必要があり、検索しようと
する複数のデータが互いに離れたメモリワードに格納さ
れている場合や逆の順序、例えばデータ‘Ｃ’，データ
‘Ｂ’の順序に格納されている場合には複数のデータを
結合した一致検出を行うことはできない。

【００１５】このような検索が必要となる場合のデータ
構造を、図１２に示す。図１２には、それぞれ属性Ｉ，
ＩＩ，ＩＩＩ，ＩＶが付された４つのデータがセットと
なって１つのデータ群を構成しているデータ構造が示さ
れている。データ群および属性の概念を明確にするため
に一例を挙げると、例えば各群番号１，２，３，４，…
毎の各データ群は各個人に属するデータであり、属性Ｉ
はその人の氏名，属性ＩＩはその人の生年月日、属性Ｉ
ＩＩは住所、……等を示している。

【００１６】このように各属性Ｉ，ＩＩ，ＩＩＩ，ＩＶ
が付された複数のデータからなるデータ群を連想メモリ
に格納しておいて検索を行う場合に、例えば群番号１の
データ群を検索する場合を例に説明すると、データ
‘Ａ’の検索とデータ‘Ｂ’の検索をこの順に行って、
一致するデータ群の残りのデータ‘Ｃ’，‘Ｄ’を読み
出すことだけではなく、例えばデータ‘Ａ’の検索とデ
ータ‘Ｄ’の検索を行って残りのデータ‘Ｂ’，‘Ｃ’
を読み出したい場合や、データ‘Ｂ’の検索を先に行
い、次にデータ‘Ａ’の検索を行いたい場合がある。

【００１７】しかし、上述したワード幅拡張機能を備え
た連想メモリ（図１１参照）では、このような検索は不
可能である。また上述した連想メモリでは、データ
‘Ａ’とデータ‘Ｂ’の検索を行った場合に、図１２に
示す群番号１の欄にある属性Ｉの付されたデータ‘Ａ’
と属性ＩＩの付されたデータ‘Ｂ’とのペアと、群番号
４の欄にある属性ＩＩの付されたデータ‘Ａ’と属性Ｉ
ＩＩの付されたデータ‘Ｂ’とのペアとの区別をするこ
とはできず、例えば、‘氏名’という属性Ｉと‘生年月
日’という属性ＩＩの情報を基にそれらが一致する特定
の個人の属性ＩＩＩ，ＩＶの情報を知ろうとしても、属
性ＩＩと属性ＩＩＩのペアでも一致が検出される等必要
な情報以外のノイズが混入してしまうことになる。

【００１８】このような問題を解決するために、不連続
な属性における検索も可能とした新規な連想メモリを、
特願平５−２４８１２１号に提案した。

【００１９】

【発明が解決しようとする課題】しかしながら、この連
想メモリにおいて、一連のデータ群中のデータについ
て、例えば属性毎に検索を行った場合に、一致あるいは
不一致のアドレスの管理が煩雑化し、データ群が記憶さ
れたメモリワード群を単位とした取扱いが複雑化すると
いう問題点がある。

【００２０】本発明は、上記事情に鑑み、データ群が記
憶されたメモリワード群を単位とした取扱いが簡便化さ
れた連想メモリを提供することを目的とする。

【００２１】

【課題を解決するための手段】上記目的を達成する本発
明の第１の連想メモリは、多数の格納データを記憶して
おき、検索データが入力され、入力された検索データに
対応する格納データを検索する連想メモリにおいて、
（１）それぞれが複数の格納データの集合からなる複数
のデータ群を構成する各格納データを、各格納データ毎
に記憶する複数のメモリワードを備え、（２）各メモリ
ワードが、各メモリワードに対応する各アドレスを有す
るとともに、（３）各データ群を構成する複数の格納デ
ータを記憶する複数のメモリワードからなる各メモリワ
ード群が、各メモリワード群に対応する各代表アドレス
を有することを特徴とする。

【００２２】ここで、上記本発明の第１の連想メモリに
おいて、上記代表アドレスが、その代表アドレスに対応
するメモリワード群を構成する複数のメモリワードに対
応する複数のアドレスのうちの１つのアドレスであるこ
とが好ましい。また、上記本発明の第１の連想メモリに
おいて、上記格納データそれぞれが、該格納データが属
するデータ群の中の位置づけを表わす属性と、該属性が
付されたデータとのペアからなる場合に、上記代表アド
レスが、その代表アドレスに対応するメモリワード群を
構成する複数のメモリワードのうちデータ群を構成する
各属性を代表する所定の属性が格納されたメモリワード
に対応するアドレスであることが好ましい。

【００２３】一方、上記本発明の第１の連想メモリは、
一致が検出された場合にメモリワード群を単位としたア
ドレスによってその一致が検出されたメモリワード群を
知る構成として、以下のように具体化することができ
る。すなわち、そのように構成された、本発明の第２の
連想メモリは、多数の格納データを記憶しておき、検索
データが入力され、入力された検索データに対応する格
納データを検索する連想メモリにおいて、（４）それぞ
れが複数の格納データの集合からなる複数のデータ群を
構成する各格納データを、該各格納データ毎に記憶する
複数のメモリワード（５）検索時に、入力された検索デ
ータに対応する格納データが検出された場合に、各デー
タ群を構成する複数の格納データを記憶する複数のメモ
リワードからなる各メモリワード群のうち、上記対応す
る格納データが格納されたメモリワードが属するメモリ
ワード群に対応する代表アドレスを出力するアドレス出
力回路を備えたことを特徴とする。

【００２４】ここで、さらに具体的には、上記（５）の
アドレス出力回路は、例えば、 （５−１）複数のメモリワードそれぞれに対応して備え
られ、検索時に、入力された検索データに対応する格納
データが記憶されていた場合に活性化される一致線 （５−２）一致線が接続され、所定の優先順位づけに従
って、活性化された一致線に対応するメモリワードの中
の１つのメモリワードのアドレスを生成するプライオリ
ティエンコーダ （５−３）プライオリティエンコーダから出力された上
記１つのメモリワードのアドレスを、その１つのメモリ
ワードが属するメモリワード群に対応する代表アドレス
に変換するアドレスコンバータ を備えた構成とすることができる。

【００２５】ここで、上記（５−１）の一致線は、上記
（５−２）のプライオリティエンコーダに直接に接続さ
れていてもよく、あるいはフラグレジスタ、ゲート回
路、スイッチ等その一致線の信号を保持、変形あるいは
伝達する回路を介して上記（５−２）のプライオリティ
エンコーダに接続されていてもよく、上記の本発明には
それらの双方の態様が含まれる。

【００２６】この、（５−１）〜（５−３）の構成要件
を満足するアドレス出力回路を備えた場合において、上
記格納データそれぞれが、該格納データが属するデータ
群の中の位置づけを表わす属性と、該属性が付されたデ
ータとのペアからなる場合に、上記（５−３）のアドレ
スコンバータが、上記１つのメモリワードのアドレス
に、該１つのメモリワードと、該１つのメモリワードが
属するメモリワード群を構成する複数のメモリワードの
うち、データ群を構成する各属性を代表する所定の属性
が格納されたメモリワードとの間の相対アドレスを加算
もしくは減算することにより、該メモリワード群に対応
する代表アドレスを生成するものであることが好まし
い。

【００２７】また、上記第２の連想メモリにおいて、例
えば上記格納データそれぞれが、該格納データが属する
データ群の中の位置づけを表わす属性と、該属性が付さ
れたデータとのペアからなり、上記（５）のアドレス出
力回路が、 （５−４）複数のメモリワードそれぞれに対応して備え
られ、検索時に、入力された検索データに対応する格納
データが記憶されていた場合に活性化される一致線 （５−５）上記属性それぞれに対応して備えられ検索時
の属性により選択される、活性化された一致線に対応す
るメモリワードが属するメモリワード群に対応する代表
アドレスを生成する複数のエンコード符号化回路 を具備する構成とすることも好ましい態様である。

【００２８】また、例えば、上記格納データそれぞれ
が、該格納データが属するデータ群の中の位置づけを表
わす属性と、該属性が付されたデータとのペアからな
り、上記（５）のアドレス出力回路が、 （５−６）複数のメモリワードそれぞれに対応して備え
られ、検索時に入力された検索データに対応する格納デ
ータが記憶されていた場合に活性化される一致線 （５−７）一致線が活性化されたことを表わす情報を入
力し、その情報の入力位置に応じたアドレスを生成する
エンコード符号化回路 （５−８）検索時の前記属性によって制御され、上記情
報を、活性化された一致線に対応するメモリワードのア
ドレスと、そのメモリワードが属するメモリワード群に
対応する代表アドレスとの差分に対応する分だけ入力位
置をシフトして前記エンコード符号化回路に入力するス
イッチング回路 を具備する構成とすることもできる。

【００２９】また、上記（５）のアドレス出力回路は、
例えば、 （５−９）上記メモリワード群を構成する複数のメモリ
ワードにそれぞれ対応して備えられ、検索時に、入力さ
れた検索データに対応する格納データが記憶されていた
場合に活性化される複数の一致線 （５−１０）上記複数のメモリワードにそれぞれ対応し
る複数の信号線を有し、検索時に、前記メモリワード群
を構成する複数のメモリワードに対応する複数の一致線
のうちのいずれか１本の一致線が活性化された場合に、
この活性化された一致線に対応するメモリワードに記憶
された格納データが属するデータ群を代表する格納デー
タが記憶されたメモリワードに対応する信号線を活性化
するゲート回路 （５−１１）上記信号線が接続され、所定の優先順位づ
けに従って、上記活性化された信号線に対応するメモリ
ワードの中の１つのメモリワードのアドレスを生成し、
該アドレスを、該１つのメモリワードが属するメモリワ
ード群に対応する代表アドレスとして出力するプライオ
リティエンコーダ を備えた構成とすることもできる。

【００３０】ここで、上記（５−１０）の信号線は、上
述した一致線（上記（５−１））の場合と同様、直接に
プライオリティエンコーダに接続されていてもよく、あ
るいはフラグレジスタ、ゲート回路、スイッチ等、その
信号線の信号を保持、変形あるいは伝達する回路を介し
てプライオリティエンコーダに接続されていてもよい。

【００３１】また、上記（５−９）の一致線と、上記
（５−１０）の信号線との間には、上記（５−１０）の
ゲート回路のみでなく、例えばフラグレジスタ、他のゲ
ート回路、スイッチ等、一致線の信号を保持、変形ある
いは伝達する回路が備えられていてもよい。この、（５
−９）〜（５−１１）の構成要件を満足するアドレス出
力回路を備えた場合において、上記格納データそれぞれ
が、該格納データが属するデータ群の中の位置づけを表
わす属性と、該属性が付されたデータとのペアからな
り、上記ゲート回路が、メモリワードに格納された属性
がデータ群を構成する各属性を代表する所定の属性であ
り、かつ、その所定の属性が格納されたメモリワードが
属するメモリワード群を構成する複数のメモリワードに
対応する複数の一致線のうちのいずれか１本の一致線が
活性化された場合に、対応する信号線を活性化するもの
であることが好ましい。

【００３２】また、前述した本発明の第１の連想メモリ
は、メモリワード群を単位して、そのメモリワード群が
「記憶状態」にあるか「空き状態」にあるかを知るため
の構成として、以下のように具体化することができる。
すなわち、そのように具体化された、本発明の第３の連
想メモリは、多数の格納データを記憶しておき、検索デ
ータが入力され、入力された検索データに対応する格納
データを検索する連想メモリにおいて、（６）それぞれ
が複数の格納データの集合からなる複数のデータ群を構
成する各格納データを、各格納データ毎に記憶する複数
のメモリワード（７）上記複数のメモリワードそれぞれ
に対応して備えられ、対応するメモリワードが、検索の
対象とされる有効な検索データが記憶された記憶状態に
あるメモリワードであるか、あるいは有効な検索データ
が記憶されておらずしたがって上書きが許容される空き
状態にあるメモリワードであるかを示すエンプティフラ
グが記憶されるエンプティフラグレジスタ（８）上記複
数のメモリワードそれぞれに対応する信号線を有し、そ
のメモリワードに格納された格納データが、その格納デ
ータが属するデータ群を代表する格納データであり、か
つ、その格納データが格納されたメモリワードに対応す
る前記フラグレジスタに、空き状態を示すエンプティフ
ラグが記憶されていた場合に、対応する信号線を活性化
するゲート回路（９）上記複数のメモリワードそれぞれ
に対応する信号線が接続され、所定の優先順位づけに従
って、上記ゲート回路により活性化された信号線に対応
するメモリワードの中の１つのメモリワードを指定する
プライオリティエンコーダを備えたことを特徴とする。

【００３３】ここで、上記本発明の第３の連想メモリ
は、上記格納データそれぞれが、その格納データが属す
るデータ群の中の位置づけを表わす属性と、属性が付さ
れたデータとのペアからなり、上記ゲート回路が、メモ
リワードに格納された属性がデータ群を構成する各属性
を代表する所定の属性であり、かつ、その所定の属性が
格納されたメモリワードに対応するフラグレジスタに、
空き状態を示すエンプティフラグが記憶されていた場合
に、対応する信号線を活性化するものであってもよい。

【００３４】

【作用】本発明の第１の連想メモリは、各メモリワード
が各アドレスを有するとともに、各メモリワード群が、
各代表アドレスを有するものであるため、メモリワード
群を単位としてアクセスする場合にはその代表アドレス
を用いることにより、あるいは、そのメモリワード群内
のいずれかのメモリワードをアクセスする場合には、代
表アドレスと、メモリワード群内の相対アドレスを用い
ることにより、例えば複数のアドレスを１つのメモリワ
ード群に対応づけるような煩雑さが回避され、メモリワ
ード群を単位とした取扱いが簡便化される。

【００３５】メモリワード群に対応する代表アドレスと
して、メモリワードに対応するアドレスと全く別体系の
アドレスを用いるよりは、そのメモリワード群を構成す
る複数のメモリワードのアドレスのうちの１つ、例えば
それら複数のアドレスのうちの数値の一番小さいアドレ
スを代表アドレスとして用いると、メモリワードのアド
レスとメモリワード群のアドレスとがリンクされた解り
やすいアドレス体系となる。

【００３６】また、格納データが、属性とその属性が付
されたデータとから成る場合、その属性のうちの所定の
属性、例えば数値の一番小さい属性が格納されたメモリ
ワードのアドレスをそのメモリワードが属するメモリワ
ード群の代表アドレスとすると、メモリワードに格納デ
ータを記憶させることにより自動的に代表アドレスが定
義される回路構成とすることができる。

【００３７】また、本発明の第２の連想メモリは、上記
（５）の、代表アドレスを出力するアドレス出力回路を
備えたため、外部で複数のアドレスと１つのメモリワー
ドとを対応づけるような煩雑な操作を行う必要がなく、
メモリワード群を単位とした取扱いが簡便化され、使い
勝手の良い連想メモリとなる。尚、一連の検索の最後で
一致が検索されたか否かは、各メモリワード群毎に、た
かだか一本の一致線のみから出力される。したがってメ
モリワード群を構成する複数のメモリワードに対応する
複数の一致線がすべてプライオリティエンコーダに接続
されていても、本発明の第３の連想メモリにおける、空
き状態にあるメモリワード群を認識するときとは異な
り、一致が検出されたメモリワード群を認識するのに余
計な時間がかかるわけではない。

【００３８】また、本発明の第３の連想メモリは、各メ
モリワードに対応して備えられたエンプティフラグレジ
スタの出力を、そのメモリワードが、１つのデータ群が
格納されるメモリワード群を代表するメモリワードであ
るか否かを判定するゲート回路を介してプライオリティ
エンコーダに入力する機能を備えているため、プライオ
リティエンコーダでは、各メモリワード群毎に空き状態
にあるか否かが判定され、各メモリワード群が空き状態
にあるか否かの検索が高速化され、データ書き込みの速
度が向上する。

【００３９】

【実施例】以下、本発明の実施例について、先願の、特
願平５−２４８１２１号を参考に詳述する。尚、本発明
の第２の連想メモリの実施例あるいは本発明の第３の連
想メモリの実施例は、すなわち、本発明の第１の連想メ
モリの実施例であるため、以下では本発明の第２の連想
メモリの実施例と本発明の第３の連想メモリの実施例に
ついて説明する。

【００４０】図６は、上記先願に係る連想メモリの一例
を示すブロック図である。図１１に示す連想メモリの各
構成要素と同一の構成要素には、図１１に付した符号と
同一の符号を付して示し、相違点についてのみ説明す
る。各メモリワード１１＿１，１１＿２，…は、属性を
格納する属性格納部１１＿１＿１，１１＿２＿１，…と
データを格納するデータ格納部１１＿１＿２，１１＿２
＿２，…とで構成されており、各メモリワード１１＿
１，１１＿２，…には、互いに対応する属性とデータと
のペアからなる格納データがそれぞれ格納されている。
ここでは、図示のように、各メモリワード１１＿１，１
１＿２，１１＿３，１１＿４には、それぞれ、図１２に
示す群番号１に属する、属性Ｉ，データ‘Ａ’、属性Ｉ
Ｉ，データ‘Ｂ’、属性ＩＩＩ，データ‘Ｃ’、属性Ｉ
Ｖ，データ‘Ｄ’が格納されている。また各メモリワー
ド１１＿５，１１＿６，…には、それぞれ、図６に示す
群番号２に属する、属性Ｉ，データ‘Ｃ’、属性ＩＩ，
データ‘Ｆ’、……が格納されている。また検索にあた
っては、属性とデータとのペアからなる検索データＲＥ
Ｆ＿ＤＡＴＡが入力される。

【００４１】各メモリワード１１＿１，１１＿２には、
そこに記憶された格納データ（属性及びデータの双方）
が、入力された検索データ（属性及びデータの双方）と
一致しているときに一致信号が出力される一致線１４＿
１，１４＿２，…のほか、属性のみの一致不一致の信号
が出力される属性一致線３０＿１，３０＿２，…が備え
られている。尚、属性のみの一致も、属性及びデータの
双方の一致も、従来の一致検出回路と同様に構成され、
従来の一致検出回路は連想メモリの分野において極めて
一般的な技術であるため、ここでの図示および説明は省
略する。

【００４２】各メモリワード１１＿１，１１＿２に対応
して第３のフラグレジスタ３１＿１，３１＿２，…が備
えられており、各属性一致線３０＿１，３０＿２，…は
対応する第３のフラグレジスタ３１＿１，３１＿２，…
のデータ入力端子に延びている。また、この連想メモリ
には、図１２に示す各データ群に属するデータが格納さ
れた複数のメモリワードからなるメモリワード群それぞ
れについて１本ずつデータ線３２＿１，３２＿２，…が
備えられており、またデータ線３２＿１，３２＿２，…
と各第２のフラグレジスタ２４＿１，２４＿２，…の出
力端子との間には各第１のスイッチ３３＿１，３３＿
２，…が備えられている。これらの第１のスイッチ３３
＿１，３３＿２，…は具体的にはトランジスタ等を用い
て構成される。後述する他のスイッチについても同様で
ある。各第１のスイッチ３３＿１，３３＿２，…は、対
応する各第３のフラグレジスタ３１＿１，３１＿２，…
に論理‘１’の信号がラッチされているときに導通さ
れ、論理‘０’の信号がラッチされているときには遮断
される。各第３のフラグレジスタ３１＿１，３１＿２，
…は、一致結果ラッチ制御線２５に出力される一致結果
ラッチ信号Ｓ１の立ち下がりｂのタイミングで、対応す
る属性一致線３０＿１，３０＿２，…の信号をラッチす
る。またデータ線３２＿１，３２＿２，…と各オアゲー
ト２１＿１，２１＿２，…の入力端子との間に各第２の
スイッチ３４＿１，３４＿２，…が備えられており、こ
れら各第２のスイッチ３４＿１，３４＿２，…は、対応
する属性一致線３０＿１，３０＿２，…の信号により、
その信号が一致を表わす論理‘１’のときに導通状態、
不一致を表わす論理‘０’の時に遮断状態となるように
制御される。この遮断時における各オアゲート２１
１，２１ ２，…の入力レベルの安定化のために、この
部分にプルダウン抵抗を入れるか、あるいは他の回路方
式を採用してもよい。尚、この図６に示す連想メモリに
は、図５に示す連想メモリと異なり、図示の最上段のメ
モリワード１１＿１に対応するアンドゲート２０＿１の
前段にもオアゲート２１＿１が備えられている。

【００４３】以上のように構成された連想メモリにおい
て、一致検索は以下のようにして行われる。１ワード分
の単独のデータ検索、および連続した複数ワードの検索
のうち第１回目の検索は、図１１に示した従来のワード
拡張機能付連想メモリの場合と同じであるためここでは
説明は省略し、ここでは第１回目の検索において属性Ｉ
Ｉとデータ‘Ｂ’とからなる検索データＲＥＦ＿ＤＡＴ
Ａによってメモリワード１１＿２に対応する第１および
第２のフラグレジスタ２３＿２，２４＿２に論理‘１’
がラッチされたものとする。このとき、属性の一致を受
けてメモリワード１１＿２に対応する属性一致線３０＿
２に論理‘１’の信号が出力され、これにより、対応す
る第３のフラグレジスタ３１＿２にも論理‘１’の信号
がラッチされ、対応する第１のスイッチ３３＿２がオン
し、対応する第２のフラグレジスタ２４＿２に格納され
た、属性及びデータ双方の一致を表わす論理‘１’の信
号がデータ線３２＿１に出力される。またこれととも
に、対応する第２のスイッチ３４＿２もオンするが、第
１回目の検索においてはこれは無用の動作である。

【００４４】次に、属性ＩＶとデータ‘Ｄ’からなる検
索データＲＥＦ＿ＤＡＴＡを入力して検索を行うものと
する。このときは、図１１の連想メモリの場合と同様、
初回検索制御線２２は論理‘０’に保持されている。こ
のとき、属性の一致を受けてメモリワード１１＿４に対
応する属性一致線３０＿４に論理‘１’の信号が出力さ
れ、これにより対応する第２のスイッチ３４＿４がオン
し、データ線３２＿１に出力されていた、メモリワード
１１＿２に対応する第２のフラグレジスタ２４＿２の論
理‘１’の信号がオアゲート２１＿４を経由してアンド
ゲート２０＿４に入力される。このため、メモリワード
１１＿４で属性ＩＶとデータ‘Ｄ’の双方の一致が検出
されて一致線１４＿４に論理‘１’の一致信号が出力さ
れ、一致結果ラッチ制御線２５に出力される一致結果ラ
ッチ信号Ｓ１により、対応する第１および第２のフラグ
レジスタ２３＿４，２４＿４に論理‘１’の信号がラッ
チされる。またこのとき、属性一致線３０＿４に出力さ
れた論理‘１’の信号が、対応する第３のフラグレジス
タ３１＿４にラッチされ、対応する第１のスイッチ３３
＿４がオンし、第２のフラグレジスタ２４＿４の論理
‘１’の信号がデータ線３２＿１に出力される。またこ
の２回目の検索では、メモリワード１１＿２に対応する
属性一致線３０＿２には属性の不一致を表わす論理‘０
が出力されるため、対応する第３のフラグレジスタ３１
＿２には‘０’が格納され、メモリワード１１＿２に対
応する第１のスイッチ３３＿２はオフする。

【００４５】これにより、メモリワード１１＿４に対応
する第２のフラグレジスタ２４＿４の論理‘１’の信号
が出力線１００ ４を介してプライオリティエンコーダ
１６（図１０参照）に入力され、メモリワード１１＿４
のアドレスが得られることになるが、メモリワード１１
＿４には属性ＩＶが格納されていることは予め分かって
おり、同一群内の例えば属性ＩＩＩのデータを読み出し
たいときは、得られたアドレスから１を引いてメモリワ
ード１１＿３のアドレスを求め、そのアドレスをアドレ
スデコーダ１７に入力してメモリワード１１＿３の内容
を読み出せばよい。

【００４６】一方、２回目の検索時に、属性ＩＶとデー
タ‘Ｄ’とからなる検索データに代わり、例えば属性Ｉ
Ｖとデータ‘Ｂ’とからなる検索データで検索が行われ
た場合、メモリワード１１＿４については、属性は一致
するため第２のスイッチ３４＿４がオンし、データ線３
２＿１に出力されている論理‘１’の信号が取り込まれ
るが、データが異なるため一致線１４＿４には不一致を
表わす論理‘０’が出力され、第１及び第２のフラグレ
ジスタ２３＿４，２４＿４には一致が検出されなかった
ことを示す論理‘０’がラッチされる。また、データ
‘Ｂ’が一致するメモリワード１１＿２については属性
が一致せず、したがって属性及びデータの双方も一致し
ない。

【００４７】以上のようにして、図６に示す連想メモリ
では、同一の群内においては、互いに離れたメモリワー
ドに記憶されたデータであっても、もしくはデータの順
序を逆にして検索した場合であっても、検索を行うこと
ができる。ここで、図６に示す連想メモリにおけるデー
タ線３２＿１，３２＿２，…，は、１つの群に属するデ
ータの数が予め定まっているものとしてその長さが固定
されたものであるが、このように固定長のデータ線を備
えると、１つの群に属するデータの数の最大を見積も
り、最大のデータ数に対応した長さのデータ線を備える
必要がある。これではその最大よりも少ない数のデータ
によりデータ群が構成される場合に無駄なメモリワード
が発生することになる。そこで、１つの群に属するデー
タの数に合せてデータ線を可変長とすることが好まし
い。

【００４８】図７は、可変長のデータ線を実現する一つ
の方式を示した模式図である。データ線３２が複数のメ
モリワード１１＿１，１１＿２，１１＿３，…に亘って
延び、そのデータ線３２には、最上端のメモリワード１
１＿１を除く他のメモリワード１１＿２，１１＿３，…
それぞれに対応する各スイッチ４０＿２，４０＿３，…
が互いにシリーズに配置されている。これらの各スイッ
チ４０＿２，４０＿３，４０＿４，…は、対応するメモ
リワード１１＿２，１１＿３，１１＿４，…と、その直
ぐ上段に隣接するメモリワード１１＿１，１１＿２，１
１＿３，…との間に配置されている。それらのスイッチ
４０＿２，４０＿３，４０＿４，…のうちの１つおきの
スイッチ４０＿２，４０＿４，４０＿６，…は第１制御
線４１に出力される第１のスイッチ制御信号によりオン
し、３つおきのスイッチ４０＿３，４０＿７，…は第２
制御線４２に出力される第２のスイッチ制御信号により
オンし、残りのスイッチのうち８つおきのスイッチ４０
＿５，…は第３制御線４３に出力される第３のスイッチ
制御信号によりオンされる。

【００４９】１つのデータ群を構成するデータの数が２
の場合は、第１制御線４１に第１のスイッチ制御信号を
出力することにより１つおきのスイッチ４０＿２，４０
＿４，４０＿６，…をオンさせる。これにより各２つの
メモリワード１１＿１，１１＿２；１１＿３，１１＿
４；１１＿５，１１＿６；…毎に切断されたデータ線が
形成される。また、１つのデータ群を構成するデータの
数が４の場合は、第１制御線４１に第１のスイッチ制御
信号を出力するとともに第２制御線４２に第２のスイッ
チ制御信号を出力する。すると、各４つのメモリワード
１１＿１，１１＿２，１１＿３，１１＿４；１１＿５，
１１＿６，…毎に切断されたデータ線が形成される。同
様にして、１つのデータ群を構成するデータの数が８の
場合は、第１制御線４１、第２制御線４２にそれぞれ第
１および第２のスイッチ制御信号を出力するとともに、
第３制御線４３に第３のスイッチ制御信号を出力する。
これにより各８つのメモリワード１１＿１，…，１１＿
８；１１＿９…毎に切断されたデータ線が形成される。

【００５０】この方式によれば、１つのデータ群を構成
するデータの数が２のべき乗（＝２ ⁿ ）の場合はメモリ
ワードに空きは生じないが、それ以外の、例えば３，
５，６等の場合空きのメモリワードが生じてしまうこと
になる。この空きのメモリワードが生じないように多数
のスイッチ４０＿２，４０＿３，…を任意にオン，オフ
できるように構成すると、制御線の本数が多数本とな
り、またそれらの制御線にスイッチ制御信号を出力する
制御回路が複雑となる。したがって、図７に示す方式
は、データ線の長さを完全に任意に制御するには不向き
である。

【００５１】図８は、可変のデータ線を実現するもう一
つの方式を示した模式図である。多数のメモリワードに
亘ってデータ線３２が延び、そのデータ線３２に互いに
シリーズに接続された、最上端のメモリワードを除く他
のメモリワードそれぞれに対応する各スイッチ４０＿
２，４０＿３，４０＿４，…が備えられている点は図７
の場合と同じである。各メモリワードには、各属性格納
部１１＿１＿１，１１＿２＿１，１１＿３＿１，…が備
えられており、それら属性格納部１１＿１＿１，１１＿
２＿１，１１＿３＿１，…には、図示の各属性Ｉ，Ｉ
Ｉ，ＩＩＩ，ＩＶがそれぞれ格納されている。この例
は、属性格納部１１＿１＿１，１１＿２＿１，１１＿３
＿１，…に格納された属性が属性Ｉかそれ以外の属性Ｉ
Ｉ，ＩＩＩ，ＩＶかに応じて、属性Ｉの場合は対応する
スイッチをオフのままとし、それ以外の属性ＩＩ，ＩＩ
Ｉ，ＩＶの場合は対応するスイッチをオンするように構
成したものである。このように構成すると、１つのデー
タ群を構成するデータの数がいくつであっても、また、
データ数の異なるデータ群が混在していても、各データ
群の先頭に属性Ｉのデータを配置することにより、自動
的に過不足ない数のメモリワード毎に切断されたデータ
線が形成されることになる。

【００５２】図９は、属性がＩかそれ以外かを判定する
属性判定回路の一例を示す回路図である。ここでは属性
Ｉに‘０００’が割り当てられており、属性格納部１１
＿ｉ＿１に格納された属性が属性Ｉ（‘０００’）の場
合オアゲートから‘０’が出力され、したがってトラン
ジスタ４０で構成されたスイッチはオフ状態となり、そ
のトランジスタ４０’の両側のデータ線が電気的に切断
される。属性格納部１１＿ｉ＿１に格納された属性が属
性Ｉ以外の属性の場合はオアゲートから‘１’が出力さ
れ、トランジスタ４０はオン状態となり、そのトランジ
スタの両側のデータ線が接続される。

【００５３】このように、図６に示す連想メモリにおい
て、１つのデータ群を構成するデータの数に応じてデー
タ線３２＿１，３２＿２，…の長さを調整することもで
きる。もちろん、属性データを利用するのではなく、専
用の制御フラグを１ビット設け、それによってスイッチ
を制御することによりデータ線の長さを調整してもよ
い。特に、制御専用のフラグビットを設けた場合、属性
格納部１１ １ １，１１ ２ １，…等の値を自由に
選択できる長所があり、図１２に示される群構造データ
の構成が更に容易になる。

【００５４】群構造のデータを記憶しておいて一致検索
を行う連想メモリにおいては、一致検索の結果知りたい
のは一致したデータ群が記憶されたメモリワード群のア
ドレスである。ところが、上記のような連想メモリで
は、多数のメモリワードそれぞれに対応して一致線が備
えられ、それら多数本の一致線がすべて平等に取り扱わ
れており、一致検索の結果出力されるのは、例えば一連
の検索を行ったときの最後に一致が検出されたメモリワ
ードのアドレスである。

【００５５】したがってこの場合、どの複数のアドレス
が１つのメモリワード群に対応しているかを外部で管理
する必要があり、その管理が極めて煩わしいという問題
がある。そこで、この管理を容易化し得る手法に関し
て、以下に具体的に述べる。図１は、本発明の第２の連
想メモリの第１実施例の、本発明に特徴的なプライオリ
ティエンコーダ５５の部分のみを取出して示した回路図
である。

【００５６】各メモリワード（図６参照）に対応して備
えらえた各一致線１４＿１，１４＿２，…，１４＿ｎか
らの信号は、フラグレジスタ２３＿１，２４＿１；２３
＿２，２４＿２；…等を介してプライオリティエンコー
ダ５５に接続されている。プライオリティエンコーダ５
５からは、エンコードパルスＥＰの入力に応じて、活性
化された一致線に対応したアドレスが出力される。この
アドレスは、特定のメモリワードに対応したアドレスで
あり、そのメモリワードが属するメモリワード群の代表
アドレスとは限らない。

【００５７】プライオリティエンコーダ５５から出力さ
れたアドレスは、本発明にいうアドレスコンバータの一
例である減算器５６に入力される。この減算器５６に
は、検索データを構成する属性を表わす数値（属性Ｉ，
ＩＩ，ＩＩＩ，ＩＶに応じてそれぞれ‘０００’，‘０
０１’，‘０１０’，‘０１１’（２進数））；これを
属性データＡＴＴ＿ＤＡＴＡと称する）も入力され、減
算器５６では、プライオリティエンコーダ５５から出力
されたアドレスからその直前に検索された属性データの
値を減算する。これにより常に、プライオリティエンコ
ーダ５５から出力されるアドレスは、対応するメモリワ
ードが属するメモリワード群の代表アドレスＡＤとな
る。すなわち、属性データＡＴＴ＿ＤＡＴＡはメモリワ
ード群内の相対アドレスを表わしており、ここでは、そ
のメモリワード群を構成する複数のメモリワードのアド
レスのうち値の一番若いアドレスを、そのメモリワード
群の代表アドレスとしている。

【００５８】図２は、本発明の第２の連想メモリの第２
実施例のプライオリティエンコーダ５５を示した図であ
る。第１実施例と異なる点は、このプライオリティエン
コーダ５５の構成にある。つまり、第１の実施例では、
エンコード出力したアドレスに対して、その直前になさ
れた検索の属性データの値を減算することで、そのメモ
リワード群を構成する複数のメモリワードのアドレスの
うち値の一番若いアドレスを代表アドレスとしている。
ところが、この減算のために、Δｔの処理時間が必要と
なる。そこでこの減算時間をなくすことを目的としたも
のが、本実施例である。つまり、図２に示すように、プ
ライオリティエンコーダ５５内に属性データの種類に相
当するエンコーダ５５ ａ，５５ ｂ，５５ ｃを設け
ておき、直前の検索がどの属性であったかによって、ど
のエンコーダ５５ ａ，５５ ｂ，５５ ｃを選択する
かを決め、その出力からエンコードアドレスＡＤを得る
ものである。

【００５９】例えば、図中の出力線１００ ２が１であ
り、その直前の検索が属性ＩＩ（‘００１’）に対して
行なわれた場合は、ＡＴＴ ＤＡＴＡによりエンコーダ
５５ ｂが選ばれる。このエンコーダ５５ ｂの出力線１
００ ２に対応する値は‘０’であり、この値がＡＤと
して出力される。即ち、この出力線１００ ２のメモリ
ワードが属するメモリワード群の一番若いアドレス
‘０’が出力されたことになる。

【００６０】ここで、このエンコーダ５５ ｂの選択
は、エンコードが始まる前の直前の検索時に既にＡＴＴ
ＤＡＴＡにより決定されており、第１の実施例のよう
なプライオリティエンコーダ５５以外の減算器５６のよ
うな遅延は不必要となる。更に、図３に第３実施例を示
す。これもまた、プライオリティエンコーダ５５の構成
にその特徴がある。

【００６１】図２は、図１に比べて減算器５６の遅延は
ないが、エンコーダ５５ ａ，５５ ｂ，５５ ｃを属性
の種類だけ容易することが必要となり、ハードウェアの
面積が増加してしまう。そこで、この点を改良したもの
が図３である。プライオリティエンコーダ５５の入力と
なる出力線１００ １，１００ ２，…，１００ ｎと
エンコーダ５５ ｅの間に、スイッチング回路５５ ｓ
が設けられている。

【００６２】このスイッチング回路５５ ｓをＡＴＴ
ＤＡＴＡにより制御し、エンコーダ５５ ｅへの接続位
置を変えることを特徴としている。例えば、出力線１０
０ ｉのものは、スイッチング回路５５ ｓにより、エ
ンコーダ５５ ｅの（ｉ−ｋ）〜（ｉ−１）のいずれか
を選択出力可能となっている。

【００６３】ただし、ここでｋはエンコードの直前に行
なわれた検索の属性の値を示すものであり、０≦ｉ≦
ｎ，ｉ≧ｋの条件を満たすものである。そこで、属性が
ｋの時は、エンコーダ５５ ｅの出力は、ｉ−ｋとな
り、出力線１００ ｉのメモリワードが属するメモリワ
ード群の内最も若いアドレスを出力することになる。

【００６４】このような構成をとることで、エンコード
アドレスＡＤを得るための遅延時間を最小にし、且つハ
ードウェア面積をも最小とすることが可能となる。ま
た、次の実施例は、プライオリティエンコーダ５５へ入
ってくる検索結果の出力に新たな改善を加えたものであ
る。図４は、本発明の第２の連想メモリの第４実施例
の、本発明に特徴的な検索結果の出力部分のみを取出し
て示した回路図である。

【００６５】ここには、図６に示すデータ線３２＿１，
３２＿２，…と同一のデータ線３２＿１，３２＿２，…
が示されており、このデータ線３２＿１，３２＿２，…
には、図６を参照して説明したように、一致線１４＿
１，１４＿２，…の信号がアンドゲート２０＿１，２０
＿２，…、フラグレジスタ２３＿１，２４＿２；２３＿
２，２４＿２；…、スイッチ３３＿１，３３＿２，…を
介して伝達されている。

【００６６】また、この図４には、属性格納部１１＿１
＿１，１１＿２＿１，…が示されており、各属性格納部
に格納された属性が属性Ｉ（‘０００’）の場合（図４
の場合は、属性格納部１１＿１＿１と、属性格納部１１
＿５＿１に属性Ｉ（‘０００’）が格納されている）、
対応するノアゲート５７＿１，５７＿２，…（図４の場
合、ノアゲート５７＿１とノアゲート５７＿５）から論
理‘１’が出力される。各ノアゲート５１＿１，５１＿
２，…の出力は、それぞれ、対応するアンドゲート５８
＿１，５８＿２，…に、その一方の入力端子から入力さ
れる。

【００６７】また各アンドゲート５８＿１，５８＿２，
…の他方の入力端子には、対応するメモリワードが属す
るメモリワード群に対応するデータ線３２＿１，３２＿
２，…が接続されている。また、各アンドゲート５８＿
１，５８＿２，…の出力端子は、各信号線５９＿１，５
９＿２，…により、プライオリティエンコーダ６０と接
続されている。

【００６８】図６を参照して説明したように、データ線
３２＿１，３２＿２，…には、対応するメモリワード群
を構成する何れかのメモリワードで一致が検出された場
合に一致信号（論理‘１’）が出力される。したがって
各アンドゲート５８＿１，５８＿２，…からは、対応す
るメモリワードに属性Ｉ（‘０００’）が格納されてお
り、かつ、その対応するメモリワードが属するメモリワ
ード群のうちのいずれかのメモリワードで一致が検出さ
れた場合に、プライオリティエンコーダ６０に論理
‘１’の出力し、それ以外の場合、すなわち、対応する
メモリワードが属するメモリワード群を構成するいずれ
のメモリワードでも一致が検出されなかったか、あるい
は、一致が検出されても、対応する属性が属性Ｉ（‘０
００’）以外の属性の場合は、プライオリティエンコー
ダ６０に論理‘０’を出力する。このようにして、プラ
イオリティエンコーダ６０には、一致が検出されたメモ
リワード群を構成する複数のメモリワードのうちの先頭
のメモリワードに対応するアンドゲードのみから、一致
が検出された旨を表わす論理‘１’の信号が入力され
る。したがってプライオリティエンコーダ６０からは、
エンコードパルスＥＰに従って、一致が検出されたメモ
リワード群の先頭アドレスが、代表アドレスＡＤとして
出力されることになる。

【００６９】尚、図４に示す実施例では、各データ群が
格納されたメモリワード群の区切りのための情報として
属性データが用いられているが、本発明の第３の連想メ
モリは、本発明の第２の連想メモリと同様、属性データ
を用いるものに限られるものではなく、例えば図７に示
すように制御信号によってメモリワード群の区切りを定
める場合にその制御信号を用いてもよいし、制御専用の
フラグビットを用いてもよいことはいうまでもない。特
に、制御専用のフラブビットを設けた場合、属性格納部
１１ １ １，１１ ２ １，…等の値を自由に選択で
きる長所があり、図１２に示される群構造データの構成
が更に容易になる。

【００７０】また、以上は、検索結果の代表アドレスを
求めることに関して述べられているが、連想メモリの場
合、もう一つ重要なアドレスとしてデータ空きエリアの
エンプティアドレスがある。以下に、この管理方法につ
いて説明する。ただし、このエンプティアドレスに関し
ては、検索する属性によってその位置が変化することは
なく、この点が検索結果の代表アドレスを求めることと
比べ少し異なる点である。

【００７１】エンプティとは、あるメモリワードが、そ
のメモリワードに、検索の対象とされる有効な検索デー
タが記憶された「記憶状態」にあるメモリワードである
か、あるいは有効な検索データが記憶されておらずした
がって上書きが許容される「空き状態」にあるメモリワ
ードであるかを区別するためのものであり、フラグが格
納されるエンプティフラグレジスタが、各メモリワード
に対応して備えられている。検索の際は、そのエンプテ
ィフラグレジスタに、対応するメモリワードが記憶状態
にあることを示すフラグが記憶されていた場合に、その
メモリワードが検索の対象とされ、エンプティフラグレ
ジスタに、対応するメモリワードが空き状態にあること
をあらわすフラグが記憶されていた場合にはそのメモリ
ワードは検索の対象から外される。

【００７２】上述したように各メモリワードに属性とデ
ータとの双方が格納される場合、メモリワードが記憶状
態にあるか空き状態にあるかは各データ群が格納された
メモリワード群毎に行えば充分であるが、図７，図８に
示すようにメモリワード群の区切りがあらかじめ定めら
れておらず、制御信号ないし属性によりメモリワード群
の区切りを定める場合、どこが区切りとなるかあらかじ
めはわからないため、エンプティフラグレジスタは、上
記のように、各メモリワード毎に備えられる。

【００７３】それらのエンプティフラグレジスタは、プ
ライオリティエンコーダに接続されており、メモリワー
ドに新たなデータを書き込もうとする際、そのプライオ
リティエンコーダで空き状態のメモリワードのアドレス
を得、そのアドレスのメモリワードに所望のデータが書
き込まれるが、本来、各データ群を格納するメモリワー
ド群毎に空き状態にあるか否かを判定すればよいとこ
ろ、各メモリワード毎のエンプティフラグレジスタがプ
ライオリティエンコーダに接続されていると、そのプラ
イオリティエンコーダにエンコードパルスＥＰ（図１０
参照）をいくつも入力して空き状態にある所望のメモリ
ワード群を選択する必要があり、データの書き込みの手
順が複雑となり、またデータの書き込みに時間がかかる
という問題がある。

【００７４】図５は、本発明の第３連想メモリの一実施
例の、本発明に特徴的な部分のみを取出して示した回路
図である。図１２に示すデータ構造を持つデータが格納
されるものとし、属性Ｉに‘０００’が割り当てられる
ものとする。このとき属性格納部１１＿１＿１，１１＿
２＿１，…，１１＿ｋ＿１，…に格納された属性が属性
Ｉ（‘０００’）の場合（図５の場合は、属性格納部１
１＿１＿１と属性格納部１１＿ｋ＿１に属性Ｉ（‘００
０’）が格納されている）、対応するノアゲート５１＿
１，５１＿２，…，５１＿ｋ，…（図５に図示の場合、
ノアゲート５１＿１とノアゲート５１＿ｋ）から論理
‘１’が出力される。各ノアゲート５１＿１，５１＿
２，…，５１＿ｋ，…の出力は、それぞれ、対応するア
ンドゲート５２＿１，５２＿２，…，５２＿ｋ，…に、
その一方の入力端子から入力される。

【００７５】また各メモリワード（図５には図示せず）
に対応して備えられたエンプティフラグレジスタ５３＿
１，５３＿２，…，５３＿ｋ，…には、そのエンプティ
フラグレジスタ５３＿１，５３＿２，…，５３＿ｋ，…
に対応するメモリワードが空き状態にあることを示す論
理‘１’、もしくはそのメモリワードに検索の対象とな
る有効なデータが格納されていることを示す論理‘０’
が格納されており、各エンプティフラグレジスタ５３＿
１，５３＿２，…，５３＿ｋ，…に格納されている論理
‘１’又は論理‘０’のデータは、対応するアンドゲー
ト５２＿１，５２＿２，…，５２＿ｋ，…のもう一方の
入力端子から入力される。アンドゲート５２＿１，５２
＿２，…，５２＿ｋ，…の出力はプライオリティコーダ
５４に入力される。

【００７６】プライオリティコーダ５４にはエンコード
パルスＥＰが入力され、エンコードパルスＥＰが入力さ
れる毎に、所定の優先順位に従って、論理‘１’が出力
されているアンドゲート５２＿１，…に対応するメモリ
ワードのアドレスＡＤが順次出力される。図５に示すよ
うに構成すると、属性格納部１１＿１＿１，１１＿２＿
１，…，１１＿ｋ＿１，…に属性Ｉを表わす‘０００’
が格納されており、かつエンプティフラグレジスタ５３
＿１，５３＿２，…，５３＿ｋ，…に空き状態を表わす
論理‘１’が格納されている場合のみプライオリティエ
ンコーダ５４に論理‘１’が入力され、属性格納部１１
＿１＿１，１１＿２＿１，…，１１＿ｋ＿１に属性Ｉ以
外の属性が格納されているか、あるいはフラグレジスタ
５３＿１，５３＿２，…，５３＿ｋ，…に、対応するメ
モリワードに有効なデータが格納されていることを示す
論理‘０’が格納されている場合には、プライオリティ
エンコーダ５４には、論理‘０’が入力される。

【００７７】このようにプライオリティエンコーダ５４
には、各データ群を代表する、属性Ｉのデータが格納さ
れたメモリワードについてのみ、そのメモリワードが空
き状態にあるときに論理‘１’が入力されるため、エン
コードパルスＥＰを入力して所望のメモリワードのアド
レスを得る際のシーケンスが簡単化され、所望のメモリ
ワードへのデータ書込み速度が向上する。

【００７８】また、このように構成することで、有効な
データ群が書き込まれている一連のメモリワードのう
ち、属性Ｉのデータが書き込まれているメモリワードの
エンプティフラグ１ビットの値を変化させるだけで、そ
の一連のメモリワードを空き状態にすることが可能とな
り、データの消去が極めて効率的に行なわれる。尚、図
５に示すプライオリティエンコーダ５４は、図１に示す
プライオリティエンコーダ１６と比較し、データの書込
みにあたり空き状態にあるメモリワードのアドレスを得
るか検索の結果一致が検出されたメモリワードのアドレ
スを得るかという点が相違するのみであって、その構造
は共通である。

【００７９】また、図５に示す実施例では、各データ群
が格納されたメモリワード群の区切りのための情報とし
て属性データが用いられているが、これに限られるもの
ではなく、例えば図７に示すように制御信号によってメ
モリワード群の区切りを定める場合にその制御信号を用
いてもよいし、制御専用のフラグビットを用いてもよい
ことはいうまでもない。

【００８０】

【発明の効果】以上説明したように、本発明の第１の連
想メモリによれば、各メモリワード群が各代表アドレス
を有するものであるため、メモリワード群（データ群）
を単位とした取扱いが容易になる。また、本発明の第２
の連想メモリは、上記第１の連想メモリを、一致が検出
されたメモリワード群のアドレスの生成に特化したもの
であり、外部で複数のアドレスと１つのメモリワードと
を対応づけるような煩雑な操作を行う必要がなく、メモ
リワード群を単位とした取扱いが簡便化され、使い勝手
の良い連想メモリが構成される。

【００８１】さらに、本発明の第３の連想メモリは、上
記第１の連想メモリを、空き状態にあるメモリワード群
のアドレスの生成に特化したものであり、各データ群が
格納された各メモリワード群を代表するメモリワードの
み、空き状態にあるか否かのデータをプライオリティエ
ンコーダに入力するようにしたため、メモリワード群毎
に空き状態にあるか否かが判定され、データを書込むメ
モリワードのアドレスを高速に検索することができる。

【図面の簡単な説明】

【図１】本発明の第２の連想メモリの第１実施例の、本
発明に特徴的な部分を取出して示した回路図である。

【図２】本発明の第２の連想メモリの第２実施例の、本
発明に特徴的な部分を取出して示した回路図である。

【図３】本発明の第２の連想メモリの第３実施例の、本
発明に特徴的な部分を取出して示した回路図である。

【図４】本発明の第２の連想メモリの第４実施例の、本
発明に特徴的な部分を取出して示した回路図である。

【図５】本発明の第３の連想メモリの一実施例の、本発
明に特徴的な部分を取出して示した回路図である。

【図６】連想メモリの一例を示すブロック図である。

【図７】可変長のデータ線を実現する一つの方式を示し
た模式図である。

【図８】可変のデータ線を実現するもう一つの方式を示
した模式図である。

【図９】属性判定回路の一例を示す回路図である。

【図１０】連想メモリの一例を表わした回路ブロック図
である。

【図１１】データ拡張機能を備えた連想メモリの一例を
示すブロック図である。

【図１２】群構造のデータの一例を示す図である。

【符号の説明】

１１＿１，１１＿２，… メモリワード １１＿１＿１，１１＿２＿１，… 属性格納部 １１＿１＿２，１１＿２＿２，… データ格納部 １４＿１，１４＿２，… 一致線 １６ プライオリティエンコーダ １７ アドレスデコータ １８＿１，１８＿２，… ワード線 ２０＿１，２０＿２，… アンドゲート ２１＿１，２１＿２，… オアゲート ２３＿１，２３＿２，… 第１のフラグレジスタ ２４＿１，２４＿２，… 第２のフラグレジスタ ２５ 一致結果ラッチ制御線 ３０＿１，３０＿２，… 属性一致線 ３１＿１，３１＿２，… 第３のフラグレジスタ ３２＿１，３２＿２，… データ線 ３３＿１，３３＿２，… 第１スイッチ ３４＿１，３４＿２，… 第２スイッチ ５１＿１，５１＿２，… オアゲート ５２＿１，５２＿２，… アンドゲート ５３＿１，５３＿２，… フラグレジスタ ５４，５５，６０ プライオリティエンコーダ ５６ 減算器

Claims (12)

【特許請求の範囲】
1. 【請求項１】 多数の格納データを記憶しておき、検索
   データが入力され、入力された検索データに対応する格
   納データを検索する連想メモリにおいて、 それぞれが複数の格納データの集合からなる複数のデー
   タ群を構成する各格納データを、該各格納データ毎に記
   憶する複数のメモリワードを備え、 各メモリワードが、該各メモリワードに対応する各アド
   レスを有するとともに、 各データ群を構成する複数の格納データを記憶する複数
   のメモリワードからなる各メモリワード群が、該各メモ
   リワード群に対応する各代表アドレスを有することを特
   徴とする連想メモリ。
2. 【請求項２】 前記代表アドレスが、該代表アドレスに
   対応するメモリワード群を構成する複数のメモリワード
   に対応する複数のアドレスのうちの１つのアドレスであ
   ることを特徴とする請求項１記載の連想メモリ。
3. 【請求項３】 前記格納データそれぞれが、該格納デー
   タが属するデータ群の中の位置づけを表わす属性と、該
   属性が付されたデータとのペアからなり、 前記代表アドレスが、該代表アドレスに対応するメモリ
   ワード群を構成する複数のメモリワードのうち前記デー
   タ群を構成する各属性を代表する所定の属性が格納され
   たメモリワードに対応するアドレスであることを特徴と
   する請求項１記載の連想メモリ。
4. 【請求項４】 多数の格納データを記憶しておき、検索
   データが入力され、入力された検索データに対応する格
   納データを検索する連想メモリにおいて、 それぞれが複数の格納データの集合からなる複数のデー
   タ群を構成する各格納データを、該各格納データ毎に記
   憶する複数のメモリワードと、 検索時に、入力された検索データに対応する格納データ
   が検出された場合に、各データ群を構成する複数の格納
   データを記憶する複数のメモリワードからなる各メモリ
   ワード群のうち、前記対応する格納データが格納された
   メモリワードが属するメモリワード群に対応する代表ア
   ドレスを出力するアドレス出力回路とを備えたことを特
   徴とする連想メモリ。
5. 【請求項５】 前記アドレス出力回路が、 前記複数のメモリワードそれぞれに対応して備えられ、
   検索時に、入力された検索データに対応する格納データ
   が記憶されていた場合に活性化される一致線と、 所定の優先順位づけに従って、活性化された一致線に対
   応するメモリワードの中の１つのメモリワードのアドレ
   スを生成するプライオリティエンコーダと、 前記プライオリティエンコーダから出力された前記１つ
   のメモリワードのアドレスを、該１つのメモリワードが
   属するメモリワード群に対応する代表アドレスに変換す
   るアドレスコンバータとを備えたことを特徴とする請求
   項４記載の連想メモリ。
6. 【請求項６】 前記格納データそれぞれが、該格納デー
   タが属するデータ群の中の位置づけを表わす属性と、該
   属性が付されたデータとのペアからなり、 前記アドレスコンバータが、前記１つのメモリワードの
   アドレスに、該１つのメモリワードと、該１つのメモリ
   ワードが属するメモリワード群を構成する複数のメモリ
   ワードのうち、前記データ群を構成する各属性を代表す
   る所定の属性が格納されたメモリワードとの間の相対ア
   ドレスを加算もしくは減算することにより、該メモリワ
   ード群に対応する代表アドレスを生成するものであるこ
   とを特徴とする請求項５記載の連想メモリ。
7. 【請求項７】 前記格納データそれぞれが、該格納デー
   タが属するデータ群の中の位置づけを表わす属性と、該
   属性が付されたデータとのペアからなり、 前記アドレス出力回路が、前記複数のメモリワードそれ
   ぞれに対応して備えられ、検索時に、入力された検索デ
   ータに対応する格納データが記憶されていた場合に活性
   化される一致線と、 前記属性それぞれに対応して備えられ検索時の前記属性
   により選択される、活性化された一致線に対応するメモ
   リワードが属するメモリワード群に対応する代表アドレ
   スを生成する複数のエンコード符号化回路とを具備する
   ことを特徴とする請求項４記載の連想メモリ。
8. 【請求項８】 前記格納データそれぞれが、該格納デー
   タが属するデータ群の中の位置づけを表わす属性と、該
   属性が付されたデータとのペアからなり、 前記アドレス出力回路が、前記複数のメモリワードそれ
   ぞれに対応して備えられ、検索時に、入力された検索デ
   ータに対応する格納データが記憶されていた場合に活性
   化される一致線と、 一致線が活性化されたことを表わす情報を入力し、該情
   報の入力位置に応じたアドレスを生成するエンコード符
   号化回路と、 検索時の前記属性によって制御され、前記情報を、活性
   化された一致線に対応するメモリワードのアドレスと、
   該メモリワードが属するメモリワード群に対応する代表
   アドレスとの差分に対応する分だけ入力位置をシフトし
   て前記エンコード符号化回路に入力するスイッチング回
   路とを具備することを特徴とする請求項４記載の連想メ
   モリ。
9. 【請求項９】 前記アドレス出力回路が、 前記メモリワード群を構成する前記複数のメモリワード
   それぞれに対応して備えられ、検索時に、入力された検
   索データに対応する格納データが記憶されていた場合に
   活性化される複数の一致線と、 前記複数のメモリワードにそれぞれ対応する複数の信号
   線を有し、検索時に、前記メモリワード群を構成する前
   記複数のメモリワードに対応する複数の前記一致線のう
   ちのいずれか１本の一致線が活性化された場合に、この
   活性化された一致線に対応するメモリワードに記憶され
   た格納データが属するデータ群を代表する格納データが
   記憶されたメモリワードに対応する前記信号線を活性化
   するゲート回路と、 所定の優先順位づけに従って、前記活性化された信号線
   に対応するメモリワードの中の１つのメモリワードのア
   ドレスを生成し、該アドレスを、該１つのメモリワード
   が属するメモリワード群に対応する代表アドレスとして
   出力するプライオリティエンコーダとを備えたことを特
   徴とする請求項４記載の連想メモリ。
10. 【請求項１０】 前記格納データそれぞれが、該格納デ
    ータが属するデータ群の中の位置づけを表わす属性と、
    該属性が付されたデータとのペアからなり、 前記ゲート回路が、前記メモリワードに格納された属性
    が前記データ群を構成する各属性を代表する所定の属性
    であり、かつ、該所定の属性が格納されたメモリワード
    が属するメモリワード群を構成する複数のメモリワード
    に対応する複数の前記一致線のうちのいずれか１本の一
    致線が活性化された場合に、対応する前記信号線を活性
    化するものであることを特徴とする請求項９記載の連想
    メモリ。
11. 【請求項１１】 多数の格納データを記憶しておき、検
    索データが入力され、入力された検索データに対応する
    格納データを検索する連想メモリにおいて、 それぞれが複数の格納データの集合からなる複数のデー
    タ群を構成する各格納データを、該各格納データ毎に記
    憶する複数のメモリワードと、 前記複数のメモリワードそれぞれに対応して備えられ、
    対応するメモリワードが、検索の対象とされる有効な検
    索データが記憶された記憶状態にあるメモリワードであ
    るか、あるいは前記有効な検索データが記憶されておら
    ずしたがって上書きが許容される空き状態にあるメモリ
    ワードであるかを示すエンプティフラグが記憶されるフ
    ラグレジスタと、 前記複数のメモリワードそれぞれに対応する信号線を有
    し、該メモリワードに格納された格納データが、該格納
    データが属するデータ群を代表する格納データであり、
    かつ、該格納データが格納されたメモリワードに対応す
    る前記フラグレジスタに、前記空き状態を示すエンプテ
    ィフラグが記憶されていた場合に、対応する前記信号線
    を活性化するゲート回路と、 所定の優先順位づけに従って、前記ゲート回路により活
    性化された前記信号線に対応するメモリワードの中の１
    つのメモリワードを指定するプライオリティエンコーダ
    とを備えたことを特徴とする連想メモリ。
12. 【請求項１２】 前記格納データそれぞれが、該格納デ
    ータが属するデータ群の中の位置づけを表わす属性と、
    該属性が付されたデータとのペアからなり、 前記ゲート回路が、前記メモリワードに格納された属性
    が前記データ群を構成する各属性を代表する所定の属性
    であり、かつ、該所定の属性が格納されたメモリワード
    に対応する前記フラグレジスタに、前記空き状態を示す
    エンプティフラグが記憶されていた場合に、対応する前
    記信号線を活性化するものであることを特徴とする請求
    項１１記載の連想メモリ。