KR950012474A - 연상 메모리 - Google Patents

연상 메모리 Download PDF

Info

Publication number
KR950012474A
KR950012474A KR1019940024795A KR19940024795A KR950012474A KR 950012474 A KR950012474 A KR 950012474A KR 1019940024795 A KR1019940024795 A KR 1019940024795A KR 19940024795 A KR19940024795 A KR 19940024795A KR 950012474 A KR950012474 A KR 950012474A
Authority
KR
South Korea
Prior art keywords
memory
state
word
flag
words
Prior art date
Application number
KR1019940024795A
Other languages
English (en)
Inventor
히로시 사사마
Original Assignee
토자끼 시노부
가와사끼 세이데쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 토자끼 시노부, 가와사끼 세이데쯔 가부시끼가이샤 filed Critical 토자끼 시노부
Publication of KR950012474A publication Critical patent/KR950012474A/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/46—Interconnection of networks
    • H04L12/4604—LAN interconnection over a backbone network, e.g. Internet, Frame Relay
    • H04L12/462—LAN interconnection over a bridge based backbone
    • H04L12/4625—Single bridge functionality, e.g. connection of two networks over a single bridge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
  • Logic Circuits (AREA)

Abstract

(목적)
본 발명은 연상메모리에 관한 것으로 불필요한 데이타만을 일괄하여 소거한다.
(구성)
유효데이타가 기억되어 있는가를 나타내는 제 1 플래그와, 일치가 검출되었는가 여부를 나타내는 제 2 플래그를 각 메모리워드에 대응시켜 두고, 제 2 플래그의 상태에 따라서 대응하는 제 1 플래그를 일괄하여 리셋트한다.

Description

연상 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 본 발명의 1실시예의 연상메모리 1개의 메모리워드에 대응한 특징부분을 나타내는 회로도,
제 2 도는 셀렉트회로의 구성를 나타내는 회로도,
제 3 도는 복수선 분리회로의 회로예를 나타낸 회로도.

Claims (3)

  1. 각 데이타를 각각 기억하는 복수의 메모리워드와, 이들 복수의 메모리워드 각각에 대응하여 구비되고, 대응하는 메모리워드에 기억된 데이타와 입력된 검색데이타와의 일치 불일치를 검출하는 복수의 일치검출회로를 구비한 연상 메모리에 있어서, 상기 복수의 메모리워드 각각에 대응하여 구비되고, 대응하는 메모리 워드가 검색의 대상으로 되는 유효데이타가 기억된 제 1 기억상태에 있는 메모리워드인가 또는 상기 유효데이타가 기억되어 있지않고, 따라서 상부에 쓰기가 허용되는 제 2 기억상태에 있는 메모리워드인가를 나타내는 제 1 플래그가 기억되는 복수의 제 1 플래그 레지스터와, 상기 복수의 메모리워드 각각에 대응하여 구비되고, 대응하는 메모리 워드가 과거의 복수회의 검색에 있어서 적어도 한번 일치가 검출된 제 1 이력상태에 있는 메모리워드인가 또는 과거의 복수회 검색에 있어서 모두 불일치었던 제 2 이력상태에 있는 메모리워드인가를 나타내는 제 2 플래그가 기억되는 복수의 제 2 플래그레지스터와, 상기 제 1 기억상태에 있는 메모리워드중 상기 제 1 이력상태 및 상기 제 2 이력상태중 어느쪽인가 한쪽의 상태를 나타내는 상기 제 2 플래그가 기억된 상기 제 2 플래그 레지스터에 대응하는 메모리워드를 일괄하여 상기 제 2 기록상태로 변경하는 기억상태 변경회로를 구비한 것을 특징으로 하는 연상메모리.
  2. 제 1 항에 있어서, 상기 제 1 기억상태에 있는 메모리워드를 일괄하여 상기 제2 기억상태로 변경하는 기억상태 리셋트회로를 구비한 것을 특징으로 하는 연상메모리.
  3. 제 1 항에 있어서, 상기 복수의 제 2 플래그 레지스터에 상기 제 2 이력 상태를 나타내는 상기 제 2 플래그를 일괄하여 기억시키는 이력상태 리셋트회로를 구비한 것을 특징으로 하는 연상메모리.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940024795A 1993-10-04 1994-09-29 연상 메모리 KR950012474A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP5248119A JPH07105689A (ja) 1993-10-04 1993-10-04 連想メモリ
JP93-248119 1993-10-04

Publications (1)

Publication Number Publication Date
KR950012474A true KR950012474A (ko) 1995-05-16

Family

ID=17173518

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940024795A KR950012474A (ko) 1993-10-04 1994-09-29 연상 메모리

Country Status (6)

Country Link
US (1) US5479366A (ko)
EP (1) EP0646930B1 (ko)
JP (1) JPH07105689A (ko)
KR (1) KR950012474A (ko)
CA (1) CA2133545A1 (ko)
DE (1) DE69422570T2 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950034265A (ko) * 1994-02-10 1995-12-28 도자끼 시노부 연상메모리
JP3140695B2 (ja) * 1996-10-17 2001-03-05 川崎製鉄株式会社 連想メモリ装置
US6381673B1 (en) * 1998-07-06 2002-04-30 Netlogic Microsystems, Inc. Method and apparatus for performing a read next highest priority match instruction in a content addressable memory device
US6317350B1 (en) 2000-06-16 2001-11-13 Netlogic Microsystems, Inc. Hierarchical depth cascading of content addressable memory devices
US6493793B1 (en) 2000-06-16 2002-12-10 Netlogic Microsystems, Inc. Content addressable memory device having selective cascade logic and method for selectively combining match information in a CAM device
JP2002050184A (ja) * 2000-08-01 2002-02-15 Kawasaki Microelectronics Kk 連想メモリ
US9934857B2 (en) * 2016-08-04 2018-04-03 Hewlett Packard Enterprise Development Lp Ternary content addressable memories having a bit cell with memristors and serially connected match-line transistors

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4296475A (en) * 1978-12-19 1981-10-20 U.S. Philips Corporation Word-organized, content-addressable memory
JPS5774887A (en) * 1980-10-28 1982-05-11 Nippon Telegr & Teleph Corp <Ntt> Associative memory device
JPS62165793A (ja) * 1986-01-17 1987-07-22 Toshiba Corp 連想メモリ
JPH0810553B2 (ja) * 1986-06-13 1996-01-31 松下電器産業株式会社 記憶回路
US4890260A (en) * 1988-05-11 1989-12-26 Advanced Micro Devices Content addressable memory array with maskable and resettable bits

Also Published As

Publication number Publication date
EP0646930A1 (en) 1995-04-05
DE69422570D1 (de) 2000-02-17
DE69422570T2 (de) 2000-05-11
CA2133545A1 (en) 1995-04-05
EP0646930B1 (en) 2000-01-12
US5479366A (en) 1995-12-26
JPH07105689A (ja) 1995-04-21

Similar Documents

Publication Publication Date Title
KR950034265A (ko) 연상메모리
US5319762A (en) Associative memory capable of matching a variable indicator in one string of characters with a portion of another string
US5396448A (en) Associative memory system with hit entry detection circuit
KR900003734A (ko) 휴대가능전자장치
KR890008822A (ko) 반도체메모리
SE7704963L (sv) Nyckelregisterstyrt accessystem
KR860002049A (ko) 캐쉬 메모리 제어회로
KR940006023A (ko) 내용주소화기억장치 및 그 일치워드(incidence word)의 불능화방법
KR840008849A (ko) 버퍼 기억장치 제어 시스템
KR950012474A (ko) 연상 메모리
KR920022302A (ko) 연상(連想)메모리
KR880000859A (ko) 마이크로 프로세서
KR910014819A (ko) 듀얼-포트 캐쉬 태그 메모리
KR950012218A (ko) 연상 메모리
KR890012316A (ko) 프로그램가능한 메모리 데이터 보호회로
KR940007689A (ko) 데이터 프로세서
KR950001482A (ko) 데이타 플로우 제어장치 및 메모리장치
KR940022305A (ko) 번역장치
KR890000977A (ko) 어드레스 변환 장치
KR900003791A (ko) 거래 처리 장치
KR910010340A (ko) 확장 어드레싱 회로 및 접합기 카드
SU1509910A1 (ru) Устройство дл защиты пам ти
JPH0746362B2 (ja) 文字列照合方法
GB1513586A (en) Data processing
KR100355169B1 (ko) 연상 메모리 및 연상 메모리의 데이타 검색 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid