KR920022302A - 연상(連想)메모리 - Google Patents

Abstract

내용 없음.

Description

연상(蓮想)메모리

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 본 발명에 따른 연상 메모리의 블록도,

제2도는 본 발명에 따른 연상 메모리의 선택적인 실시예를 예시한 블록도,

제3도는 본 발명에 따른 연상 메모리의 제2의 선택적인 실시예를 예시한 블록도.

Claims (16)

1. 미리 선택된 비트들의 수를 가지는 다수의 열들로써 조직된 등속 호출메모리와, 상기 열들을 연속적으로 선택하는 계수기와, 상기 메모리의 열들에 비교되는 입력 값을 기억하며 각각의 등속 호출 메모리 열의 비트들의 수와 같은 수의 비트들을 가지는 레지스터와, 상기 레지스터에 기억된 값과 각각의 선택의 열을 차례차례 비교하며 단일 단계에서 상기 레지스터에 기억된 값과 열을 비교하여 정합이 발생하는지를 나타내는 신호를 발생하는 비교기와, 상기 정합 발생을 나타내는 신호들을 기억하기 위하여 상기 비교기에 연결된 수단들로 구성됨을 특징으로 하는 연상 메모리.
2. 제1항에 있어서, 상기 기억 수단은 각각의 지시된 정합에 대하여 정합이 내포된 열을 식별하는 계수값을 기억함을 특징으로 하는 연상 메모리.
3. 제2항에 있어서, 상기 기억 수단은 스테크의 값들을 기억함을 특징으로 하는 연상 메모리.
4. 제2항에 있어서, 상기 기억수단은 행렬의 값들을 기억함을 특징으로 하는 연상 메모리.
5. 제1항에 있어서, 상기 연상 메모리는 상기 선택된 열과 비교되는 상기 레지스터 값의 비트 위치들의 서브세트를 선택하고 마스크 값을 유지하기 위하여 상기 비교기에 연결된 마스크 레지스터를 또한 포함하며, 정합을 나타내는 신호는 정합이 상기 선택된 서브 세트에서 발생할때 발생함을 특징으로 하는 연상 메모리.
6. 제1항에 있어서, 상기 연상 메모리는 상기 등속 호출 메모리에 연결되며 하나의 열보다 더 작은 메모리의 한 부분을 어드레싱 할 수 있는 디코오더를 또한 포함하며, 데이터는 상기 등속 호출 메모리에 직접 기록되고 거기에서 직접 판독됨을 특징으로 하는 연상 메모리.
7. 제1항에 있어서, 상기 계수기는 선택되는 열들을 나타내는 값들을 순차적으로 발생하는 계수 회로와, 상기 발생된 값들에 대응하는 메모리 열들을 선택하기 위하여 상기 계수회로에 연결된 디코오더로 구성됨을 특징으로 하는 연상 메모리.
8. 제1항에 있어서, 상기 계수기는 선택되는 열들을 지시하는 단일 비트를 발생시키기 위하여 상기 메모리에 연결된 시프트 레지스터로 구성되며, 이러한 단일 비트에 의해 지시된 열은 상기 비교기에서의 비교를 위해 선택되고 상기 계수 회로와 동기로 모든 열들을 통해 이러한 비트를 이동시키기 위해 선택됨을 특징으로 하는 연상 메모리.
9. 횡렬 및 종렬들의 매트릭스로써 배열된 데이터 기억 어레이와, 입력 신호를 나타내는 값을 기억하며 데이터 기억 어레이의 각 횡렬과 같은 다수의 데이터 비트들을 가지는 레지스터와, 상기 레지스터에 기억된 입력 신호와 상기 어레이의 횡렬과를 비교하여 정합이 발생할 때 출력 신호를 발생하는 비교기와, 상기 어레이의 각 횡열을 상기 비교기에 연속적으로 출현시켜 상기 입력 신호와 비교하는 선택 수단과, 상기 입력 신호와 상기 어레이의 어떤 일들 사이에 발생하는 어떤 정합들을 나타내는 데이터를 기억하는 수단들로 구성됨을 특징으로 하는 연상 메모리.
10. 제9항에 있어서, 상기 어떤 정합들을 나타내는 데이터는 스테크에 기억됨을 특징으로 하는 현상 메모리.
11. 제9항에 있어서, 상기 데이터 기억 어레이는 병렬로 배열된 다수의 직렬 이동기억 소자들을 포함하며, 상기 선택 수단은 각각의 직렬 이동 기억 소자의 데이터를 한 위치로 이동시키기 위한 수단을 포함함을 특징으로 하는 연상 메모리.
12. 제11항에 있어서, 상기 직렬 이동 기억 소자들은 전자 결합 소자들을 포함함을 특징으로 하는 연상 메모리.
13. 제11항에 있어서, 상기 직렬 이동 기억 소자들은 버블 메모리 소자들을 포함을 특징으로 하는 연상 메모리.
14. 제9항에 있어서, 상기 연상 메모리는 비교되는 출현 횡렬과 입력 신호의 비트 위치들의 서브 세트를 선택하고 마스크 값을 유지하는 마스크 레지스터를 또한 포함하며, 상기 정합을 나타내는 신호는 정합이 상기 선택 서브세트에서 발생할 때 발생됨을 특징으로 하는 연상 메모리.
15. 미리 선택된 데이터 비트들의 수를 각각 가지는 다수의 횡렬을 포함하는 메모리 어레이에 데이터를 기억하는 단계와, 각각의 메모리 어레이 횡렬의 비트들의 수와 같은 수의 비트들을 가지는 레지스터에 입력 값을 로드시키는 단계와, 상기 메모리 어레이의 각 횡렬을 연속적으로 선택하는 단계와, 상기 입력 값을 각각의 선택된 횡렬을 비교하는 단계와, 상기 입력값을 정합하는 각 횡렬에 대하여, 이러한 정합의 횡렬 지시를 기억하는 단계들을 구성됨을 특징으로 하는 메모리에 기억된 데이터의 내용에 따라 메모리를 호출하는 방법.
16. 제15항에 있어서, 상기 방법은 또한 상기 레지스터의 비트들의 수와같은 수의 비트들을 가지는 마스킹 값을 기억하는 단계를 또한 포함하며, 상기 비교 단계는 각각의 선택된 횡렬의 대응하는 비트들과 상기 레지스터의 비트들의 그리고 상기 마스킹 값에 의해 지시된 서브세트만을 비교하여, 상기 서브 세트들이 정합하면 정합을 지시함을 특징으로하는 메모리에 기억된 데이터의 내용들에 따라 메모리를 호출하는 방법.

    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.