JPH08213483A - プログラム可能な半導体メモリ - Google Patents

プログラム可能な半導体メモリ

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JPH08213483A
JPH08213483A JP7294481A JP29448195A JPH08213483A JP H08213483 A JPH08213483 A JP H08213483A JP 7294481 A JP7294481 A JP 7294481A JP 29448195 A JP29448195 A JP 29448195A JP H08213483 A JPH08213483 A JP H08213483A
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JP
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region
semiconductor memory
drain region
antifuse
programmable semiconductor
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JP7294481A
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Heinz-Peter Frerichs
− ペーター・フレリヒス ハインツ
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TDK Micronas GmbH
Original Assignee
Deutsche ITT Industries GmbH
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Publication date
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Abstract

(57)【要約】 【課題】 本発明は、構成が簡単で必要なスペースの少
なくてすむＭＯＳプロセスで製造されるプログラム可能
な半導体メモリを提供することを目的とする。 【解決手段】 ソース領域1 とドレイン領域2 とを備え
たＭＯＳ電界効果トランジスタにおいて、アンチフュー
ズ領域5 をゲート電極3 とドレイン領域2 との間に有し
ており、このアンチフューズ領域5 はプログラミング電
圧の供給される前にはゲート電極3 とドレイン領域2 を
電気的に分離し、供給電源電圧よりも大きいプログラミ
ング電圧の供給に際して低インピーダンス状態に変化す
るものであることを特徴とする。アンチフューズ領域5
は酸化シリコンで作られ、ゲート酸化物よりも薄く形成
され、ドレイン領域を覆い、ドレイン領域の平面形状に
合致していることが望ましい。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、プログラム可能な
半導体メモリに関する。
【０００２】
【従来の技術】半導体回路の複雑さが増加するに従っ
て、それらのフレキシビリティに関して益々厳しい要求
が課せられるようになる。それ故に、集積回路（ＩＣ）
の製造の後にプログラムされることができるプログラム
可能なメモリを有するそのような半導体回路を提供する
必要がある。ＥＰＲＯＭ（消去可能でプログラム可能な
読取り専用メモリ）は、この目的のために使用されるこ
とができる。ＥＰＲＯＭを使用することの欠点は、製造
工程が比較的複雑でコストがかかり、また、そのような
回路は、比較的大きいスペースを占めることである。
【０００３】ＥＰＲＯＭもしくはゲート領域等のプログ
ラム可能な素子を有するプログラム可能な回路構造は、
ＷＯ92/20095から知られている。これらのプログラム可
能な素子は、アンチフューズ領域を含んでいる。そのよ
うなアンチフューズ領域は、第１の状態、すなわち、プ
ログラムされない状態もしくは高インピーダンス状態に
おいては電気的に導電性ではないが、十分に高電圧を与
えることによって生成される第２の状態、すなわち、プ
ログラムされた状態もしくは低インピーダンス状態にお
いては導電性である。本発明において、アンチフューズ
領域は、外部電圧を与えることによって２つの導体を短
絡するために使用される。
【０００４】
【発明が解決しようとする課題】本発明の目的は、複雑
さが少なく、スペースをほとんどとらないＭＯＳプロセ
スで製造されることができるプログラム可能な半導体メ
モリを提供することである。
【０００５】
【課題を解決するための手段】この目的は、プログラミ
ング電圧の供給される前にはゲート電極とドレイン領域
を互いに分離し、供給電源電圧よりも大きいプログラミ
ング電圧の供給に際して低インピーダンス状態に変化す
るアンチフューズ領域をゲート電極とドレイン領域との
間に有し、前記アンチフューズ領域が、ゲート電極とド
レイン領域との間に導電路を設定するＭＯＳ電界効果ト
ランジスタを具備しているプログラム可能な半導体メモ
リを提供することによって達成される。
【０００６】本発明による半導体メモリにおいて、トラ
ンジスタは、アンチフューズ領域によってプログラム可
能となり、メモリの基本的なセルを形成する。プログラ
ミングは、プログラミング電圧を与えることによって影
響を受ける。基本的なセル、すなわち、トランジスタ
は、トランジスタの電圧よりも大きい電圧を与えること
によって読取られることができる。トランジスタがプロ
グラムされたとき、この状態において低インピーダンス
を有しているアンチフューズ領域は、トランジスタのゲ
ートとドレインとの間に抵抗率の低い通路を設ける。こ
の場合において、電流はトランジスタを通って流れるこ
とができ、それは検知される。基本的なセル、すなわ
ち、トランジスタがプログラムされないとき、アンチフ
ューズ領域はゲートとドレインとの間を分離し、それに
よって、電流がトランジスタを通って流れることはな
い。トランジスタのゲート電極とドレイン領域との間の
アンチフューズ領域の配置によって、結果的にスペース
を節約する構造となる。アンチフューズ領域はＭＯＳプ
ロセスにおいて付加的なマスクを１つだけ使用すること
によって形成できるので、製造工程における付加的なコ
ストは低い。
【０００７】本発明による半導体メモリはまた、アレイ
の形式で使用されることもできる。
【０００８】アンチフューズ領域は、２酸化シリコンで
作られると都合がよい。この材料において、絶縁破壊強
度は、本明細書の実施例においてドレイン領域である、
アンチフューズ領域の下の領域に適切にイオン注入する
ことによって所定の制限範囲内で設定されることができ
る。アンチフューズ領域がドレイン領域を覆う場合、ア
ンチフューズ領域の絶縁破壊強度は、ドレイン領域のド
ーピングレベルによってこの領域をくまなく等しく設定
されることができる。アンチフューズ領域がドレイン領
域と合致する場合、アンチフューズ領域の形成において
使用される付加的なマスクは１つだけである。これによ
って、メモリの製造プロセスの複雑さおよびコストがか
なり減少される。
【０００９】アンチフューズ領域は、トランジスタのゲ
ート酸化物よりも薄いことが好ましい。その後、アンチ
フューズ領域は、ゲート酸化物と同じ材料から形成され
ることができる。その後、ゲート酸化物の面積全体をア
ンチフューズ領域の材料で覆うことも可能になる。厚い
ゲート酸化物に対して、材料は、アンチフューズ領域の
面積の外側に付加的に付着される。プログラミング電圧
をアンチフューズ領域に与えることによって、後者は低
インピーダンス状態に変化し、一方、ゲート酸化物は、
その大きい厚さのために、絶縁状態のままである。アン
チフューズ領域の厚さによって後者の絶縁破壊強度を決
定することができる。絶縁破壊強度、従って、必要とさ
れるプログラミング電圧は、アンチフューズ領域の厚さ
の増加と共に増加する。アンチフューズ領域の都合のよ
い厚さは、８乃至１２ｎｍである。
【００１０】アンチフューズ領域の予め定められた絶縁
破壊強度は、ドレイン領域のドーピングレベルで設定で
きると都合がよい。ドレイン領域のドーピングレベル
は、ソース領域のものよりも低いと都合がよい。ドーピ
ングレベルは、典型的に係数１０で変化される。これに
よって、プログラミング電圧が与えられたときに、ソー
ス領域のドーピングレベルが高いことによるゲート酸化
物の絶縁破壊が阻止される。シリコン基体におけるドレ
イン領域に対する典型的なイオン注入量は、例えば、ヒ
素がドープ剤として使用された状態で、（２−１０）×
１０14Ａ／ｃｍ2である。正確な値はまた、それぞれの
ドープ剤の注入エネルギにも依存する。２酸化シリコン
のアンチフューズ領域が８乃至１２ｎｍの厚さを有して
おり、ドープ剤の濃度が適切である場合、プログミング
電圧は、１μＡの電流において１０乃至１２Ｖの間で選
択されることができる。
【００１１】本発明によるプログラム可能な半導体メモ
リは、集積回路（ＩＣ）において有利に使用されること
ができる。そのようなＩＣにおいて、メモリはマトリッ
クスの形式に配置されることができ、プログラミング電
圧および読取り電圧がそれぞれ行および列を介してメモ
リに与えられる。従って、各メモリは、プログラミング
電圧を与えることによってプログラムされ、読取り電圧
を与えることによって読取られる。さらに、プログラミ
ングを阻止する対向する電圧は、その時点でプログラム
されないメモリに与えられる。これによって、隣接した
メモリが相互接続を介して同時にプログラムされること
なく、各メモリが個々にプログラムされることができ
る。
【００１２】本発明は、添付された図面に関してより詳
細に説明される。
【００１３】
【発明の実施の形態】本発明によるプログラム可能な半
導体メモリは、図１および２において概略的に示されて
いる。それは、ソース領域1 、ドレイン領域2 、および
ゲート電極3を有しているトランジスタである。以下に
おいて、このトランジスタは、基体4がｐ型ドープさ
れ、ソース領域1 およびドレイン領域2 がｎ型ドープさ
れているｎチャンネルトランジスタであると仮定され
る。しかしながら、これは本発明の技術的範囲に対する
制限であると理解すべきではない。その理由は、本発明
はｐチャンネルトランジスタにも適用できるからであ
る。ドレイン領域2 とゲート電極3 との間において、ア
ンチフューズ領域5 が設けられる。アンチフューズ領域
5 に隣接して、ゲート酸化物6 がゲート電極3 と基体4
との間に延在している。アンチフューズ領域5 は、供給
電圧より大きいプログラミング電圧の供給される前は、
高いインピーダンスを有する材料で作られ、従って、ド
レイン領域をゲート電極から分離する。ドレイン領域2
およびゲート電極3 を介してプログラミング電圧を使用
する際に、アンチフューズ領域5 は、低インピーダンス
状態に変化する。これによって、ドレイン領域2 とゲー
ト電極3 との間に導電路を設けることができる。従っ
て、トランジスタは、プログラミング電圧を与えること
によってプログラムされることができ、それによって、
半導体メモリが形成される。読取り電圧を与えることに
よって、このトランジスタがプログラムされたか否かを
決定することができる。トランジスタがプログラムされ
た場合、導電路は、アンチフューズ領域5 の低インピー
ダンス状態のためにドレイン領域2 とゲート電極3 との
間に存在する。読取り電圧を与えた際に、電流はトラン
ジスタを通って流れ、それは検知されることができる。
トランジスタがプログラムされていない場合、ドレイン
領域はゲート電極から分離され、読取り電圧を与えた際
に、電流がトランジスタを通って流れることはない。
【００１４】アンチフューズ領域5 の絶縁破壊電圧強度
は、ドレイン領域2 のドーピングレベルによって影響を
受けることができる。ドレイン領域2 のドーピングレベ
ルが高い程、アンチフューズ領域5 の絶縁破壊強度は低
くなる。アンチフューズ領域5 の絶縁破壊強度の別の目
安は、この領域の厚さである。この厚さは、通例とし
て、ゲート酸化物6 の厚さよりも少ない。その理由は、
ゲート酸化物は、例えば２酸化シリコン等の、アンチフ
ューズ領域5 と同じ材料で作られることができるからで
ある。プログラミング電圧をドレイン領域2 およびゲー
ト電極3 に与えることによって、アンチフューズ領域5
において絶縁破壊が生じるが、同時に、ゲート酸化物6
は、絶縁破壊しないで絶縁状態に留まることが確実にな
る。トランジスタのメモリ機能が実行される典型的な値
は、２酸化シリコンが使用され、イオン注入量が１０14
Ａ／ｃｍ2 であり、１μの電流においてプログラム電圧
が１０乃至１２Ｖである場合、アンチフューズ領域の厚
さに対して８乃至１２ｎｍである。しかしながら、本発
明によるメモリは、これらのパラメータの別の組み合わ
せで実行されることもできる。一般的に、ドレイン領域
2 のドーピングレベルは、ソース領域1 のものよりも１
桁低い大きさである。これによって、ドレイン領域2 の
ドーピングレベルが高すぎるために生じる薄いアンチフ
ューズ領域5 の不所望な絶縁破壊を防ぐことができる。
【００１５】図３において、本発明によるプログラム可
能な半導体メモリの４×４のアレイが示されている。選
択されたトランジスタ7 をプログラミングし、それから
読み取るための電圧値が示されている。プログラミング
電圧および読取り電圧は、金属性導体通路を介して行お
よび列にそれぞれ与えられる。選択されたトランジスタ
7 をプログラムするために、プログラミング電圧Ｖｐｐ
が行8 の電極を介してトランジスタ7 のゲート電極3 に
与えられる。列9 を介して、０Ｖの電圧がソース領域1
を介してトランジスタ7 のドレイン領域に与えられる。
プログラミング電圧Ｖｐｐの供給に際して、トランジス
タ7 のアンチフューズ領域5 は低インピーダンス状態に
変化し、それによって、導電路がドレイン領域2 とゲー
ト電極3との間に設けられる。トランジスタ7 のドレイ
ン領域2 に０Ｖの電圧を与え、トランジスタ7 のゲート
電極3 に読取り電圧Ｖｄｄを与えることによって、トラ
ンジスタ7 を通る電流が測定される。この電流は、行8
もしくは列9 を介して再び測定されることができる。他
のトランジスタに与えられたプログラミング電圧Ｖｐｐ
によって、トランジスタ7 のプログラミングの期間中に
これらの周囲のトランジスタのいずれかがプログラムさ
れることを防ぐ。行8 を介してトランジスタ7 から読取
るために、０Ｖの電圧がこれらの全ての周囲のトランジ
スタのゲート電極に与えられ、読取り電圧Ｖｄｄがこれ
らのトランジスタのソース領域に与えられ、それによっ
て、選択されたトランジスタを通る電流だけが感知され
る。０Ｖの電圧がソース領域に与えられた場合、トラン
ジスタ7 は列9 を介して読取られることができる。同時
に、同じ行に位置されたトランジスタは、関連した列を
介して読取られることができる。
【００１６】図１乃至３は、単なる概略図である。それ
故に、当業者が精通しているトランジスタの電極の接続
およびその他の詳細は図示されない。
【図面の簡単な説明】
【図１】本発明による半導体メモリの平面図。
【図２】図１の線II−IIに沿って切取られた本発明によ
る半導体メモリの断面図。
【図３】本発明によるプログラム可能で読取り可能なメ
モリのマトリックスアレイ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハインツ − ペーター・フレリヒス ドイツ連邦共和国、デー − 79271 ザ ンクト・ペーター、ペーター − トゥ ム・ベーク 14

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 プログラミング電圧の供給される前には
    ゲート電極とドレイン領域を互いに分離し、供給電源電
    圧よりも大きいプログラミング電圧の供給に際して低イ
    ンピーダンス状態に変化するアンチフューズ領域をゲー
    ト電極とドレイン領域との間に有しているＭＯＳ電界効
    果トランジスタを具備していることを特徴とするプログ
    ラム可能な半導体メモリ装置。
  2. 【請求項２】 アンチフューズ領域は酸化シリコンで作
    られていることを特徴とする請求項１記載のプログラム
    可能な半導体メモリ装置。
  3. 【請求項３】 アンチフューズ領域はドレイン領域を覆
    い、特に、それと合致していることを特徴とする請求項
    １または２のいずれか１項記載のプログラム可能な半導
    体メモリ装置。
  4. 【請求項４】 アンチフューズ領域はトランジスタのゲ
    ート酸化物よりも薄いことを特徴とする請求項１乃至３
    のいずれか１項記載のプログラム可能な半導体メモリ装
    置。
  5. 【請求項５】 アンチフューズ領域の厚さは８乃至１２
    ｎｍである請求項１乃至４のいずれか１項記載のプログ
    ラム可能な半導体メモリ装置。
  6. 【請求項６】 アンチフューズ領域の予め定められた絶
    縁破壊強度は、ドレイン領域のドーピングレベルによっ
    て設定されることを特徴とする請求項１乃至５のいずれ
    か１項記載のプログラム可能な半導体メモリ装置。
  7. 【請求項７】 ドレイン領域のドーピングレベルは、ソ
    ース領域のドーピングレベルよりも低く、好ましくはそ
    の１／１０である請求項１乃至６のいずれか１項記載の
    プログラム可能な半導体メモリ装置。
  8. 【請求項８】 請求項１乃至７のいずれか１項記載のプ
    ログラム可能な半導体メモリを少なくとも１個具備して
    いる集積回路。
  9. 【請求項９】 メモリはマトリックスの形式で配置さ
    れ、プログラミング電圧（Ｖｐｐ）および読取り電圧
    （Ｖｄｄ）が行および列を介してそれぞれメモリに与え
    られることを特徴とする請求項８記載の集積回路。
  10. 【請求項１０】 プログラミングを阻止する対向する電
    圧（Ｖｐｐ）は、その時点でプログラムされないメモリ
    に与えられることを特徴とする請求項９記載の集積回
    路。
JP7294481A 1994-11-12 1995-11-13 プログラム可能な半導体メモリ Pending JPH08213483A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE4440539A DE4440539C2 (de) 1994-11-12 1994-11-12 Programmierbarer Halbleiterspeicher
DE4440539.1 1994-12-11

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JPH08213483A true JPH08213483A (ja) 1996-08-20

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ID=6533214

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JP7294481A Pending JPH08213483A (ja) 1994-11-12 1995-11-13 プログラム可能な半導体メモリ

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US (1) US5646438A (ja)
EP (1) EP0712137B1 (ja)
JP (1) JPH08213483A (ja)
KR (1) KR960019747A (ja)
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