JPH08213490A - 電気的に消去可能でプログラム可能な読取り専用メモリ - Google Patents
電気的に消去可能でプログラム可能な読取り専用メモリInfo
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- JPH08213490A JPH08213490A JP7294480A JP29448095A JPH08213490A JP H08213490 A JPH08213490 A JP H08213490A JP 7294480 A JP7294480 A JP 7294480A JP 29448095 A JP29448095 A JP 29448095A JP H08213490 A JPH08213490 A JP H08213490A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
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- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
-
- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/32051—Deposition of metallic or metal-silicide layers
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Abstract
(57)【要約】
【課題】 本発明は、簡単なプロセスで製造できる電気
的に消去可能でプログラム可能な読取り専用メモリを提
供することを目的とする。 【解決手段】 第１の導電型の基体9 中にＭＯＳ電界効
果トランジスタ1 を具備し、ＭＯＳ電界効果トランジス
タ1 のゲート電極4 が、フローティンゲートとして設計
され、インジェクタフィルム5 を介して第１の導電型と
反対の第２の導電型の第１のウェル領域6 に接続され、
第１のウェル領域6 とゲート電極4 との間に電圧を与え
ることによってゲート電極がトンネル効果を使用してイ
ンジェクタフィルムを通して電荷を与えることができる
ように構成されていることを特徴とする。ゲート電極4
の反対側は、容量性フィルム8 を介して第２の導電型の
第２のウェル領域7 に接続され、ゲートの電位はこの第
２のウェル領域7 を介して与えられることができる。
的に消去可能でプログラム可能な読取り専用メモリを提
供することを目的とする。 【解決手段】 第１の導電型の基体9 中にＭＯＳ電界効
果トランジスタ1 を具備し、ＭＯＳ電界効果トランジス
タ1 のゲート電極4 が、フローティンゲートとして設計
され、インジェクタフィルム5 を介して第１の導電型と
反対の第２の導電型の第１のウェル領域6 に接続され、
第１のウェル領域6 とゲート電極4 との間に電圧を与え
ることによってゲート電極がトンネル効果を使用してイ
ンジェクタフィルムを通して電荷を与えることができる
ように構成されていることを特徴とする。ゲート電極4
の反対側は、容量性フィルム8 を介して第２の導電型の
第２のウェル領域7 に接続され、ゲートの電位はこの第
２のウェル領域7 を介して与えられることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、電気的に消去可能
でプログラム可能な読取り専用メモリ（ＥＥＰＲＯＭ）
に関する。そのようなメモリは、製造業者コード、校正
値、整列値等の特定のデータが不揮発性で可変の方法で
記憶される回路において使用される。
でプログラム可能な読取り専用メモリ（ＥＥＰＲＯＭ）
に関する。そのようなメモリは、製造業者コード、校正
値、整列値等の特定のデータが不揮発性で可変の方法で
記憶される回路において使用される。
【０００２】
【従来の技術】ＥＥＰＲＯＭセルは、ゲート電極がフロ
ーティングゲートとして設計されているものであること
が知られている。書込みは、フローティングゲート上に
電荷を位置させることによって達成される。このため
に、フローティングゲートはインジェクタフィルムを介
して基体における電圧供給領域に接続され、それは電圧
を供給されることができる。インジェクタフィルムは非
常に薄く作られ、それによって、トンネル電流が基体に
おける電圧供給領域とフローティングゲートとの間を流
れることができる。しかしながら、このトンネル電流を
発生するために、フローティングゲートは最初に固定電
位に充電されなければならない。これは、例えば、第２
のゲート電極、いわゆる制御ゲートを外部電圧源に接続
することによって行われる。その後、読取り専用メモリ
セルの状態は、フローティングゲートが電荷を与えられ
ているかどうかによって決定される。
ーティングゲートとして設計されているものであること
が知られている。書込みは、フローティングゲート上に
電荷を位置させることによって達成される。このため
に、フローティングゲートはインジェクタフィルムを介
して基体における電圧供給領域に接続され、それは電圧
を供給されることができる。インジェクタフィルムは非
常に薄く作られ、それによって、トンネル電流が基体に
おける電圧供給領域とフローティングゲートとの間を流
れることができる。しかしながら、このトンネル電流を
発生するために、フローティングゲートは最初に固定電
位に充電されなければならない。これは、例えば、第２
のゲート電極、いわゆる制御ゲートを外部電圧源に接続
することによって行われる。その後、読取り専用メモリ
セルの状態は、フローティングゲートが電荷を与えられ
ているかどうかによって決定される。
【０００３】そのようなＥＥＰＲＯＭメモリは、その製
造において非常に工程が複雑であるという欠点を有して
いる。それ故に、そのようなメモリセルの製造は、個々
のセルだけおよび例えば１キロビット以下の制限された
数のビットだけが必要とされる場合には引きあわない。
造において非常に工程が複雑であるという欠点を有して
いる。それ故に、そのようなメモリセルの製造は、個々
のセルだけおよび例えば１キロビット以下の制限された
数のビットだけが必要とされる場合には引きあわない。
【０００４】
【発明が解決しようとする課題】本発明の目的は、それ
程複雑ではないプロセスで製造できる電気的に消去可能
でプログラム可能な読取り専用メモリを提供することで
ある。
程複雑ではないプロセスで製造できる電気的に消去可能
でプログラム可能な読取り専用メモリを提供することで
ある。
【０００５】
【課題を解決するための手段】この目的は、第１の導電
型の基体中にＭＯＳ電界効果トランジスタを具備し、前
記ＭＯＳ電界効果トランジスタのゲート電極が、フロー
ティングゲートとして設計され、第１の導電型とは反対
の第２の導電型の第１のウェル領域にインジェクタフィ
ルムを介して接続されており、その結果、第１のウェル
領域とゲート電極との間に電圧を与えることによって、
ゲート電極がトンネル効果を使用してインジェクタフィ
ルムを通して電荷を与えることが可能となる電気的に消
去可能でプログラム可能な読取り専用メモリを提供する
ことによって達成される。
型の基体中にＭＯＳ電界効果トランジスタを具備し、前
記ＭＯＳ電界効果トランジスタのゲート電極が、フロー
ティングゲートとして設計され、第１の導電型とは反対
の第２の導電型の第１のウェル領域にインジェクタフィ
ルムを介して接続されており、その結果、第１のウェル
領域とゲート電極との間に電圧を与えることによって、
ゲート電極がトンネル効果を使用してインジェクタフィ
ルムを通して電荷を与えることが可能となる電気的に消
去可能でプログラム可能な読取り専用メモリを提供する
ことによって達成される。
【０００６】本発明によるメモリにおいて、ゲート電極
は、トンネル効果を使用して第１のウェル領域に電圧を
与えることによって充電される。これによって、製造工
程は著しく簡単になり、特に、ＣＭＯＳ装置の場合に簡
単になる。電圧供給のために付加的な領域を設けてフロ
ーティングゲートに電荷を記憶する必要はない。すなわ
ち、メモリをプログラミングする必要がない。その理由
は、いずれのＣＭＯＳ装置も、基体の導電型とは反対の
第２の導電型のウェル領域を既に含んでいるからであ
る。
は、トンネル効果を使用して第１のウェル領域に電圧を
与えることによって充電される。これによって、製造工
程は著しく簡単になり、特に、ＣＭＯＳ装置の場合に簡
単になる。電圧供給のために付加的な領域を設けてフロ
ーティングゲートに電荷を記憶する必要はない。すなわ
ち、メモリをプログラミングする必要がない。その理由
は、いずれのＣＭＯＳ装置も、基体の導電型とは反対の
第２の導電型のウェル領域を既に含んでいるからであ
る。
【０００７】本発明の有利な見地によれば、ゲート電極
は容量性フィルムを介して第２の導電型の第２のウェル
領域に接続され、それによって、ゲートの電位は第２の
ウェル領域を介してゲート電極に与えられる。従って、
容量性フィルムを介してゲートの電位を与えることは、
ＣＭＯＳ装置の基体に設けられなければならないウェル
領域によって行われ、それによってメモリの製造工程は
さらに簡単にされる。基体はシリコンで作られ、インジ
ェクタフィルムおよび容量性フィルムは、２酸化シリコ
ンで作られることが都合が良い。容量性フィルムは、イ
ンジェクタフィルムよりも厚いことが好ましい。インジ
ェクタフィルムは、一般的に非常に薄く作られ、それに
よって、トンネル作用が効果的に行われる。容量性フィ
ルムは、典型的なゲート酸化物の厚さを有することがで
き、従って、ゲート酸化物および容量性フィルムはプロ
セスの１つのステップにおいて形成されることができ
る。ゲート電極は、ポリシリコンであることが好まし
い。それは、インジェクタフィルムと、ゲート酸化物フ
ィルムと、容量性フィルムとを電気的に相互接続する。
は容量性フィルムを介して第２の導電型の第２のウェル
領域に接続され、それによって、ゲートの電位は第２の
ウェル領域を介してゲート電極に与えられる。従って、
容量性フィルムを介してゲートの電位を与えることは、
ＣＭＯＳ装置の基体に設けられなければならないウェル
領域によって行われ、それによってメモリの製造工程は
さらに簡単にされる。基体はシリコンで作られ、インジ
ェクタフィルムおよび容量性フィルムは、２酸化シリコ
ンで作られることが都合が良い。容量性フィルムは、イ
ンジェクタフィルムよりも厚いことが好ましい。インジ
ェクタフィルムは、一般的に非常に薄く作られ、それに
よって、トンネル作用が効果的に行われる。容量性フィ
ルムは、典型的なゲート酸化物の厚さを有することがで
き、従って、ゲート酸化物および容量性フィルムはプロ
セスの１つのステップにおいて形成されることができ
る。ゲート電極は、ポリシリコンであることが好まし
い。それは、インジェクタフィルムと、ゲート酸化物フ
ィルムと、容量性フィルムとを電気的に相互接続する。
【０００８】フィールド酸化物領域は、トランジスタの
ゲート酸化物領域とインジェクタフィルムとの間および
トランジスタのゲート酸化物領域と容量性フィルムとの
間に形成されると都合がよい。それらによってトランジ
スタと第１および第２のウェル領域との間が電気的に分
離され、それはプログラミング電圧を与えるのに役立
つ。
ゲート酸化物領域とインジェクタフィルムとの間および
トランジスタのゲート酸化物領域と容量性フィルムとの
間に形成されると都合がよい。それらによってトランジ
スタと第１および第２のウェル領域との間が電気的に分
離され、それはプログラミング電圧を与えるのに役立
つ。
【０００９】本発明の別の有利な見地によれば、ドーピ
ングレベルが第２のウェル領域のものよりも高い第２の
導電型の注入領域は、インジェクタフィルムの下の基体
に設けられる。これによって、インジェクタフィルムを
横切る電位差を減少してトンネル電流を減少する原因と
なる空間電荷領域の基体表面における形成を防ぐことが
できる。従って、プログラミング機能の信頼性を確実に
することができる。
ングレベルが第２のウェル領域のものよりも高い第２の
導電型の注入領域は、インジェクタフィルムの下の基体
に設けられる。これによって、インジェクタフィルムを
横切る電位差を減少してトンネル電流を減少する原因と
なる空間電荷領域の基体表面における形成を防ぐことが
できる。従って、プログラミング機能の信頼性を確実に
することができる。
【００１０】本発明は、添付された図面に関してより詳
細に説明される。
細に説明される。
【００１１】
【発明の実施の形態】図１において示されている電気的
に消去可能でプログラム可能な読取り専用メモリは、ド
レインコンタクト2 、ソースコンタクト3 、およびゲー
ト電極4 を有しているＭＯＳ電界効果トランジスタ1 を
具備している。以下において、トランジスタは、シリコ
ンのｐ型基体において形成されたｎチャンネルトランジ
スタであると仮定する。しかしながら、これは本発明の
技術的範囲に対する制限として理解すべきではない。そ
の理由は、本発明によるメモリはまた、例えばｎ型のシ
リコン基体におけるｐチャンネルトランジスタとして設
けられることができるからである。
に消去可能でプログラム可能な読取り専用メモリは、ド
レインコンタクト2 、ソースコンタクト3 、およびゲー
ト電極4 を有しているＭＯＳ電界効果トランジスタ1 を
具備している。以下において、トランジスタは、シリコ
ンのｐ型基体において形成されたｎチャンネルトランジ
スタであると仮定する。しかしながら、これは本発明の
技術的範囲に対する制限として理解すべきではない。そ
の理由は、本発明によるメモリはまた、例えばｎ型のシ
リコン基体におけるｐチャンネルトランジスタとして設
けられることができるからである。
【００１２】ゲート電極4 は、フローティングゲートと
して設計される。トランジスタのメモリの状態は、ゲー
ト電極4 の充電状態によって決定される。ゲート電極が
予め定められたしきい値に関して正に充電されたとき、
トランジスタはオン状態になり、ゲート電極が同じしき
い値に関して負に充電されたとき、トランジスタはオフ
状態になる。すなわち、ドレイン2 とソース3 との間に
電圧差、つまり読取り電圧が与えられたとき、第１のオ
ン状態においては電流が流れてトランジスタは導電状態
になり、第２のオフ状態においては電流が流れない非導
電状態になる。従って、トランジスタのプログラムされ
た状態は、読取り電圧によって決定される。
して設計される。トランジスタのメモリの状態は、ゲー
ト電極4 の充電状態によって決定される。ゲート電極が
予め定められたしきい値に関して正に充電されたとき、
トランジスタはオン状態になり、ゲート電極が同じしき
い値に関して負に充電されたとき、トランジスタはオフ
状態になる。すなわち、ドレイン2 とソース3 との間に
電圧差、つまり読取り電圧が与えられたとき、第１のオ
ン状態においては電流が流れてトランジスタは導電状態
になり、第２のオフ状態においては電流が流れない非導
電状態になる。従って、トランジスタのプログラムされ
た状態は、読取り電圧によって決定される。
【００１３】この実施例においてはｎウェル領域である
第１のウェル領域6 に接続されたインジェクタフィルム
5 は、図１および２からわかるようにゲート電極を充電
するように機能する。この配置、特にインジェクタフィ
ルム5 の厚さおよびインジェクタフィルムの下部のドー
ピングレベルは、電圧がゲート電極4 と第１のウェル領
域6 との間に供給されたときにインジェクタフィルム5
を通ってトンネル電流が流れ、ゲート電極4 を充電する
ように選択される。この電圧、すなわちプログラミング
電圧は、ゲート電極4 とこの実施例ではｎウェル領域で
ある第２のウェル領域7 との間に電圧を与えることによ
って与えられる。トンネル電流に必要なプログラミング
電圧は、ゲート電極4 と第２のウェル領域7 との間に配
置された容量性フィルム8 を介してゲート電極4 に与え
られる。プログラミング電圧は、第２のウェル領域に与
えられた電圧の導入を通して与えられる。このプログラ
ミング電圧は、ゲート電極4 がインジェクタフィルム5
を通して充電されるまで必要とされる。
第１のウェル領域6 に接続されたインジェクタフィルム
5 は、図１および２からわかるようにゲート電極を充電
するように機能する。この配置、特にインジェクタフィ
ルム5 の厚さおよびインジェクタフィルムの下部のドー
ピングレベルは、電圧がゲート電極4 と第１のウェル領
域6 との間に供給されたときにインジェクタフィルム5
を通ってトンネル電流が流れ、ゲート電極4 を充電する
ように選択される。この電圧、すなわちプログラミング
電圧は、ゲート電極4 とこの実施例ではｎウェル領域で
ある第２のウェル領域7 との間に電圧を与えることによ
って与えられる。トンネル電流に必要なプログラミング
電圧は、ゲート電極4 と第２のウェル領域7 との間に配
置された容量性フィルム8 を介してゲート電極4 に与え
られる。プログラミング電圧は、第２のウェル領域に与
えられた電圧の導入を通して与えられる。このプログラ
ミング電圧は、ゲート電極4 がインジェクタフィルム5
を通して充電されるまで必要とされる。
【００１４】図示されている実施例において、基体9 は
シリコンで作られており、インジェクタフィルム5 およ
び容量性フィルム8 は、２酸化シリコンで作られてい
る。容量性フィルム8 はインジェクタフィルム5 よりも
厚く、従って、トンネル電流はインジェクタフィルム5
だけを通って流れ、一方、容量性フィルム8 は、同じ電
圧で誘電体となる。トランジスタ1 とインジェクタフィ
ルム5 との間およびトランジスタ1 と容量性フィルム8
との間のフィールド酸化物領域10は、トランジスタ1 を
分離するように機能する。図１において、プログラミン
グ電圧を第２のウェル領域7 に与えるコンタクト11と、
トンネル電圧を第１のウェル領域6 に与えるコンタクト
12とが示されている。インジェクタフィルム5 の下には
注入領域13があり、それはｎ型でドープされているが第
１のウェル領域6 よりもドーピングレベルが高い。注入
領域13は、インジェクタフィルム5 を横切る電位差を減
少してトンネル電流の効果を減少する基体1 の表面にお
ける空間電荷領域の形成を防ぐように機能する。
シリコンで作られており、インジェクタフィルム5 およ
び容量性フィルム8 は、２酸化シリコンで作られてい
る。容量性フィルム8 はインジェクタフィルム5 よりも
厚く、従って、トンネル電流はインジェクタフィルム5
だけを通って流れ、一方、容量性フィルム8 は、同じ電
圧で誘電体となる。トランジスタ1 とインジェクタフィ
ルム5 との間およびトランジスタ1 と容量性フィルム8
との間のフィールド酸化物領域10は、トランジスタ1 を
分離するように機能する。図１において、プログラミン
グ電圧を第２のウェル領域7 に与えるコンタクト11と、
トンネル電圧を第１のウェル領域6 に与えるコンタクト
12とが示されている。インジェクタフィルム5 の下には
注入領域13があり、それはｎ型でドープされているが第
１のウェル領域6 よりもドーピングレベルが高い。注入
領域13は、インジェクタフィルム5 を横切る電位差を減
少してトンネル電流の効果を減少する基体1 の表面にお
ける空間電荷領域の形成を防ぐように機能する。
【００１５】本発明による構造によって、本発明による
メモリの製造工程は簡単にされる。トンネル電圧が第１
のウェル領域6 に与えられ、プログラミング電圧が第２
のウェル領域7 に与えられるので、付加的なｎ型領域が
ｐ型基体9 において形成される必要がない。従って、メ
モリは従来のＣＭＯＳプロセスのステップ、すなわち、
活性領域の限定、ウェル範囲の限定、およびゲート範囲
の限定によって製造される。必要とされる付加的なプロ
セスのステップは、インジェクタフィルムの範囲限定
と、インジェクタフィルムの酸化と、必要であるなら
ば、注入領域における付加的な限定に制限される。従っ
て、メモリの製造プロセスは簡単にされる。
メモリの製造工程は簡単にされる。トンネル電圧が第１
のウェル領域6 に与えられ、プログラミング電圧が第２
のウェル領域7 に与えられるので、付加的なｎ型領域が
ｐ型基体9 において形成される必要がない。従って、メ
モリは従来のＣＭＯＳプロセスのステップ、すなわち、
活性領域の限定、ウェル範囲の限定、およびゲート範囲
の限定によって製造される。必要とされる付加的なプロ
セスのステップは、インジェクタフィルムの範囲限定
と、インジェクタフィルムの酸化と、必要であるなら
ば、注入領域における付加的な限定に制限される。従っ
て、メモリの製造プロセスは簡単にされる。
【００１６】以下において、電気的に消去可能でプログ
ラム可能な読取り専用メモリへの書込みおよびそれから
の読取りの方法が説明される。プログラミングのため
に、約１０乃至１２Ｖのプログラミング電圧が第１のウ
ェル領域6 へのコンタクト12に与えられ、０Ｖの電圧が
第２のウェル領域7 に与えられ、従って、容量的にゲー
ト電極4 に与えられる。第１のウェル領域6 とゲート電
極4 との間のこの電圧差のために、トンネル電流がイン
ジェクタフィルム5 を通って流れる。このトンネル電流
によって、ゲート電極4 に正の電荷が誘導される。その
後、プログラミング電圧は第２のウェル領域7 から取除
かれる。ゲート電極4 は、正の電荷を与えられた状態を
保持し、それによって、トランジスタ1 は、導電状態で
ある。メモリ1 から読取るために、読取り電圧はトラン
ジスタのドレインコンタクト2 に与えられる。正の電荷
はゲート電極4 に記憶されるので電流が流れる。ゲート
電極において電荷がないかもしくは負の電荷があり、同
じ読取り電圧が与えられた場合、電流がトランジスタを
通って流れることはない。従って、トランジスタ、すな
わちメモリがどの状態にあるかを読取り電圧で感知する
ことが可能となる。
ラム可能な読取り専用メモリへの書込みおよびそれから
の読取りの方法が説明される。プログラミングのため
に、約１０乃至１２Ｖのプログラミング電圧が第１のウ
ェル領域6 へのコンタクト12に与えられ、０Ｖの電圧が
第２のウェル領域7 に与えられ、従って、容量的にゲー
ト電極4 に与えられる。第１のウェル領域6 とゲート電
極4 との間のこの電圧差のために、トンネル電流がイン
ジェクタフィルム5 を通って流れる。このトンネル電流
によって、ゲート電極4 に正の電荷が誘導される。その
後、プログラミング電圧は第２のウェル領域7 から取除
かれる。ゲート電極4 は、正の電荷を与えられた状態を
保持し、それによって、トランジスタ1 は、導電状態で
ある。メモリ1 から読取るために、読取り電圧はトラン
ジスタのドレインコンタクト2 に与えられる。正の電荷
はゲート電極4 に記憶されるので電流が流れる。ゲート
電極において電荷がないかもしくは負の電荷があり、同
じ読取り電圧が与えられた場合、電流がトランジスタを
通って流れることはない。従って、トランジスタ、すな
わちメモリがどの状態にあるかを読取り電圧で感知する
ことが可能となる。
【図１】本発明によるメモリの一実施例の概略的平面
図。
図。
【図２】図１のメモリの断面図。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 (72)発明者 ハインツ − ペーター・フレリヒス ドイツ連邦共和国、デー − 79271 ザ ンクト・ペーター、ペーター − トゥ ム・ベーク 14
Claims (7)
- 【請求項１】 第１の導電型の基体中にＭＯＳ電界効果
トランジスタを具備し、前記ＭＯＳ電界効果トランジス
タのゲート電極が、フローティンゲートとして設計さ
れ、インジェクタフィルムを介して第１の導電型と反対
の第２の導電型の第１のウェル領域に接続され、第１の
ウェル領域とゲート電極との間に電圧を与えることによ
ってゲート電極がトンネル効果を使用してインジェクタ
フィルムを通して電荷を与えることができるように構成
されていることを特徴とする電気的に消去可能でプログ
ラム可能な読取り専用メモリ。 - 【請求項２】 ゲート電極は、容量性フィルムを介して
第２の導電型の第２のウェル領域に接続され、ゲートの
電位が第２のウェル領域を介してゲート電極に与えられ
ることができることを特徴とする請求項１記載の電気的
に消去可能でプログラム可能な読取り専用メモリ。 - 【請求項３】 基体はシリコンで作られており、インジ
ェクタフィルムおよび容量性フィルムは２酸化シリコン
で作られている請求項１または２記載の電気的に消去可
能でプログラム可能な読取り専用メモリ。 - 【請求項４】 容量性フィルムは、インジェクタフィル
ムよりも厚いことを特徴とする請求項１乃至３のいずれ
か１項記載の電気的に消去可能でプログラム可能な読取
り専用メモリ。 - 【請求項５】 ゲート電極はポリシリコンで作られてい
る請求項１乃至４のいずれか１項記載の電気的に消去可
能でプログラム可能な読取り専用メモリ。 - 【請求項６】 フィールド酸化物領域がトランジスタの
ゲート酸化物領域とインジェクタフィルムとの間および
トランジスタのゲート酸化物領域と容量性フィルムとの
間に設けられていることを特徴とする請求項１乃至５の
いずれか１項記載の電気的に消去可能でプログラム可能
な読取り専用メモリ。 - 【請求項７】 基体において、ドーピングレベルが第２
のウェル領域のものよりも高い第２の導電型の注入領域
がインジェクタフィルムの下に設けられていることを特
徴とする請求項１乃至６のいずれか１項記載の電気的に
消去可能でプログラム可能な読取り専用メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4440534.0 | 1994-11-12 | ||
| DE4440534 | 1994-11-12 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08213490A true JPH08213490A (ja) | 1996-08-20 |
Family
ID=6533210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7294480A Pending JPH08213490A (ja) | 1994-11-12 | 1995-11-13 | 電気的に消去可能でプログラム可能な読取り専用メモリ |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH08213490A (ja) |
| KR (1) | KR960019757A (ja) |
-
1995
- 1995-11-10 KR KR1019950040623A patent/KR960019757A/ko not_active Application Discontinuation
- 1995-11-13 JP JP7294480A patent/JPH08213490A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR960019757A (ko) | 1996-06-17 |
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