JP2003168734A - 半導体装置及びその制御方法、その製造方法 - Google Patents
半導体装置及びその制御方法、その製造方法Info
- Publication number
- JP2003168734A JP2003168734A JP2001364919A JP2001364919A JP2003168734A JP 2003168734 A JP2003168734 A JP 2003168734A JP 2001364919 A JP2001364919 A JP 2001364919A JP 2001364919 A JP2001364919 A JP 2001364919A JP 2003168734 A JP2003168734 A JP 2003168734A
- Authority
- JP
- Japan
- Prior art keywords
- dielectric breakdown
- semiconductor device
- transistor
- antifuse
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 76
- 238000000034 method Methods 0.000 title claims abstract description 35
- 238000004519 manufacturing process Methods 0.000 title claims description 25
- 230000015556 catabolic process Effects 0.000 claims abstract description 96
- 239000000463 material Substances 0.000 claims abstract description 8
- 238000009792 diffusion process Methods 0.000 claims description 39
- 239000003990 capacitor Substances 0.000 claims description 7
- 239000010408 film Substances 0.000 description 165
- 239000010410 layer Substances 0.000 description 45
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 16
- 229910052710 silicon Inorganic materials 0.000 description 16
- 239000010703 silicon Substances 0.000 description 16
- 239000000758 substrate Substances 0.000 description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 14
- 229920005591 polysilicon Polymers 0.000 description 14
- 230000002950 deficient Effects 0.000 description 11
- 229910021332 silicide Inorganic materials 0.000 description 10
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 10
- 230000008569 process Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 238000002955 isolation Methods 0.000 description 8
- 230000004888 barrier function Effects 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 7
- 150000002500 ions Chemical class 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 230000006870 function Effects 0.000 description 5
- 238000009413 insulation Methods 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 238000005520 cutting process Methods 0.000 description 4
- 230000009977 dual effect Effects 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 229910052718 tin Inorganic materials 0.000 description 2
- 101000854908 Homo sapiens WD repeat-containing protein 11 Proteins 0.000 description 1
- 241000282376 Panthera tigris Species 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 102100020705 WD repeat-containing protein 11 Human genes 0.000 description 1
- 238000010306 acid treatment Methods 0.000 description 1
- 230000003667 anti-reflective effect Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 小型で、非導通と導通との切換作業が比較的
容易で、比較的簡易な方法で製造できて、信頼性が高い
アンチヒューズを備えた半導体装置及びその制御方法、
その製造方法を提供する。 【解決手段】 絶縁膜１０６ａ、１０６ｂを有するアン
チヒューズＡ１、Ａ２と、絶縁膜１０６ａ、１０６ｂを
絶縁破壊し導通状態とする絶縁破壊回路に設けられる絶
縁破壊回路用トランジスタＣとを備えた半導体装置であ
って、アンチヒューズＡ１、Ａ２の絶縁膜１０６ａ、１
０６ｂは、絶縁破壊回路用トランジスタＣのゲート絶縁
膜１０７と同一の材料からなるとともに、ゲート絶縁膜
１０７の膜厚よりも薄く形成された。
容易で、比較的簡易な方法で製造できて、信頼性が高い
アンチヒューズを備えた半導体装置及びその制御方法、
その製造方法を提供する。 【解決手段】 絶縁膜１０６ａ、１０６ｂを有するアン
チヒューズＡ１、Ａ２と、絶縁膜１０６ａ、１０６ｂを
絶縁破壊し導通状態とする絶縁破壊回路に設けられる絶
縁破壊回路用トランジスタＣとを備えた半導体装置であ
って、アンチヒューズＡ１、Ａ２の絶縁膜１０６ａ、１
０６ｂは、絶縁破壊回路用トランジスタＣのゲート絶縁
膜１０７と同一の材料からなるとともに、ゲート絶縁膜
１０７の膜厚よりも薄く形成された。
Description
【０００１】
【発明の属する技術分野】この発明は、アンチヒューズ
を備えた半導体装置及びその制御方法、その製造方法に
関するものである。
を備えた半導体装置及びその制御方法、その製造方法に
関するものである。
【０００２】
【従来の技術】従来から、ＤＲＡＭやＳＲＡＭ等の半導
体装置において、切断可能なヒューズを素子として備え
たものが多く用いられている。このような半導体装置に
おいて、ヒューズは、メモリセルの置換を行うための置
換回路や、基準電圧を調整するための基準電圧発生回路
等に設けられている。
体装置において、切断可能なヒューズを素子として備え
たものが多く用いられている。このような半導体装置に
おいて、ヒューズは、メモリセルの置換を行うための置
換回路や、基準電圧を調整するための基準電圧発生回路
等に設けられている。
【０００３】以下、図８、図９にて、従来の半導体装置
について簡単に説明する。図８は、従来の半導体装置に
おける、ヒューズを用いたメモリセルの置換回路を示す
回路図である。図９は、図８の置換回路に設けられたヒ
ューズを示す概略図である。図８に示すメモリセルの置
換回路は、半導体装置の製品としての歩留まりを向上さ
せることを目的としている。具体的には、製造工程にお
いて異物の混入等により不良となったメモリセルや、リ
フレッシュ特性が規格を満足しないＤＲＡＭ用のメモリ
セル等を、装置内に内蔵された予備的なメモリセル（冗
長メモリセル）と置換するものである。図８において、
Ｇ１１、Ｇ２２はインバータ、Ｖは電源電位、ＲＥは抵
抗、Ｌ ０〜Ｌ２ｍ＋１はヒューズ部、ＴＡ、Ｔ０〜Ｔ
２ｍ＋１はトランジスタ、Ｓはセレクト信号、Ｒ０、／
Ｒ０〜Ｒｍ、／Ｒｍはアドレス信号を示す。
について簡単に説明する。図８は、従来の半導体装置に
おける、ヒューズを用いたメモリセルの置換回路を示す
回路図である。図９は、図８の置換回路に設けられたヒ
ューズを示す概略図である。図８に示すメモリセルの置
換回路は、半導体装置の製品としての歩留まりを向上さ
せることを目的としている。具体的には、製造工程にお
いて異物の混入等により不良となったメモリセルや、リ
フレッシュ特性が規格を満足しないＤＲＡＭ用のメモリ
セル等を、装置内に内蔵された予備的なメモリセル（冗
長メモリセル）と置換するものである。図８において、
Ｇ１１、Ｇ２２はインバータ、Ｖは電源電位、ＲＥは抵
抗、Ｌ ０〜Ｌ２ｍ＋１はヒューズ部、ＴＡ、Ｔ０〜Ｔ
２ｍ＋１はトランジスタ、Ｓはセレクト信号、Ｒ０、／
Ｒ０〜Ｒｍ、／Ｒｍはアドレス信号を示す。
【０００４】以上のように構成される回路において、Ｎ
ＡＥ（Normal Address Enable）の出力がハイ（ＨＩＧ
Ｈ）となり、インバータＧ２２を介して出力が反転され
た後のＳＡＥ（Spare Address Enable）の出力がロー
（ＬＯＷ）となるとき、装置外部から指定されたアドレ
ス信号Ｒ０、／Ｒ０〜Ｒｍ、／Ｒｍは、そのまま装置内
部のメモリセルに伝達される。このとき、装置内の冗長
メモリセルは選択されない。これに対して、ＮＡＥの出
力がローとなり、ＳＡＥの出力がハイとなるとき、装置
外部から指定されたアドレス信号Ｒ０、／Ｒ０〜Ｒｍ、
／Ｒｍは、装置内部のメモリセルに伝達されずに、その
替わりに装置内の冗長メモリセルが選択されることにな
る。
ＡＥ（Normal Address Enable）の出力がハイ（ＨＩＧ
Ｈ）となり、インバータＧ２２を介して出力が反転され
た後のＳＡＥ（Spare Address Enable）の出力がロー
（ＬＯＷ）となるとき、装置外部から指定されたアドレ
ス信号Ｒ０、／Ｒ０〜Ｒｍ、／Ｒｍは、そのまま装置内
部のメモリセルに伝達される。このとき、装置内の冗長
メモリセルは選択されない。これに対して、ＮＡＥの出
力がローとなり、ＳＡＥの出力がハイとなるとき、装置
外部から指定されたアドレス信号Ｒ０、／Ｒ０〜Ｒｍ、
／Ｒｍは、装置内部のメモリセルに伝達されずに、その
替わりに装置内の冗長メモリセルが選択されることにな
る。
【０００５】以下、具体例に基づき説明する。例えば、
不良メモリセルに係わるアドレスが、Ｒ０＝０、…、Ｒ
ｉ＝０、…、Ｒｍ＝０であるとする。このとき、相補の
アドレスは、／Ｒ０＝１、…、／Ｒｉ＝１、…、／Ｒｍ
＝１となる。そして、これらのアドレス信号に係わるヒ
ューズ部については、Ｌ０、…、Ｌ２ｉ、…、Ｌ２ｍの
偶数番目のヒューズ部が導通して、Ｌ１、…、Ｌ２ｉ
＋１、…、Ｌ２ｍ＋１の奇数番目のヒューズ部が導通し
ないように、プログラムにより制御される。
不良メモリセルに係わるアドレスが、Ｒ０＝０、…、Ｒ
ｉ＝０、…、Ｒｍ＝０であるとする。このとき、相補の
アドレスは、／Ｒ０＝１、…、／Ｒｉ＝１、…、／Ｒｍ
＝１となる。そして、これらのアドレス信号に係わるヒ
ューズ部については、Ｌ０、…、Ｌ２ｉ、…、Ｌ２ｍの
偶数番目のヒューズ部が導通して、Ｌ１、…、Ｌ２ｉ
＋１、…、Ｌ２ｍ＋１の奇数番目のヒューズ部が導通し
ないように、プログラムにより制御される。
【０００６】このときのメモリセルの置換動作は、次の
ようになる。まず、セレクト信号Ｓが入力されてハイの
状態になると、トランジスタＴＡがオンされて、ノード
Ｎ１の電位が電源電位Ｖと同電位になる。その後、アド
レス信号Ｒ０、／Ｒ０〜Ｒｍ、／Ｒｍが、各トランジス
タＴ０〜Ｔ２ｍ＋１のゲート部に入力されることにな
る。
ようになる。まず、セレクト信号Ｓが入力されてハイの
状態になると、トランジスタＴＡがオンされて、ノード
Ｎ１の電位が電源電位Ｖと同電位になる。その後、アド
レス信号Ｒ０、／Ｒ０〜Ｒｍ、／Ｒｍが、各トランジス
タＴ０〜Ｔ２ｍ＋１のゲート部に入力されることにな
る。
【０００７】ここで、上述の不良メモリセルに対応した
アドレスＲ０＝０、…、Ｒｉ＝０、…、Ｒｍ＝０が選択
されると、その相補アドレス／Ｒ０＝１、…、／Ｒｉ＝
１、…、／Ｒｍ＝１が、対応する奇数番目のトランジス
タＴ１、…、Ｔ２ｉ＋１、…、Ｔ２ｍ＋１のゲート部に
入力されてそれらのトランジスタＴ１、…、
Ｔ２ｉ＋ １、…、Ｔ２ｍ＋１がオンされる。このとき、
奇数番目のヒューズ部Ｌ１、…、Ｌ２ｉ＋１、…、Ｌ
２ｍ＋１は、導通しないように制御されている。他方、
偶数番目のヒューズ部Ｌ０、…、Ｌ２ｉ、…、Ｌ２ｍは
導通するように制御されているものの、これに対応する
偶数番目のトランジスタＴ０、…、Ｔ２ ｉ、…、Ｔ２ｍ
のゲート部にはアドレス信号が入力されずにオフとなっ
ている。
アドレスＲ０＝０、…、Ｒｉ＝０、…、Ｒｍ＝０が選択
されると、その相補アドレス／Ｒ０＝１、…、／Ｒｉ＝
１、…、／Ｒｍ＝１が、対応する奇数番目のトランジス
タＴ１、…、Ｔ２ｉ＋１、…、Ｔ２ｍ＋１のゲート部に
入力されてそれらのトランジスタＴ１、…、
Ｔ２ｉ＋ １、…、Ｔ２ｍ＋１がオンされる。このとき、
奇数番目のヒューズ部Ｌ１、…、Ｌ２ｉ＋１、…、Ｌ
２ｍ＋１は、導通しないように制御されている。他方、
偶数番目のヒューズ部Ｌ０、…、Ｌ２ｉ、…、Ｌ２ｍは
導通するように制御されているものの、これに対応する
偶数番目のトランジスタＴ０、…、Ｔ２ ｉ、…、Ｔ２ｍ
のゲート部にはアドレス信号が入力されずにオフとなっ
ている。
【０００８】したがって、ノードＮ１の電位Ｖは、接地
（ＧＮＤ）されることなく、ハイ状態が維持される。こ
のとき、インバータＧ１１によって反転された後のＮＡ
Ｅの出力はローとなり、さらにインバータＧ２２によっ
て反転された後のＳＡＥの出力はハイとなって、上述の
ごとく冗長メモリセルが選択される。
（ＧＮＤ）されることなく、ハイ状態が維持される。こ
のとき、インバータＧ１１によって反転された後のＮＡ
Ｅの出力はローとなり、さらにインバータＧ２２によっ
て反転された後のＳＡＥの出力はハイとなって、上述の
ごとく冗長メモリセルが選択される。
【０００９】これに対して、不良アドレスＲ０＝０、
…、Ｒｉ＝０、…、Ｒｍ＝０以外のアドレスが選択され
ると、アドレス信号Ｒ０〜Ｒｍのうち少なくともいずれ
か１つはハイとなるので、それに対応したトランジスタ
がオンとなる。例えば、所定のアドレス信号がＲｉ＝１
のとき、対応するトランジスタＴ２ｉがオンとなる。こ
のとき、対応するヒューズ部Ｌ２ｉは導通するように制
御されているので、ノードＮ１は接地されるため、ＮＡ
Ｅの出力はハイとなり、ＳＡＥの出力はローとなって、
上述のごとく冗長メモリセルが選択されないことにな
る。
…、Ｒｉ＝０、…、Ｒｍ＝０以外のアドレスが選択され
ると、アドレス信号Ｒ０〜Ｒｍのうち少なくともいずれ
か１つはハイとなるので、それに対応したトランジスタ
がオンとなる。例えば、所定のアドレス信号がＲｉ＝１
のとき、対応するトランジスタＴ２ｉがオンとなる。こ
のとき、対応するヒューズ部Ｌ２ｉは導通するように制
御されているので、ノードＮ１は接地されるため、ＮＡ
Ｅの出力はハイとなり、ＳＡＥの出力はローとなって、
上述のごとく冗長メモリセルが選択されないことにな
る。
【００１０】次に、上述の回路における、ヒューズ部Ｌ
０〜Ｌ２ｍ＋１の構成と動作について、説明する。図９
は、ヒューズ部を示す概略上面図である。同図におい
て、１〜３はヒューズ、４は開口部を示す。ここで、ヒ
ューズ１〜３は、例えば、ＷＳｉポリサイド、アルミ等
からなる。また、開口部４は、例えば、プラズマＳｉＮ
膜、ポリイミド等からなる積層膜内に形成されたもので
ある。
０〜Ｌ２ｍ＋１の構成と動作について、説明する。図９
は、ヒューズ部を示す概略上面図である。同図におい
て、１〜３はヒューズ、４は開口部を示す。ここで、ヒ
ューズ１〜３は、例えば、ＷＳｉポリサイド、アルミ等
からなる。また、開口部４は、例えば、プラズマＳｉＮ
膜、ポリイミド等からなる積層膜内に形成されたもので
ある。
【００１１】以上のように構成されたヒューズ部におい
て、上述のように不良メモリセルが生じた場合に、それ
に係わる回路内のヒューズを切断して、不良メモリセル
へのアクセスを禁止する方法が行われている。ここで、
ヒューズの切断は、レーザトリマ装置によって行われ
る。詳しくは、レーザトリマ装置により、レーザ光をヒ
ューズ上の中央部に照射する。レーザ光が照射されたヒ
ューズの部分は、急激に熱膨張して破断する。これによ
り、レーザ光が照射されたヒューズは、非導通の状態に
なる。
て、上述のように不良メモリセルが生じた場合に、それ
に係わる回路内のヒューズを切断して、不良メモリセル
へのアクセスを禁止する方法が行われている。ここで、
ヒューズの切断は、レーザトリマ装置によって行われ
る。詳しくは、レーザトリマ装置により、レーザ光をヒ
ューズ上の中央部に照射する。レーザ光が照射されたヒ
ューズの部分は、急激に熱膨張して破断する。これによ
り、レーザ光が照射されたヒューズは、非導通の状態に
なる。
【００１２】
【発明が解決しようとする課題】上記従来の技術は、ヒ
ューズ部が大きくて微細化された半導体装置に不向きで
あるという第１の問題があった。詳しくは、図９に示す
ヒューズ部において、開口部４の短手方向の長さは１０
μｍ程度であり、ヒューズ１は５μｍ程度のピッチで複
数配列されている。このように、半導体装置においてヒ
ューズ部が占める面積は小さくなく、そのことが半導体
装置を微細化する上で障壁になっていた。
ューズ部が大きくて微細化された半導体装置に不向きで
あるという第１の問題があった。詳しくは、図９に示す
ヒューズ部において、開口部４の短手方向の長さは１０
μｍ程度であり、ヒューズ１は５μｍ程度のピッチで複
数配列されている。このように、半導体装置においてヒ
ューズ部が占める面積は小さくなく、そのことが半導体
装置を微細化する上で障壁になっていた。
【００１３】また、ヒューズの切断工程は、作業性が悪
いという第２の問題があった。すなわち、ヒューズの切
断工程には、レーザトリマ装置が必要となり、その設備
の準備にかかる手間や、実際の切断工程にかかる手間が
無視できないものであった。さらに、ヒューズの切断
は、直接チップ上にレーザを照射して行うために、チッ
プがパッケージ化された後にはその作業を行うことがで
きず、パッケージ化後に行うテスト等で発生する不良メ
モリセルを救済できなかった。
いという第２の問題があった。すなわち、ヒューズの切
断工程には、レーザトリマ装置が必要となり、その設備
の準備にかかる手間や、実際の切断工程にかかる手間が
無視できないものであった。さらに、ヒューズの切断
は、直接チップ上にレーザを照射して行うために、チッ
プがパッケージ化された後にはその作業を行うことがで
きず、パッケージ化後に行うテスト等で発生する不良メ
モリセルを救済できなかった。
【００１４】以上のような問題を解決するために、図１
０に示すように、ヒューズに替わってアンチヒューズを
備えた半導体装置が開示されている（例えば、USP4,89
9,205参照）。図１０において、１１はシリコン基板、
１２ａ〜１２ｂは一方の電極となるＮ ＋拡散層、１３は
分離酸化膜、１４、１６は酸化膜、１５は窒化膜、１７
ａ〜１７ｂは他方の電極となるＮ＋型のポリシリコン、
１８は層間絶縁膜、１９ａ〜１９ｂはＮ＋拡散層１２ａ
〜１２ｂに接続された接続配線、２０ａ〜２０ｂはポリ
シリコン１７ａ〜１７ｂに接続された接続配線、２１は
絶縁膜の絶縁破壊部を示す。
０に示すように、ヒューズに替わってアンチヒューズを
備えた半導体装置が開示されている（例えば、USP4,89
9,205参照）。図１０において、１１はシリコン基板、
１２ａ〜１２ｂは一方の電極となるＮ ＋拡散層、１３は
分離酸化膜、１４、１６は酸化膜、１５は窒化膜、１７
ａ〜１７ｂは他方の電極となるＮ＋型のポリシリコン、
１８は層間絶縁膜、１９ａ〜１９ｂはＮ＋拡散層１２ａ
〜１２ｂに接続された接続配線、２０ａ〜２０ｂはポリ
シリコン１７ａ〜１７ｂに接続された接続配線、２１は
絶縁膜の絶縁破壊部を示す。
【００１５】このように、アンチヒューズは、酸化膜１
４、窒化膜１５、酸化膜１６の３層構造からなる絶縁膜
を、２つの電極１２ａ〜１２ｂ、１７ａ〜１７ｂで挟ん
で形成したものである。そして、アンチヒューズは、上
述のヒューズとは異なり、デフォルト時の状態が非導通
となる。詳しくは、２つの電極１２ａ〜１２ｂ、１７ａ
〜１７ｂに高電圧が印加されないように、制御されてい
る（図１０に示す左側のアンチヒューズの状態であ
る。）。そして、アンチヒューズを導通状態に変化させ
るときには、２つの電極１２ａ〜１２ｂ、１７ａ〜１７
ｂに高電圧を印加するように制御して、絶縁膜を絶縁破
壊する（図１０に示す右側のアンチヒューズの状態であ
る。）。
４、窒化膜１５、酸化膜１６の３層構造からなる絶縁膜
を、２つの電極１２ａ〜１２ｂ、１７ａ〜１７ｂで挟ん
で形成したものである。そして、アンチヒューズは、上
述のヒューズとは異なり、デフォルト時の状態が非導通
となる。詳しくは、２つの電極１２ａ〜１２ｂ、１７ａ
〜１７ｂに高電圧が印加されないように、制御されてい
る（図１０に示す左側のアンチヒューズの状態であ
る。）。そして、アンチヒューズを導通状態に変化させ
るときには、２つの電極１２ａ〜１２ｂ、１７ａ〜１７
ｂに高電圧を印加するように制御して、絶縁膜を絶縁破
壊する（図１０に示す右側のアンチヒューズの状態であ
る。）。
【００１６】以上のべたアンチヒューズの構成は、素子
を比較的小さくできるとともに、その制御が比較的容易
であるために、上述のヒューズ部を備えた半導体装置の
問題を解消するものである。しかし、上述のアンチヒュ
ーズの構成は、半導体装置内に、トランジスタ、キャパ
シタ等の他の素子とは別の工程にてアンチヒューズを形
成しなければならず、工程手順が複雑化するという問題
があった。詳しくは、絶縁膜１４〜１６の下層のＮ＋拡
散層１２ａ〜１２ｂを形成する工程と、絶縁膜１４〜１
６を形成する工程とを、他の素子を形成する工程とは別
に行う必要があった。
を比較的小さくできるとともに、その制御が比較的容易
であるために、上述のヒューズ部を備えた半導体装置の
問題を解消するものである。しかし、上述のアンチヒュ
ーズの構成は、半導体装置内に、トランジスタ、キャパ
シタ等の他の素子とは別の工程にてアンチヒューズを形
成しなければならず、工程手順が複雑化するという問題
があった。詳しくは、絶縁膜１４〜１６の下層のＮ＋拡
散層１２ａ〜１２ｂを形成する工程と、絶縁膜１４〜１
６を形成する工程とを、他の素子を形成する工程とは別
に行う必要があった。
【００１７】さらに、アンチヒューズを導通させるとき
には、絶縁膜１４〜１６を絶縁破壊するために比較的高
い電圧が印加されるために、アンチヒューズに電圧を印
加するための回路内に設けられたトランジスタのゲート
絶縁膜も同時に破壊される可能性があった。この場合、
絶縁膜１４〜１６には絶縁破壊に充分な電圧が印加され
ずに、アンチヒューズは非導通のままとなる。
には、絶縁膜１４〜１６を絶縁破壊するために比較的高
い電圧が印加されるために、アンチヒューズに電圧を印
加するための回路内に設けられたトランジスタのゲート
絶縁膜も同時に破壊される可能性があった。この場合、
絶縁膜１４〜１６には絶縁破壊に充分な電圧が印加され
ずに、アンチヒューズは非導通のままとなる。
【００１８】この発明は、上述のような課題を解決する
ためになされたもので、小型で、非導通と導通との切換
作業が比較的容易で、比較的簡易な方法で製造できて、
信頼性が高いアンチヒューズを備えた半導体装置及びそ
の制御方法、その製造方法を提供することにある。
ためになされたもので、小型で、非導通と導通との切換
作業が比較的容易で、比較的簡易な方法で製造できて、
信頼性が高いアンチヒューズを備えた半導体装置及びそ
の制御方法、その製造方法を提供することにある。
【００１９】
【課題を解決するための手段】この発明の請求項１記載
の発明にかかる半導体装置は、絶縁膜を有するアンチヒ
ューズと、前記絶縁膜を絶縁破壊し導通状態とする絶縁
破壊回路に設けられる絶縁破壊回路用トランジスタとを
備えた半導体装置であって、前記アンチヒューズの前記
絶縁膜は、前記絶縁破壊回路用トランジスタのゲート絶
縁膜と同一の材料からなるとともに、前記ゲート絶縁膜
の膜厚よりも薄く形成されたものである。
の発明にかかる半導体装置は、絶縁膜を有するアンチヒ
ューズと、前記絶縁膜を絶縁破壊し導通状態とする絶縁
破壊回路に設けられる絶縁破壊回路用トランジスタとを
備えた半導体装置であって、前記アンチヒューズの前記
絶縁膜は、前記絶縁破壊回路用トランジスタのゲート絶
縁膜と同一の材料からなるとともに、前記ゲート絶縁膜
の膜厚よりも薄く形成されたものである。
【００２０】また、請求項２記載の発明にかかる半導体
装置は、上記請求項１記載の発明において、前記アンチ
ヒューズの前記絶縁膜の下層に、Ｎ＋拡散層又はＰ＋拡
散層を備えたものである。
装置は、上記請求項１記載の発明において、前記アンチ
ヒューズの前記絶縁膜の下層に、Ｎ＋拡散層又はＰ＋拡
散層を備えたものである。
【００２１】また、請求項３記載の発明にかかる半導体
装置は、上記請求項１又は請求項２に記載の発明におい
て、前記アンチヒューズは、前記絶縁破壊回路用トラン
ジスタのゲート電極と同一の材料からなる電極を備えた
ものである。
装置は、上記請求項１又は請求項２に記載の発明におい
て、前記アンチヒューズは、前記絶縁破壊回路用トラン
ジスタのゲート電極と同一の材料からなる電極を備えた
ものである。
【００２２】また、請求項４記載の発明にかかる半導体
装置は、上記請求項１〜請求項３のいずれかに記載の発
明において、前記アンチヒューズは、前記絶縁破壊回路
内に設けられるとともに、前記絶縁破壊回路用トランジ
スタとは異なるトランジスタを有する別の回路内に設け
られたものである。
装置は、上記請求項１〜請求項３のいずれかに記載の発
明において、前記アンチヒューズは、前記絶縁破壊回路
内に設けられるとともに、前記絶縁破壊回路用トランジ
スタとは異なるトランジスタを有する別の回路内に設け
られたものである。
【００２３】また、請求項５記載の発明にかかる半導体
装置は、上記請求項１〜請求項４のいずれかに記載の発
明において、前記アンチヒューズは、前記絶縁破壊回路
内に設けられるとともに、前記絶縁膜を絶縁破壊した後
に電位固定される別の回路内に設けられたものである。
装置は、上記請求項１〜請求項４のいずれかに記載の発
明において、前記アンチヒューズは、前記絶縁破壊回路
内に設けられるとともに、前記絶縁膜を絶縁破壊した後
に電位固定される別の回路内に設けられたものである。
【００２４】また、この発明の請求項６記載の発明にか
かる半導体装置の制御方法は、請求項１〜請求項５のい
ずれかに記載の半導体装置の制御方法であって、前記絶
縁破壊回路に前記絶縁破壊回路用トランジスタを介して
電圧を印加して、前記アンチヒューズの前記絶縁膜を絶
縁破壊するステップと、前記絶縁破壊回路を開くステッ
プと、前記アンチヒューズを備えた前記絶縁破壊回路と
は別の回路を閉じるステップとを備えるものである。
かる半導体装置の制御方法は、請求項１〜請求項５のい
ずれかに記載の半導体装置の制御方法であって、前記絶
縁破壊回路に前記絶縁破壊回路用トランジスタを介して
電圧を印加して、前記アンチヒューズの前記絶縁膜を絶
縁破壊するステップと、前記絶縁破壊回路を開くステッ
プと、前記アンチヒューズを備えた前記絶縁破壊回路と
は別の回路を閉じるステップとを備えるものである。
【００２５】また、この発明の請求項７記載の発明にか
かる半導体装置の製造方法は、絶縁膜を有するアンチヒ
ューズと、前記絶縁膜を絶縁破壊する絶縁破壊回路に設
けられる絶縁破壊回路用トランジスタとを備える半導体
装置の製造方法であって、前記絶縁破壊回路用トランジ
スタのゲート絶縁膜を形成する第１工程と、前記アンチ
ヒューズの前記絶縁膜を形成するとともに、前記第１工
程で形成された前記絶縁破壊回路用トランジスタの前記
ゲート絶縁膜をさらに厚いゲート酸化膜とする第２工程
とを備えるものである。
かる半導体装置の製造方法は、絶縁膜を有するアンチヒ
ューズと、前記絶縁膜を絶縁破壊する絶縁破壊回路に設
けられる絶縁破壊回路用トランジスタとを備える半導体
装置の製造方法であって、前記絶縁破壊回路用トランジ
スタのゲート絶縁膜を形成する第１工程と、前記アンチ
ヒューズの前記絶縁膜を形成するとともに、前記第１工
程で形成された前記絶縁破壊回路用トランジスタの前記
ゲート絶縁膜をさらに厚いゲート酸化膜とする第２工程
とを備えるものである。
【００２６】また、請求項８記載の発明にかかる半導体
装置の製造方法は、上記請求項７に記載の発明におい
て、前記第２工程を、前記絶縁破壊回路用トランジスタ
とは異なるトランジスタのゲート絶縁膜を同時に形成す
る工程とするものである。
装置の製造方法は、上記請求項７に記載の発明におい
て、前記第２工程を、前記絶縁破壊回路用トランジスタ
とは異なるトランジスタのゲート絶縁膜を同時に形成す
る工程とするものである。
【００２７】また、請求項９記載の発明にかかる半導体
装置の製造方法は、上記請求項７又は請求項８に記載の
発明において、前記第１工程及び前記第２工程を、前記
絶縁破壊回路用トランジスタとは異なるトランジスタの
ゲート絶縁膜を同時に形成する工程とするものである。
装置の製造方法は、上記請求項７又は請求項８に記載の
発明において、前記第１工程及び前記第２工程を、前記
絶縁破壊回路用トランジスタとは異なるトランジスタの
ゲート絶縁膜を同時に形成する工程とするものである。
【００２８】また、請求項１０記載の発明にかかる半導
体装置の製造方法は、上記請求項７〜請求項９のいずれ
かに記載の発明において、前記アンチヒューズの前記絶
縁膜の下層に、Ｎ＋拡散層又はＰ＋拡散層を形成する工
程をさらに備えるものである。
体装置の製造方法は、上記請求項７〜請求項９のいずれ
かに記載の発明において、前記アンチヒューズの前記絶
縁膜の下層に、Ｎ＋拡散層又はＰ＋拡散層を形成する工
程をさらに備えるものである。
【００２９】また、請求項１１記載の発明にかかる半導
体装置の製造方法は、上記請求項１０に記載の発明にお
いて、前記拡散層を形成する工程を、ＭＯＳキャパシタ
の拡散層を同時に形成する工程とするものである。
体装置の製造方法は、上記請求項１０に記載の発明にお
いて、前記拡散層を形成する工程を、ＭＯＳキャパシタ
の拡散層を同時に形成する工程とするものである。
【００３０】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して詳細に説明する。なお、各図中、同
一または相当する部分には同一の符号を付しており、そ
の重複説明は適宜に簡略化ないし省略する。
いて図面を参照して詳細に説明する。なお、各図中、同
一または相当する部分には同一の符号を付しており、そ
の重複説明は適宜に簡略化ないし省略する。
【００３１】実施の形態１．図１〜図５にて、この発明
の実施の形態１について詳細に説明する。図１は、この
発明の実施の形態１における半導体装置を示す概略断面
図である。図１において、１０１はＰ型ウェルが形成さ
れたシリコン基板、１０２ａ〜１０２ｂはＮ＋拡散層、
１０３ａ〜１０３ｃはＮ−注入されたＮ−拡散層、１０
４ａ〜１０４ｃはＮ＋拡散層１０２ａ〜１０２ｂよりも
濃度の高いＮ＋拡散層、１０５はＳＴＩ法やＬＯＣＯＳ
法で形成された分離酸化膜、１０６ａ〜１０６ｂはアン
チヒューズの絶縁膜としての酸化膜、１０７はトランジ
スタのゲート絶縁膜としてのゲート酸化膜、１０８ａ〜
１０８ｂはアンチヒューズの電極としてのＮ ＋型のポリ
シリコン膜、１０８ｃはトランジスタのゲート電極とし
てのＮ＋型のポリシリコン膜、１０９ａ〜１０９ｃはポ
リシリコン膜１０８ａ〜１０８ｃ上に形成されるＣｏ等
のシリサイド膜、１１０ａ〜１１０ｃはＮ＋拡散層１０
４ａ〜１０４ｃ上に形成されるシリサイド膜、１１１ａ
〜１１１ｃは酸化膜、窒化膜、又はそれらの積層膜から
なるサイドウォール、１１２は酸化膜からなる層間絶縁
膜、１１３ａ〜１１３ｅは層間絶縁膜１１２のコンタク
トホールに形成されたＴｉＮからなるバリアメタル、１
１４ａ〜１１４ｅは層間絶縁膜１１２のコンタクトホー
ルに形成されたＷプラグ、１１５ａ〜１１５ｅは上層配
線のバリアメタル、１１６ａ〜１１６ｅは上層配線のア
ルミ層、１１７ａ〜１１７ｅは上層配線のＴｉＮからな
る反射防止膜、１１８は酸化膜１０６ｂにおける絶縁が
破壊された領域としての絶縁破壊部を示す。
の実施の形態１について詳細に説明する。図１は、この
発明の実施の形態１における半導体装置を示す概略断面
図である。図１において、１０１はＰ型ウェルが形成さ
れたシリコン基板、１０２ａ〜１０２ｂはＮ＋拡散層、
１０３ａ〜１０３ｃはＮ−注入されたＮ−拡散層、１０
４ａ〜１０４ｃはＮ＋拡散層１０２ａ〜１０２ｂよりも
濃度の高いＮ＋拡散層、１０５はＳＴＩ法やＬＯＣＯＳ
法で形成された分離酸化膜、１０６ａ〜１０６ｂはアン
チヒューズの絶縁膜としての酸化膜、１０７はトランジ
スタのゲート絶縁膜としてのゲート酸化膜、１０８ａ〜
１０８ｂはアンチヒューズの電極としてのＮ ＋型のポリ
シリコン膜、１０８ｃはトランジスタのゲート電極とし
てのＮ＋型のポリシリコン膜、１０９ａ〜１０９ｃはポ
リシリコン膜１０８ａ〜１０８ｃ上に形成されるＣｏ等
のシリサイド膜、１１０ａ〜１１０ｃはＮ＋拡散層１０
４ａ〜１０４ｃ上に形成されるシリサイド膜、１１１ａ
〜１１１ｃは酸化膜、窒化膜、又はそれらの積層膜から
なるサイドウォール、１１２は酸化膜からなる層間絶縁
膜、１１３ａ〜１１３ｅは層間絶縁膜１１２のコンタク
トホールに形成されたＴｉＮからなるバリアメタル、１
１４ａ〜１１４ｅは層間絶縁膜１１２のコンタクトホー
ルに形成されたＷプラグ、１１５ａ〜１１５ｅは上層配
線のバリアメタル、１１６ａ〜１１６ｅは上層配線のア
ルミ層、１１７ａ〜１１７ｅは上層配線のＴｉＮからな
る反射防止膜、１１８は酸化膜１０６ｂにおける絶縁が
破壊された領域としての絶縁破壊部を示す。
【００３２】ここで、図１に示すＡ１、Ａ２の領域は、
アンチヒューズとして機能する。なお、アンチヒューズ
Ａ１は非導通の状態であり、電流が流れない素子として
用いられ、アンチヒューズＡ２は導通の状態であり、電
流が流れる素子として用いられる。また、Ｃの領域はア
ンチヒューズＡ１、Ａ２の酸化膜１０６ａ、１０６ｂを
絶縁破壊するための絶縁破壊回路に設けられるトランジ
スタ（絶縁破壊回路用トランジスタ）として機能する。
アンチヒューズとして機能する。なお、アンチヒューズ
Ａ１は非導通の状態であり、電流が流れない素子として
用いられ、アンチヒューズＡ２は導通の状態であり、電
流が流れる素子として用いられる。また、Ｃの領域はア
ンチヒューズＡ１、Ａ２の酸化膜１０６ａ、１０６ｂを
絶縁破壊するための絶縁破壊回路に設けられるトランジ
スタ（絶縁破壊回路用トランジスタ）として機能する。
【００３３】また、アンチヒューズＡ１、Ａ２の酸化膜
１０６ａ、１０６ｂは、トランジスタＣのゲート酸化膜
１０７と同一の材料からなるとともに、その膜厚はゲー
ト酸化膜１０７の膜厚よりも薄く形成されている。これ
により、上述の絶縁破壊回路に電圧を印加して、アンチ
ヒューズＡ１、Ａ２の酸化膜１０６ａ、１０６ｂを絶縁
破壊するときに、その回路内のトランジスタＣの耐圧性
（絶縁破壊されない特性である。）が保持されることに
なる。例えば、アンチヒューズＡ１、Ａ２の酸化膜１０
６ａ、１０６ｂの膜厚を３ｎｍ程度として、トランジス
タＣのゲート酸化膜１０７の膜厚を６〜８ｎｍ以上とす
る。このとき、アンチヒューズＡ１、Ａ２の絶縁破壊に
いたる耐圧は４Ｖ程度であるのに対して、トランジスタ
Ｃの絶縁破壊耐圧は７Ｖ以上となる。
１０６ａ、１０６ｂは、トランジスタＣのゲート酸化膜
１０７と同一の材料からなるとともに、その膜厚はゲー
ト酸化膜１０７の膜厚よりも薄く形成されている。これ
により、上述の絶縁破壊回路に電圧を印加して、アンチ
ヒューズＡ１、Ａ２の酸化膜１０６ａ、１０６ｂを絶縁
破壊するときに、その回路内のトランジスタＣの耐圧性
（絶縁破壊されない特性である。）が保持されることに
なる。例えば、アンチヒューズＡ１、Ａ２の酸化膜１０
６ａ、１０６ｂの膜厚を３ｎｍ程度として、トランジス
タＣのゲート酸化膜１０７の膜厚を６〜８ｎｍ以上とす
る。このとき、アンチヒューズＡ１、Ａ２の絶縁破壊に
いたる耐圧は４Ｖ程度であるのに対して、トランジスタ
Ｃの絶縁破壊耐圧は７Ｖ以上となる。
【００３４】以上のように構成された半導体装置におい
て、アンチヒューズは、２μｍ×２μｍ程度の比較的小
さな面積で形成することができる。また、アンチヒュー
ズの絶縁破壊工程には、上述のレーザトリマ装置が不要
となるために、工程時間が短くなるとともに、製造コス
トを低くすることができる。
て、アンチヒューズは、２μｍ×２μｍ程度の比較的小
さな面積で形成することができる。また、アンチヒュー
ズの絶縁破壊工程には、上述のレーザトリマ装置が不要
となるために、工程時間が短くなるとともに、製造コス
トを低くすることができる。
【００３５】次に、図２〜図４にて、上述のように構成
された半導体装置の製造方法について説明する。図２
は、イオン注入工程時の半導体装置を示す概略断面図で
あり、図３は、第１酸化膜形成工程時の半導体装置を示
す概略断面図であり、図４は、第２酸化膜形成工程時の
半導体装置を示す概略断面図である。図２〜図４におい
て、１０２ａ〜１０２ｂはＮ＋拡散層、１０６ａ〜１０
６ｂはアンチヒューズにおける薄膜の酸化膜、１０７は
トランジスタにおける厚膜のゲート酸化膜、３０１ａ〜
３０１ｃは犠牲酸化膜、３０３、３０６はレジスト、３
０４はイオン、３０５は第１酸化膜形成工程で形成され
たゲート酸化膜を示す。なお、図２〜図４において、一
点鎖線の右側の領域は図１におけるトランジスタＣに対
応し、一点鎖線の左側の領域は図１におけるアンチヒュ
ーズＡ１、Ａ２に対応する。
された半導体装置の製造方法について説明する。図２
は、イオン注入工程時の半導体装置を示す概略断面図で
あり、図３は、第１酸化膜形成工程時の半導体装置を示
す概略断面図であり、図４は、第２酸化膜形成工程時の
半導体装置を示す概略断面図である。図２〜図４におい
て、１０２ａ〜１０２ｂはＮ＋拡散層、１０６ａ〜１０
６ｂはアンチヒューズにおける薄膜の酸化膜、１０７は
トランジスタにおける厚膜のゲート酸化膜、３０１ａ〜
３０１ｃは犠牲酸化膜、３０３、３０６はレジスト、３
０４はイオン、３０５は第１酸化膜形成工程で形成され
たゲート酸化膜を示す。なお、図２〜図４において、一
点鎖線の右側の領域は図１におけるトランジスタＣに対
応し、一点鎖線の左側の領域は図１におけるアンチヒュ
ーズＡ１、Ａ２に対応する。
【００３６】まず、シリコン基板１０１上に、ＳＴＩ法
やＬＯＣＯＳ法等により、分離酸化膜１０５を形成す
る。そして、分離酸化膜１０５を形成する際の犠牲酸化
膜３０１ａ〜３０１ｃの上からＢイオンを注入して、シ
リコン基板１０１にＰ型ウェルを形成する。次に、図２
に示すように、アンチヒューズの領域に、アンチヒュー
ズの一方の電極となるＮ＋拡散層１０２ａ、１０２ｂを
形成する。なお、この工程は、半導体装置におけるＭＯ
Ｓキャパシタの拡散層を同時に形成する工程である。
やＬＯＣＯＳ法等により、分離酸化膜１０５を形成す
る。そして、分離酸化膜１０５を形成する際の犠牲酸化
膜３０１ａ〜３０１ｃの上からＢイオンを注入して、シ
リコン基板１０１にＰ型ウェルを形成する。次に、図２
に示すように、アンチヒューズの領域に、アンチヒュー
ズの一方の電極となるＮ＋拡散層１０２ａ、１０２ｂを
形成する。なお、この工程は、半導体装置におけるＭＯ
Ｓキャパシタの拡散層を同時に形成する工程である。
【００３７】詳しくは、アンチヒューズの電極部と、半
導体装置におけるＭＯＳキャパシタの電極部となる領域
を開口するように、それ以外の領域にイオン注入を阻止
するためのレジスト３０３が形成される。図２において
は、トランジスタ領域の犠牲酸化膜３０１ｃ及び分離酸
化膜１０５の上に、レジスト３０３が形成されている。
その後、イオン３０４の注入が行われる。ここで、イオ
ン３０４は、例えば、Ｐ、Ａｓであり、８０ｋｅＶ、１
×１０１５個／ｃｍ２程度の注入である。これにより、
アンチヒューズ領域に、電極部としてのＮ＋拡散層１０
２ａ、１０２ｂが形成されるとともに、図示せぬＭＯＳ
キャパシタ領域にＮ＋拡散層が形成されることになる。
導体装置におけるＭＯＳキャパシタの電極部となる領域
を開口するように、それ以外の領域にイオン注入を阻止
するためのレジスト３０３が形成される。図２において
は、トランジスタ領域の犠牲酸化膜３０１ｃ及び分離酸
化膜１０５の上に、レジスト３０３が形成されている。
その後、イオン３０４の注入が行われる。ここで、イオ
ン３０４は、例えば、Ｐ、Ａｓであり、８０ｋｅＶ、１
×１０１５個／ｃｍ２程度の注入である。これにより、
アンチヒューズ領域に、電極部としてのＮ＋拡散層１０
２ａ、１０２ｂが形成されるとともに、図示せぬＭＯＳ
キャパシタ領域にＮ＋拡散層が形成されることになる。
【００３８】次に、レジスト３０３が除去されて、さら
に、犠牲酸化膜３０１ａ〜３０１ｃがフッ酸により除去
される。そして、図３、図４にて、デュアル酸化膜工程
（第１酸化膜形成工程と第２酸化膜形成工程とであ
る。）が行われて、アンチヒューズの領域に薄膜の酸化
膜を形成するとともに、トランジスタ領域に厚膜のゲー
ト酸化膜を形成する。なお、この工程は、半導体装置に
おける他のトランジスタの薄膜ゲート酸化膜及び厚膜ゲ
ート酸化膜を同時に形成する工程である。
に、犠牲酸化膜３０１ａ〜３０１ｃがフッ酸により除去
される。そして、図３、図４にて、デュアル酸化膜工程
（第１酸化膜形成工程と第２酸化膜形成工程とであ
る。）が行われて、アンチヒューズの領域に薄膜の酸化
膜を形成するとともに、トランジスタ領域に厚膜のゲー
ト酸化膜を形成する。なお、この工程は、半導体装置に
おける他のトランジスタの薄膜ゲート酸化膜及び厚膜ゲ
ート酸化膜を同時に形成する工程である。
【００３９】詳しくは、第１酸化膜形成工程により、基
板の最上面に酸化膜が５〜７ｎｍ程度の膜厚で形成され
る。その後、厚膜ゲート酸化膜を形成するトランジスタ
領域には、レジスト３０６が形成される。図３では、絶
縁破壊回路用トランジスタのゲート酸化膜３０５の領域
がレジスト３０６で覆われている。その後、フォトリソ
グラフィにより厚膜ゲート酸化膜を形成するトランジス
タ領域以外の領域の酸化膜が、フッ酸処理により除去さ
れる。図３では、アンチヒューズ領域の酸化膜が除去さ
れている。
板の最上面に酸化膜が５〜７ｎｍ程度の膜厚で形成され
る。その後、厚膜ゲート酸化膜を形成するトランジスタ
領域には、レジスト３０６が形成される。図３では、絶
縁破壊回路用トランジスタのゲート酸化膜３０５の領域
がレジスト３０６で覆われている。その後、フォトリソ
グラフィにより厚膜ゲート酸化膜を形成するトランジス
タ領域以外の領域の酸化膜が、フッ酸処理により除去さ
れる。図３では、アンチヒューズ領域の酸化膜が除去さ
れている。
【００４０】そして、レジスト３０６を除去した後に、
図４に示すように、第２酸化膜形成工程により、アンチ
ヒューズ領域の薄膜の酸化膜１０６ａ、１０６ｂを２〜
３ｎｍ程度の膜厚で形成するとともに、トランジスタ領
域の厚膜のゲート酸化膜１０７を形成する。ここで、ト
ランジスタ領域のゲート酸化膜は、上述の第１酸化膜形
成工程にて形成されたゲート酸化膜３０５を、さらに第
２酸化膜形成工程にて厚膜化したものである。そして、
これにより形成されたゲート酸化膜１０７の膜厚は、６
〜８ｎｍ程度である。このとき、アンチヒューズと絶縁
破壊回路用トランジスタとの領域以外の領域であって、
図示せぬトランジスタ領域には、上述のデュアル酸化膜
工程により、薄膜のゲート酸化膜と、厚膜のゲート酸化
膜とが、それぞれ形成されることになる。
図４に示すように、第２酸化膜形成工程により、アンチ
ヒューズ領域の薄膜の酸化膜１０６ａ、１０６ｂを２〜
３ｎｍ程度の膜厚で形成するとともに、トランジスタ領
域の厚膜のゲート酸化膜１０７を形成する。ここで、ト
ランジスタ領域のゲート酸化膜は、上述の第１酸化膜形
成工程にて形成されたゲート酸化膜３０５を、さらに第
２酸化膜形成工程にて厚膜化したものである。そして、
これにより形成されたゲート酸化膜１０７の膜厚は、６
〜８ｎｍ程度である。このとき、アンチヒューズと絶縁
破壊回路用トランジスタとの領域以外の領域であって、
図示せぬトランジスタ領域には、上述のデュアル酸化膜
工程により、薄膜のゲート酸化膜と、厚膜のゲート酸化
膜とが、それぞれ形成されることになる。
【００４１】その後、アンチヒューズにおける電極とし
てのポリシリコン膜１０８ａ、１０８ｂと、トランジス
タのゲート電極としてのポリシリコン膜１０８ｃとが、
同時に形成される。そして、シリサイド膜１０９ａ〜１
０９ｃ、１１０ａ〜１１０ｃ、層間絶縁膜１１２、コン
タクトホール、バリアメタル１１３ａ〜１１３ｅ、Ｗプ
ラグ１１４ａ〜１１４ｅ、上層配線１１５ａ〜１１５
ｅ、１１６ａ〜１１６ｅ、１１７ａ〜１１７ｅが順次形
成される。
てのポリシリコン膜１０８ａ、１０８ｂと、トランジス
タのゲート電極としてのポリシリコン膜１０８ｃとが、
同時に形成される。そして、シリサイド膜１０９ａ〜１
０９ｃ、１１０ａ〜１１０ｃ、層間絶縁膜１１２、コン
タクトホール、バリアメタル１１３ａ〜１１３ｅ、Ｗプ
ラグ１１４ａ〜１１４ｅ、上層配線１１５ａ〜１１５
ｅ、１１６ａ〜１１６ｅ、１１７ａ〜１１７ｅが順次形
成される。
【００４２】以上述べたように、本実施の形態１におけ
る半導体装置の製造方法によれば、半導体装置における
ロジック製品等で用いられる薄膜トランジスタ、厚膜ト
ランジスタや、アナログ回路等で用いられるＭＯＳキャ
パシタの製造と同時に、アンチヒューズと絶縁破壊回路
用トランジスタとを製造することができるために、比較
的簡易な製造方法となる。
る半導体装置の製造方法によれば、半導体装置における
ロジック製品等で用いられる薄膜トランジスタ、厚膜ト
ランジスタや、アナログ回路等で用いられるＭＯＳキャ
パシタの製造と同時に、アンチヒューズと絶縁破壊回路
用トランジスタとを製造することができるために、比較
的簡易な製造方法となる。
【００４３】次に、図５にて、アンチヒューズ及び絶縁
破壊回路用トランジスタを備えた絶縁破壊回路とその制
御方法とについて説明する。図５は、図１の半導体装置
を示す回路図である。詳しくは、図５は、先に説明した
不良メモリセルを置換するための置換回路の一部であ
る。そして、置換回路は、図８においてノードＮ１から
分岐した回路が図５に示す回路に入れ替わったものであ
る。
破壊回路用トランジスタを備えた絶縁破壊回路とその制
御方法とについて説明する。図５は、図１の半導体装置
を示す回路図である。詳しくは、図５は、先に説明した
不良メモリセルを置換するための置換回路の一部であ
る。そして、置換回路は、図８においてノードＮ１から
分岐した回路が図５に示す回路に入れ替わったものであ
る。
【００４４】図５において、Ｖｃは絶縁破壊用電位、Ｌ
２ｉはアンチヒューズを備えたアンチヒューズ部、Ｔ
ｃ２ｉａ、Ｔｃ２ｉｂは厚膜酸化膜を有する絶縁破壊回
路用トランジスタ、Ｓｃ２ｉはアンチヒューズをプログ
ラミングするための絶縁破壊用信号、Ｒｉはアドレス信
号、Ｔ２ｉはアドレス信号Ｒｉに対応した薄膜又は厚膜
のトランジスタ、Ｓｎは通常動作を指示する動作信号、
Ｔｎａ、Ｔｎｂは動作信号Ｓｎに対応した薄膜又は厚膜
のトランジスタを示す。
２ｉはアンチヒューズを備えたアンチヒューズ部、Ｔ
ｃ２ｉａ、Ｔｃ２ｉｂは厚膜酸化膜を有する絶縁破壊回
路用トランジスタ、Ｓｃ２ｉはアンチヒューズをプログ
ラミングするための絶縁破壊用信号、Ｒｉはアドレス信
号、Ｔ２ｉはアドレス信号Ｒｉに対応した薄膜又は厚膜
のトランジスタ、Ｓｎは通常動作を指示する動作信号、
Ｔｎａ、Ｔｎｂは動作信号Ｓｎに対応した薄膜又は厚膜
のトランジスタを示す。
【００４５】以上のように構成された半導体装置の回路
において、アンチヒューズをプログラミングするとき
に、動作信号Ｓｎがローとなり、トランジスタＴｎａ、
Ｔｎｂはオフとなる。そして、アンチヒューズ部Ｌ２ｉ
を非導通状態にプログラミングする場合には、絶縁破壊
用信号Ｓｃ２ｉはローとなる。このとき、絶縁破壊回路
用トランジスタＴｃ２ｉａ、Ｔｃ２ｉｂはオフとなり、
アンチヒューズ部Ｌ２ｉに絶縁破壊用電位Ｖｃは印加さ
れない。これにより、アンチヒューズ部Ｌ２ｉは、非導
通状態のままで保たれる。
において、アンチヒューズをプログラミングするとき
に、動作信号Ｓｎがローとなり、トランジスタＴｎａ、
Ｔｎｂはオフとなる。そして、アンチヒューズ部Ｌ２ｉ
を非導通状態にプログラミングする場合には、絶縁破壊
用信号Ｓｃ２ｉはローとなる。このとき、絶縁破壊回路
用トランジスタＴｃ２ｉａ、Ｔｃ２ｉｂはオフとなり、
アンチヒューズ部Ｌ２ｉに絶縁破壊用電位Ｖｃは印加さ
れない。これにより、アンチヒューズ部Ｌ２ｉは、非導
通状態のままで保たれる。
【００４６】これに対して、アンチヒューズ部Ｌ２ｉを
導通状態にプログラミングする場合には、絶縁破壊用信
号Ｓｃ２ｉはハイとなる。このとき、絶縁破壊回路用ト
ランジスタＴｃ２ｉａ、Ｔｃ２ｉｂはオンとなり、アン
チヒューズ部Ｌ２ｉに絶縁破壊用電位Ｖｃが印加され
る。これにより、アンチヒューズ部Ｌ２ｉの酸化膜は絶
縁破壊されて、アンチヒューズ部Ｌ２ｉは導通可能な状
態へと変化する。
導通状態にプログラミングする場合には、絶縁破壊用信
号Ｓｃ２ｉはハイとなる。このとき、絶縁破壊回路用ト
ランジスタＴｃ２ｉａ、Ｔｃ２ｉｂはオンとなり、アン
チヒューズ部Ｌ２ｉに絶縁破壊用電位Ｖｃが印加され
る。これにより、アンチヒューズ部Ｌ２ｉの酸化膜は絶
縁破壊されて、アンチヒューズ部Ｌ２ｉは導通可能な状
態へと変化する。
【００４７】他方、通常の動作時には、絶縁破壊用信号
Ｓｃ２ｉをローとして、動作信号Ｓ ｎをハイとする。こ
れにより、トランジスタＴｎａ、Ｔｎｂはオンとなる。
そして、アドレス信号Ｒｉと、アンチヒューズ部Ｌ２ｉ
の導通・非導通とにより、ノードＮ１の電位を引き抜い
たり、引き抜かなかったりする。こうして、先に説明し
た図８と同様に不良メモリセルを冗長メモリセルに置換
する置換回路を形成するものである。
Ｓｃ２ｉをローとして、動作信号Ｓ ｎをハイとする。こ
れにより、トランジスタＴｎａ、Ｔｎｂはオンとなる。
そして、アドレス信号Ｒｉと、アンチヒューズ部Ｌ２ｉ
の導通・非導通とにより、ノードＮ１の電位を引き抜い
たり、引き抜かなかったりする。こうして、先に説明し
た図８と同様に不良メモリセルを冗長メモリセルに置換
する置換回路を形成するものである。
【００４８】このように、アンチヒューズ部Ｌ２ｉは、
絶縁破壊回路用トランジスタＴｃ２ ｉａ、Ｔｃ２ｉｂを
備えた絶縁破壊回路内に設けられるとともに、他のトラ
ンジスタＴｎａ、Ｔｎｂ、Ｔ２ｉを有する置換回路内に
設けられたものである。そして、プログラムにより、以
下の制御を行うものである。すなわち、まず、絶縁破壊
回路に絶縁破壊回路用トランジスタＴｃ２ｉａ、Ｔ
ｃ２ｉｂを介して電圧Ｖｃを印加して、アンチヒューズ
部Ｌ２ｉの絶縁膜を絶縁破壊する。次に、絶縁破壊回路
を開いて、置換回路を閉じる。
絶縁破壊回路用トランジスタＴｃ２ ｉａ、Ｔｃ２ｉｂを
備えた絶縁破壊回路内に設けられるとともに、他のトラ
ンジスタＴｎａ、Ｔｎｂ、Ｔ２ｉを有する置換回路内に
設けられたものである。そして、プログラムにより、以
下の制御を行うものである。すなわち、まず、絶縁破壊
回路に絶縁破壊回路用トランジスタＴｃ２ｉａ、Ｔ
ｃ２ｉｂを介して電圧Ｖｃを印加して、アンチヒューズ
部Ｌ２ｉの絶縁膜を絶縁破壊する。次に、絶縁破壊回路
を開いて、置換回路を閉じる。
【００４９】以上説明したように、本実施の形態１にお
いては、小型で、非導通と導通との切換作業が比較的容
易で、比較的簡易な方法で製造できて、信頼性が高いア
ンチヒューズを備えた半導体装置及びその制御方法、そ
の製造方法を提供することができる。
いては、小型で、非導通と導通との切換作業が比較的容
易で、比較的簡易な方法で製造できて、信頼性が高いア
ンチヒューズを備えた半導体装置及びその制御方法、そ
の製造方法を提供することができる。
【００５０】なお、本実施の形態１では、シリコン基板
１０１上にＰ型ウェルを形成し、アンチヒューズＡ１、
Ａ２の酸化膜１０６ａ、１０６ｂの下層に電極としての
Ｎ型の拡散層１０２ａ、１０２ｂ、１０３ａ、１０３
ｂ、１０４ａ、１０４ｂを形成した。これに対して、シ
リコン基板１０１上にＮ型ウェルを形成し、アンチヒュ
ーズＡ１、Ａ２の酸化膜１０６ａ、１０６ｂの下層に電
極としてのＰ＋拡散層を形成し、酸化膜膜１０６ａ、１
０６ｂの上層に電極としてのＰ＋型のポリシリコンを形
成することもできる。そして、この場合にも、本実施の
形態１と同様の効果を奏することになる。
１０１上にＰ型ウェルを形成し、アンチヒューズＡ１、
Ａ２の酸化膜１０６ａ、１０６ｂの下層に電極としての
Ｎ型の拡散層１０２ａ、１０２ｂ、１０３ａ、１０３
ｂ、１０４ａ、１０４ｂを形成した。これに対して、シ
リコン基板１０１上にＮ型ウェルを形成し、アンチヒュ
ーズＡ１、Ａ２の酸化膜１０６ａ、１０６ｂの下層に電
極としてのＰ＋拡散層を形成し、酸化膜膜１０６ａ、１
０６ｂの上層に電極としてのＰ＋型のポリシリコンを形
成することもできる。そして、この場合にも、本実施の
形態１と同様の効果を奏することになる。
【００５１】また、本実施の形態１では、トランジスタ
Ｃとして、ＮＭＯＳトランジスタを用いたが、その代わ
りに、ＰＭＯＳトランジスタを用いることもできる。ま
た、本実施の形態１では、アンチヒューズの絶縁膜、及
び、トランジスタのゲート絶縁膜として、酸化膜１０６
ａ、１０６ｂ、１０７を用いた。これに対して、アンチ
ヒューズの絶縁膜、及び、トランジスタのゲート絶縁膜
として、酸窒化膜を用いることもできる。
Ｃとして、ＮＭＯＳトランジスタを用いたが、その代わ
りに、ＰＭＯＳトランジスタを用いることもできる。ま
た、本実施の形態１では、アンチヒューズの絶縁膜、及
び、トランジスタのゲート絶縁膜として、酸化膜１０６
ａ、１０６ｂ、１０７を用いた。これに対して、アンチ
ヒューズの絶縁膜、及び、トランジスタのゲート絶縁膜
として、酸窒化膜を用いることもできる。
【００５２】また、本実施の形態１では、アンチヒュー
ズの電極部、及び、トランジスタのゲート電極として、
ポリシリコン膜１０８ａ〜１０８ｃと、その上に形成し
たシリサイド膜１０９ａ〜１０９ｃとを用いた。しか
し、アンチヒューズの電極部、及び、トランジスタのゲ
ート電極の構造は、これに限定されることない。例え
ば、Ｎ＋ドープトポリシリコンとＷＳｉシリサイドとの
積層構造の電極構造とすることもできるし、注入ポリシ
リコンにＷメタルが積層されたポリメタル構造の電極構
造とすることもできる。
ズの電極部、及び、トランジスタのゲート電極として、
ポリシリコン膜１０８ａ〜１０８ｃと、その上に形成し
たシリサイド膜１０９ａ〜１０９ｃとを用いた。しか
し、アンチヒューズの電極部、及び、トランジスタのゲ
ート電極の構造は、これに限定されることない。例え
ば、Ｎ＋ドープトポリシリコンとＷＳｉシリサイドとの
積層構造の電極構造とすることもできるし、注入ポリシ
リコンにＷメタルが積層されたポリメタル構造の電極構
造とすることもできる。
【００５３】また、本実施の形態１では、Ｎ＋拡散層１
０４ａ、１０４ｂの上層に、シリサイド膜１１０ａ、１
１０ｂを形成したが、シリサイド膜１１０ａ、１１０ｂ
を形成しない場合であっても、Ｎ型の拡散層１０２ａ、
１０２ｂ、１０３ａ、１０３ｂ、１０４ａ、１０４ｂは
アンチヒューズの一方の電極として機能するものであ
る。また、本実施の形態１では、コンタクト部にＷプラ
グ１１４ａ〜１１４ｅを用い、上層配線にアルミ層１１
６ａ〜１１６ｅを用いた。しかし、これらはこの材料に
限定されることなく、例えば、デュアルダマシン法によ
る銅プラグ、銅配線等を用いることもできる。
０４ａ、１０４ｂの上層に、シリサイド膜１１０ａ、１
１０ｂを形成したが、シリサイド膜１１０ａ、１１０ｂ
を形成しない場合であっても、Ｎ型の拡散層１０２ａ、
１０２ｂ、１０３ａ、１０３ｂ、１０４ａ、１０４ｂは
アンチヒューズの一方の電極として機能するものであ
る。また、本実施の形態１では、コンタクト部にＷプラ
グ１１４ａ〜１１４ｅを用い、上層配線にアルミ層１１
６ａ〜１１６ｅを用いた。しかし、これらはこの材料に
限定されることなく、例えば、デュアルダマシン法によ
る銅プラグ、銅配線等を用いることもできる。
【００５４】また、本実施の形態１では、アンチヒュー
ズＡ１、Ａ２、及び、トランジスタＣを、不良メモリセ
ルを置換するための回路に用いたが、本発明はこれに限
定されることなく、その他の回路、例えば、基準電圧を
調整するための基準電圧発生回路等に用いることもでき
る。
ズＡ１、Ａ２、及び、トランジスタＣを、不良メモリセ
ルを置換するための回路に用いたが、本発明はこれに限
定されることなく、その他の回路、例えば、基準電圧を
調整するための基準電圧発生回路等に用いることもでき
る。
【００５５】実施の形態２．図６、図７にて、この発明
の実施の形態２について詳細に説明する。図６は、この
発明の実施の形態２における半導体装置を示す概略断面
図である。本実施の形態２は、アンチヒューズの酸化膜
１０６ａ、１０６ｂの下層にＮ＋拡散層１０２ａ〜１０
２ｂが形成されていない点と、アンチヒューズの下層の
シリコン基板にはＮ型ウェルが形成されている点とが、
前記実施の形態１とは相違する。図６において、１０３
ａ〜１０３ｃはＮ−拡散層、１０４ａ〜１０４ｃはＮ＋
拡散層、２０１はＮ型ウェルが形成されたシリコン基板
を示す。
の実施の形態２について詳細に説明する。図６は、この
発明の実施の形態２における半導体装置を示す概略断面
図である。本実施の形態２は、アンチヒューズの酸化膜
１０６ａ、１０６ｂの下層にＮ＋拡散層１０２ａ〜１０
２ｂが形成されていない点と、アンチヒューズの下層の
シリコン基板にはＮ型ウェルが形成されている点とが、
前記実施の形態１とは相違する。図６において、１０３
ａ〜１０３ｃはＮ−拡散層、１０４ａ〜１０４ｃはＮ＋
拡散層、２０１はＮ型ウェルが形成されたシリコン基板
を示す。
【００５６】ここで、図６に示すＢ１、Ｂ２の領域は、
アンチヒューズとして機能する。なお、アンチヒューズ
Ｂ１は非導通の状態であり、電流が流れない素子として
用いられ、アンチヒューズＢ２は導通の状態であり、電
流が流れる素子として用いられる。また、Ｃの領域はア
ンチヒューズＢ１、Ｂ２の酸化膜１０６ａ、１０６ｂを
絶縁破壊するための絶縁破壊回路に設けられるトランジ
スタ（絶縁破壊回路用トランジスタ）として機能する。
アンチヒューズとして機能する。なお、アンチヒューズ
Ｂ１は非導通の状態であり、電流が流れない素子として
用いられ、アンチヒューズＢ２は導通の状態であり、電
流が流れる素子として用いられる。また、Ｃの領域はア
ンチヒューズＢ１、Ｂ２の酸化膜１０６ａ、１０６ｂを
絶縁破壊するための絶縁破壊回路に設けられるトランジ
スタ（絶縁破壊回路用トランジスタ）として機能する。
【００５７】また、アンチヒューズＢ１、Ｂ２の酸化膜
１０６ａ、１０６ｂは、前記実施の形態１と同様に、ト
ランジスタＣのゲート酸化膜１０７と同一の材料からな
るとともに、その膜厚はゲート酸化膜１０７の膜厚より
も薄く形成されている。そして、導通状態のアンチヒュ
ーズＢ２において、電流は、Ｎ＋拡散層１０４ｂ、Ｎ−
拡散層１０３ｂ、Ｎ型のシリコン基板２０１、絶縁破壊
部１１８、ポリシリコン膜１０８ｂを順次通過すること
になる。
１０６ａ、１０６ｂは、前記実施の形態１と同様に、ト
ランジスタＣのゲート酸化膜１０７と同一の材料からな
るとともに、その膜厚はゲート酸化膜１０７の膜厚より
も薄く形成されている。そして、導通状態のアンチヒュ
ーズＢ２において、電流は、Ｎ＋拡散層１０４ｂ、Ｎ−
拡散層１０３ｂ、Ｎ型のシリコン基板２０１、絶縁破壊
部１１８、ポリシリコン膜１０８ｂを順次通過すること
になる。
【００５８】次に、上述のように構成された半導体装置
の製造方法について説明する。まず、シリコン基板１０
１上に、分離酸化膜１０５を形成する。そして、分離酸
化膜１０５を形成する際の犠牲酸化膜の上から、トラン
ジスタＣ側にはＢイオンを注入してＰ型ウェルが形成さ
れたシリコン基板１０１とし、アンチヒューズＡ１、Ａ
２側にはＰイオンを注入してＮ型ウェルが形成されたシ
リコン基板２０１とする。
の製造方法について説明する。まず、シリコン基板１０
１上に、分離酸化膜１０５を形成する。そして、分離酸
化膜１０５を形成する際の犠牲酸化膜の上から、トラン
ジスタＣ側にはＢイオンを注入してＰ型ウェルが形成さ
れたシリコン基板１０１とし、アンチヒューズＡ１、Ａ
２側にはＰイオンを注入してＮ型ウェルが形成されたシ
リコン基板２０１とする。
【００５９】その後、前記実施の形態１と同様に、アン
チヒューズＢ１、Ｂ２及びトランジスタＣに、Ｎ−拡散
層１０３ａ〜１０３ｃ、Ｎ＋拡散層１０４ａ〜１０４ｃ
を形成する。そして、前記実施の形態１と同様に、デュ
アル酸化膜工程により、アンチヒューズの領域に薄膜の
酸化膜を形成するとともに、トランジスタ領域に厚膜の
ゲート酸化膜を形成する。
チヒューズＢ１、Ｂ２及びトランジスタＣに、Ｎ−拡散
層１０３ａ〜１０３ｃ、Ｎ＋拡散層１０４ａ〜１０４ｃ
を形成する。そして、前記実施の形態１と同様に、デュ
アル酸化膜工程により、アンチヒューズの領域に薄膜の
酸化膜を形成するとともに、トランジスタ領域に厚膜の
ゲート酸化膜を形成する。
【００６０】その後、アンチヒューズにおける電極とし
てのポリシリコン膜１０８ａ、１０８ｂと、トランジス
タのゲート電極としてのポリシリコン膜１０８ｃとが、
同時に形成される。そして、シリサイド膜１０９ａ〜１
０９ｃ、１１０ａ〜１１０ｃ、層間絶縁膜１１２、コン
タクトホール、バリアメタル１１３ａ〜１１３ｅ、Ｗプ
ラグ１１４ａ〜１１４ｅ、上層配線１１５ａ〜１１５
ｅ、１１６ａ〜１１６ｅ、１１７ａ〜１１７ｅが順次形
成される。
てのポリシリコン膜１０８ａ、１０８ｂと、トランジス
タのゲート電極としてのポリシリコン膜１０８ｃとが、
同時に形成される。そして、シリサイド膜１０９ａ〜１
０９ｃ、１１０ａ〜１１０ｃ、層間絶縁膜１１２、コン
タクトホール、バリアメタル１１３ａ〜１１３ｅ、Ｗプ
ラグ１１４ａ〜１１４ｅ、上層配線１１５ａ〜１１５
ｅ、１１６ａ〜１１６ｅ、１１７ａ〜１１７ｅが順次形
成される。
【００６１】次に、図７にて、アンチヒューズ及び絶縁
破壊回路用トランジスタを備えた絶縁破壊回路とその制
御方法とについて説明する。図７は、図６の半導体装置
を示す回路図である。詳しくは、図７は、前記実施の形
態１と同様に、先に説明した不良メモリセルを置換する
ための置換回路の一部である。
破壊回路用トランジスタを備えた絶縁破壊回路とその制
御方法とについて説明する。図７は、図６の半導体装置
を示す回路図である。詳しくは、図７は、前記実施の形
態１と同様に、先に説明した不良メモリセルを置換する
ための置換回路の一部である。
【００６２】図７において、Ｖは電源電位、Ｖｃは絶縁
破壊用電位、Ｌ２ｉはアンチヒューズ部、Ｔｃ２ｉａ、
Ｔｃ２ｉｂは厚膜酸化膜を有する絶縁破壊回路用トラン
ジスタ、Ｓｃ２ｉは絶縁破壊用信号、Ｒｉはアドレス信
号、Ｔ２ｉはアドレス信号Ｒ ｉに対応したトランジス
タ、Ｓｎは動作信号、Ｔｎａ、Ｔｎｂは動作信号Ｓｎに
対応したトランジスタを示す。
破壊用電位、Ｌ２ｉはアンチヒューズ部、Ｔｃ２ｉａ、
Ｔｃ２ｉｂは厚膜酸化膜を有する絶縁破壊回路用トラン
ジスタ、Ｓｃ２ｉは絶縁破壊用信号、Ｒｉはアドレス信
号、Ｔ２ｉはアドレス信号Ｒ ｉに対応したトランジス
タ、Ｓｎは動作信号、Ｔｎａ、Ｔｎｂは動作信号Ｓｎに
対応したトランジスタを示す。
【００６３】以上のように構成された半導体装置の回路
において、アンチヒューズをプログラミングするとき
に、動作信号Ｓｎがローとなり、トランジスタＴｎａ、
Ｔｎｂはオフとなる。そして、アンチヒューズ部Ｌ２ｉ
を非導通状態にプログラミングする場合には、絶縁破壊
用信号Ｓｃ２ｉはローとなる。このとき、絶縁破壊回路
用トランジスタＴｃ２ｉａ、Ｔｃ２ｉｂはオフとなり、
アンチヒューズ部Ｌ２ｉに絶縁破壊用電位Ｖｃは印加さ
れない。これにより、アンチヒューズ部Ｌ２ｉは、非導
通状態のままに保たれる。
において、アンチヒューズをプログラミングするとき
に、動作信号Ｓｎがローとなり、トランジスタＴｎａ、
Ｔｎｂはオフとなる。そして、アンチヒューズ部Ｌ２ｉ
を非導通状態にプログラミングする場合には、絶縁破壊
用信号Ｓｃ２ｉはローとなる。このとき、絶縁破壊回路
用トランジスタＴｃ２ｉａ、Ｔｃ２ｉｂはオフとなり、
アンチヒューズ部Ｌ２ｉに絶縁破壊用電位Ｖｃは印加さ
れない。これにより、アンチヒューズ部Ｌ２ｉは、非導
通状態のままに保たれる。
【００６４】これに対して、アンチヒューズ部Ｌ２ｉを
導通状態にプログラミングする場合には、絶縁破壊用信
号Ｓｃ２ｉはハイとなる。このとき、絶縁破壊回路用ト
ランジスタＴｃ２ｉａ、Ｔｃ２ｉｂはオンとなり、アン
チヒューズ部Ｌ２ｉに絶縁破壊用電位Ｖｃが印加され
る。これにより、アンチヒューズ部Ｌ２ｉの酸化膜は絶
縁破壊されて、アンチヒューズ部Ｌ２ｉは導通可能な状
態へと変化する。
導通状態にプログラミングする場合には、絶縁破壊用信
号Ｓｃ２ｉはハイとなる。このとき、絶縁破壊回路用ト
ランジスタＴｃ２ｉａ、Ｔｃ２ｉｂはオンとなり、アン
チヒューズ部Ｌ２ｉに絶縁破壊用電位Ｖｃが印加され
る。これにより、アンチヒューズ部Ｌ２ｉの酸化膜は絶
縁破壊されて、アンチヒューズ部Ｌ２ｉは導通可能な状
態へと変化する。
【００６５】他方、通常の動作時には、絶縁破壊用信号
Ｓｃ２ｉをローとして、動作信号Ｓ ｎをハイとする。こ
れにより、トランジスタＴｎａはオンとなる。一方、ト
ランジスタＴｎｂは、アンチヒューズ部Ｌ２ｉの導通・
非導通により、オン、オフが定まる。そして、このトラ
ンジスタＴｎｂのオン、オフと、アドレス信号Ｒｉとに
より、ノードＮ１の電位を引き抜いたり、引き抜かなか
ったりする。こうして、先に説明した図８と同様に不良
メモリセルを冗長メモリセルに置換する置換回路を形成
するものである。
Ｓｃ２ｉをローとして、動作信号Ｓ ｎをハイとする。こ
れにより、トランジスタＴｎａはオンとなる。一方、ト
ランジスタＴｎｂは、アンチヒューズ部Ｌ２ｉの導通・
非導通により、オン、オフが定まる。そして、このトラ
ンジスタＴｎｂのオン、オフと、アドレス信号Ｒｉとに
より、ノードＮ１の電位を引き抜いたり、引き抜かなか
ったりする。こうして、先に説明した図８と同様に不良
メモリセルを冗長メモリセルに置換する置換回路を形成
するものである。
【００６６】このように、本実施の形態２の回路によれ
ば、アンチヒューズ部Ｌ２ｉは、絶縁破壊回路内に設け
られるとともに、酸化膜を絶縁破壊した後に電位固定さ
れる別の回路内に設けられているため、アンチヒューズ
部Ｌ２ｉを比較的高抵抗な素子とすることができる。す
なわち、アンチヒューズ部Ｌ２ｉの酸化膜を絶縁破壊し
た後には、アドレス信号Ｒｉの入力がされても、アンチ
ヒューズ部Ｌ２ｉにはノードＮ１からの電流が直接流れ
ることはない。したがって、図６に示したように、酸化
膜１０６ａ、１０６ｂの下層にＮ型ウェルのシリコン基
板２０１が形成されており比較的高抵抗のアンチヒュー
ズとなっている場合であっても、置換回路の安定した動
作を確保することができる。
ば、アンチヒューズ部Ｌ２ｉは、絶縁破壊回路内に設け
られるとともに、酸化膜を絶縁破壊した後に電位固定さ
れる別の回路内に設けられているため、アンチヒューズ
部Ｌ２ｉを比較的高抵抗な素子とすることができる。す
なわち、アンチヒューズ部Ｌ２ｉの酸化膜を絶縁破壊し
た後には、アドレス信号Ｒｉの入力がされても、アンチ
ヒューズ部Ｌ２ｉにはノードＮ１からの電流が直接流れ
ることはない。したがって、図６に示したように、酸化
膜１０６ａ、１０６ｂの下層にＮ型ウェルのシリコン基
板２０１が形成されており比較的高抵抗のアンチヒュー
ズとなっている場合であっても、置換回路の安定した動
作を確保することができる。
【００６７】以上説明したように、本実施の形態２にお
いても、前記実施の形態１と同様に、小型で、非導通と
導通との切換作業が比較的容易で、比較的簡易な方法で
製造できて、信頼性が高いアンチヒューズを備えた半導
体装置及びその制御方法、その製造方法を提供すること
ができる。
いても、前記実施の形態１と同様に、小型で、非導通と
導通との切換作業が比較的容易で、比較的簡易な方法で
製造できて、信頼性が高いアンチヒューズを備えた半導
体装置及びその制御方法、その製造方法を提供すること
ができる。
【００６８】なお、本発明が上記各実施の形態に限定さ
れず、本発明の技術思想の範囲内において、各実施の形
態の中で示唆した以外にも、各実施の形態は適宜変更さ
れ得ることは明らかである。また、上記構成部材の数、
位置、形状等は上記実施の形態に限定されず、本発明を
実施する上で好適な数、位置、形状等にすることができ
る。
れず、本発明の技術思想の範囲内において、各実施の形
態の中で示唆した以外にも、各実施の形態は適宜変更さ
れ得ることは明らかである。また、上記構成部材の数、
位置、形状等は上記実施の形態に限定されず、本発明を
実施する上で好適な数、位置、形状等にすることができ
る。
【００６９】
【発明の効果】本発明は以上のように構成されているの
で、小型で、非導通と導通との切換作業が比較的容易
で、比較的簡易な方法で製造できて、信頼性が高いアン
チヒューズを備えた半導体装置及びその制御方法、その
製造方法を提供することができる。
で、小型で、非導通と導通との切換作業が比較的容易
で、比較的簡易な方法で製造できて、信頼性が高いアン
チヒューズを備えた半導体装置及びその制御方法、その
製造方法を提供することができる。
【図１】 本発明の実施の形態１における半導体装置を
示す概略断面図である。
示す概略断面図である。
【図２】 本発明の実施の形態１におけるイオン注入工
程時の半導体装置を示す概略断面図である。
程時の半導体装置を示す概略断面図である。
【図３】 本発明の実施の形態１における第１酸化膜形
成工程時の半導体装置を示す概略断面図である。
成工程時の半導体装置を示す概略断面図である。
【図４】 本発明の実施の形態１における第２酸化膜形
成工程時の半導体装置を示す概略断面図である。
成工程時の半導体装置を示す概略断面図である。
【図５】 図１の半導体装置を示す回路図である。
【図６】 本発明の実施の形態２における半導体装置を
示す概略断面図である。
示す概略断面図である。
【図７】 図６の半導体装置を示す回路図である。
【図８】 従来の半導体装置を示す回路図である。
【図９】 図８の半導体装置におけるヒューズを示す概
略図である。
略図である。
【図１０】 従来のアンチヒューズを有する半導体装置
を示す概略断面図である。
を示す概略断面図である。
１０１、２０１ シリコン基板、 １０２ａ〜１０２
ｂ Ｎ＋拡散層、 １０３ａ〜１０３ｃ Ｎ−拡散
層、 １０４ａ〜１０４ｃ Ｎ＋拡散層、 １０５
分離酸化膜、 １０６ａ〜１０６ｂ 酸化膜（絶縁
膜）、 １０７ゲート酸化膜（ゲート絶縁膜）、
１０８ａ〜１０８ｂ ポリシリコン膜（電極）、 １
０８ｃ ポリシリコン膜（ゲート電極）、 １０９ａ
〜１０９ｃシリサイド膜、 １１０ａ〜１１０ｃ シ
リサイド膜、 １１１ａ〜１１１ｃ サイドウォー
ル、 １１２ 層間絶縁膜、 １１３ａ〜１１３ｅ
バリアメタル、 １１４ａ〜１１４ｅ Ｗプラグ、
１１５ａ〜１１５ｅ バリアメタル、 １１６ａ
〜１１６ｅ アルミ層、 １１７ａ〜１１７ｅ 反射
防止膜、 １１８ 絶縁破壊部、 ３０１ａ〜３０
１ｃ 犠牲酸化膜、３０３、３０６ レジスト、 ３
０４ イオン、 ３０５ ゲート酸化膜、 Ａ１、
Ａ２、Ｂ１、Ｂ２ アンチヒューズ、 Ｃ トランジ
スタ（絶縁破壊回路用トランジスタ）。
ｂ Ｎ＋拡散層、 １０３ａ〜１０３ｃ Ｎ−拡散
層、 １０４ａ〜１０４ｃ Ｎ＋拡散層、 １０５
分離酸化膜、 １０６ａ〜１０６ｂ 酸化膜（絶縁
膜）、 １０７ゲート酸化膜（ゲート絶縁膜）、
１０８ａ〜１０８ｂ ポリシリコン膜（電極）、 １
０８ｃ ポリシリコン膜（ゲート電極）、 １０９ａ
〜１０９ｃシリサイド膜、 １１０ａ〜１１０ｃ シ
リサイド膜、 １１１ａ〜１１１ｃ サイドウォー
ル、 １１２ 層間絶縁膜、 １１３ａ〜１１３ｅ
バリアメタル、 １１４ａ〜１１４ｅ Ｗプラグ、
１１５ａ〜１１５ｅ バリアメタル、 １１６ａ
〜１１６ｅ アルミ層、 １１７ａ〜１１７ｅ 反射
防止膜、 １１８ 絶縁破壊部、 ３０１ａ〜３０
１ｃ 犠牲酸化膜、３０３、３０６ レジスト、 ３
０４ イオン、 ３０５ ゲート酸化膜、 Ａ１、
Ａ２、Ｂ１、Ｂ２ アンチヒューズ、 Ｃ トランジ
スタ（絶縁破壊回路用トランジスタ）。
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 4M104 AA01 BB01 BB04 BB20 CC01
CC05 DD03 DD04 DD16 EE03
EE09 EE12 EE16 EE17 FF14
FF18 FF22 GG09 GG19 HH14
5F033 HH04 HH08 HH11 HH25 HH33
JJ11 JJ19 JJ33 KK01 MM01
MM02 MM05 MM08 MM12 MM13
NN06 NN07 QQ03 QQ37 RR04
RR06 TT02 TT08 VV06 VV11
VV16 XX03
5F064 FF02 FF28 FF46 GG10
Claims (11)
- 【請求項１】 絶縁膜を有するアンチヒューズと、前記
絶縁膜を絶縁破壊し導通状態とする絶縁破壊回路に設け
られる絶縁破壊回路用トランジスタとを備えた半導体装
置であって、 前記アンチヒューズの前記絶縁膜は、前記絶縁破壊回路
用トランジスタのゲート絶縁膜と同一の材料からなると
ともに、前記ゲート絶縁膜の膜厚よりも薄く形成された
ことを特徴とする半導体装置。 - 【請求項２】 前記アンチヒューズの前記絶縁膜の下層
に、Ｎ＋拡散層又はＰ＋拡散層を備えたことを特徴とす
る請求項１に記載の半導体装置。 - 【請求項３】 前記アンチヒューズは、前記絶縁破壊回
路用トランジスタのゲート電極と同一の材料からなる電
極を備えたことを特徴とする請求項１又は請求項２に記
載の半導体装置。 - 【請求項４】 前記アンチヒューズは、前記絶縁破壊回
路内に設けられるとともに、前記絶縁破壊回路用トラン
ジスタとは異なるトランジスタを有する別の回路内に設
けられたことを特徴とする請求項１〜請求項３のいずれ
かに記載の半導体装置。 - 【請求項５】 前記アンチヒューズは、前記絶縁破壊回
路内に設けられるとともに、前記絶縁膜を絶縁破壊した
後に電位固定される別の回路内に設けられたことを特徴
とする請求項１〜請求項４のいずれかに記載の半導体装
置。 - 【請求項６】 請求項１〜請求項５のいずれかに記載の
半導体装置の制御方法であって、 前記絶縁破壊回路に前記絶縁破壊回路用トランジスタを
介して電圧を印加して、前記アンチヒューズの前記絶縁
膜を絶縁破壊するステップと、 前記絶縁破壊回路を開くステップと、 前記アンチヒューズを備えた前記絶縁破壊回路とは別の
回路を閉じるステップとを備えることを特徴とする半導
体装置の制御方法。 - 【請求項７】 絶縁膜を有するアンチヒューズと、前記
絶縁膜を絶縁破壊する絶縁破壊回路に設けられる絶縁破
壊回路用トランジスタとを備える半導体装置の製造方法
であって、 前記絶縁破壊回路用トランジスタのゲート絶縁膜を形成
する第１工程と、 前記アンチヒューズの前記絶縁膜を形成するとともに、
前記第１工程で形成された前記絶縁破壊回路用トランジ
スタの前記ゲート絶縁膜をさらに厚いゲート酸化膜とす
る第２工程とを備えることを特徴とする半導体装置の製
造方法。 - 【請求項８】 前記第２工程は、前記絶縁破壊回路用ト
ランジスタとは異なるトランジスタのゲート絶縁膜を同
時に形成する工程であることを特徴とする請求項７に記
載の半導体装置の製造方法。 - 【請求項９】 前記第１工程及び前記第２工程は、前記
絶縁破壊回路用トランジスタとは異なるトランジスタの
ゲート絶縁膜を同時に形成する工程であることを特徴と
する請求項７又は請求項８に記載の半導体装置の製造方
法。 - 【請求項１０】 前記アンチヒューズの前記絶縁膜の下
層に、Ｎ＋拡散層又はＰ＋拡散層を形成する工程をさら
に備える請求項７〜請求項９のいずれかに記載の半導体
装置の製造方法。 - 【請求項１１】 前記拡散層を形成する工程は、ＭＯＳ
キャパシタの拡散層を同時に形成する工程であることを
特徴とする請求項１０に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001364919A JP2003168734A (ja) | 2001-11-29 | 2001-11-29 | 半導体装置及びその制御方法、その製造方法 |
| US10/155,114 US20030098495A1 (en) | 2001-11-29 | 2002-05-28 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001364919A JP2003168734A (ja) | 2001-11-29 | 2001-11-29 | 半導体装置及びその制御方法、その製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003168734A true JP2003168734A (ja) | 2003-06-13 |
Family
ID=19175040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001364919A Withdrawn JP2003168734A (ja) | 2001-11-29 | 2001-11-29 | 半導体装置及びその制御方法、その製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20030098495A1 (ja) |
| JP (1) | JP2003168734A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7046569B2 (en) | 2004-04-07 | 2006-05-16 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device including OTP memory, and method of programming OTP memory |
| JP2007053175A (ja) * | 2005-08-17 | 2007-03-01 | Seiko Npc Corp | 半導体装置の製造方法 |
| JP2008547191A (ja) * | 2005-06-14 | 2008-12-25 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | パワーコンポーネントを有するモノリシック集積された半導体装置およびモノリシック集積された半導体装置を製造する方法 |
| JP2009032941A (ja) * | 2007-07-27 | 2009-02-12 | Elpida Memory Inc | アンチヒューズ素子及びこれを有する半導体装置 |
| JP2009054662A (ja) * | 2007-08-24 | 2009-03-12 | Elpida Memory Inc | アンチヒューズ素子及びこれを有する半導体装置 |
| US7982245B2 (en) | 2007-02-16 | 2011-07-19 | Samsung Electronics Co., Ltd. | Circuit with fuse/anti-fuse transistor with selectively damaged gate insulating layer |
| KR101927443B1 (ko) * | 2012-08-22 | 2018-12-10 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6753590B2 (en) * | 2002-07-08 | 2004-06-22 | International Business Machines Corporation | High impedance antifuse |
| DE10349749B3 (de) * | 2003-10-23 | 2005-05-25 | Infineon Technologies Ag | Anti-Fuse-Verbindung für integrierte Schaltungen sowie Verfahren zur Herstellung von Anti-Fuse-Verbindungen |
| EP1683080B1 (en) * | 2003-10-31 | 2008-08-13 | Nxp B.V. | Method for storing and/or changing state-information of a memory as well as integrated circuit and data carrier |
| CA2520140C (en) | 2004-05-06 | 2007-05-15 | Sidense Corp. | Split-channel antifuse array architecture |
| US8735297B2 (en) | 2004-05-06 | 2014-05-27 | Sidense Corporation | Reverse optical proximity correction method |
| US8767433B2 (en) | 2004-05-06 | 2014-07-01 | Sidense Corp. | Methods for testing unprogrammed OTP memory |
| US7511982B2 (en) * | 2004-05-06 | 2009-03-31 | Sidense Corp. | High speed OTP sensing scheme |
| US9123572B2 (en) | 2004-05-06 | 2015-09-01 | Sidense Corporation | Anti-fuse memory cell |
| US7755162B2 (en) | 2004-05-06 | 2010-07-13 | Sidense Corp. | Anti-fuse memory cell |
| US20080036033A1 (en) * | 2006-08-10 | 2008-02-14 | Broadcom Corporation | One-time programmable memory |
| JP5617380B2 (ja) * | 2010-06-25 | 2014-11-05 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| KR102212151B1 (ko) * | 2014-02-11 | 2021-02-04 | 인텔 코포레이션 | 안티퓨즈 구조, 안티퓨즈 비트 셀 구조, 안티퓨즈 구조를 제조하는 방법 및 모놀리식 안티퓨즈 비트 셀을 형성하는 방법 |
| US10224278B2 (en) * | 2016-09-01 | 2019-03-05 | Kabushiki Kaisha Toshiba | Semiconductor device with anti-fuse component including electrode over corner of insulating member |
| EP3624185A4 (en) * | 2018-07-17 | 2020-06-24 | Shenzhen Weitongbo Technology Co., Ltd. | ANTIFUSE, ANTIFUSE MANUFACTURING METHOD AND STORAGE DEVICE |
| US11018143B1 (en) * | 2020-03-12 | 2021-05-25 | Zhuhai Chuangfeixin Technology Co., Ltd. | Antifuse OTP structures with hybrid low-voltage devices |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4899205A (en) * | 1986-05-09 | 1990-02-06 | Actel Corporation | Electrically-programmable low-impedance anti-fuse element |
| DE4440539C2 (de) * | 1994-11-12 | 1996-09-19 | Itt Ind Gmbh Deutsche | Programmierbarer Halbleiterspeicher |
| US5682049A (en) * | 1995-08-02 | 1997-10-28 | Texas Instruments Incorporated | Method and apparatus for trimming an electrical value of a component of an integrated circuit |
-
2001
- 2001-11-29 JP JP2001364919A patent/JP2003168734A/ja not_active Withdrawn
-
2002
- 2002-05-28 US US10/155,114 patent/US20030098495A1/en not_active Abandoned
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7046569B2 (en) | 2004-04-07 | 2006-05-16 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device including OTP memory, and method of programming OTP memory |
| JP2008547191A (ja) * | 2005-06-14 | 2008-12-25 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | パワーコンポーネントを有するモノリシック集積された半導体装置およびモノリシック集積された半導体装置を製造する方法 |
| JP4886777B2 (ja) * | 2005-06-14 | 2012-02-29 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | パワーコンポーネントを有するモノリシック集積された半導体装置およびモノリシック集積された半導体装置を製造する方法 |
| JP2007053175A (ja) * | 2005-08-17 | 2007-03-01 | Seiko Npc Corp | 半導体装置の製造方法 |
| US7982245B2 (en) | 2007-02-16 | 2011-07-19 | Samsung Electronics Co., Ltd. | Circuit with fuse/anti-fuse transistor with selectively damaged gate insulating layer |
| JP2009032941A (ja) * | 2007-07-27 | 2009-02-12 | Elpida Memory Inc | アンチヒューズ素子及びこれを有する半導体装置 |
| JP2009054662A (ja) * | 2007-08-24 | 2009-03-12 | Elpida Memory Inc | アンチヒューズ素子及びこれを有する半導体装置 |
| KR101927443B1 (ko) * | 2012-08-22 | 2018-12-10 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030098495A1 (en) | 2003-05-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2003168734A (ja) | 半導体装置及びその制御方法、その製造方法 | |
| US5412593A (en) | Fuse and antifuse reprogrammable link for integrated circuits | |
| EP0452091B1 (en) | Electrically programmable antifuse element and method of forming it | |
| US6021079A (en) | Fast, low cost method of developing code for contact programmable ROMs | |
| US7256471B2 (en) | Antifuse element and electrically redundant antifuse array for controlled rupture location | |
| US5324681A (en) | Method of making a 3-dimensional programmable antifuse for integrated circuits | |
| US5345110A (en) | Low-power fuse detect and latch circuit | |
| JPH0722513A (ja) | 半導体装置及びその製造方法 | |
| JPH06302775A (ja) | 半導体装置及びその製造方法 | |
| JP2007073576A (ja) | ヒューズ素子及びその切断方法 | |
| JP3629187B2 (ja) | 電気フューズ、この電気フューズを備えた半導体装置及びその製造方法 | |
| US6306689B1 (en) | Anti-fuse for programming redundancy cell, repair circuit having programming apparatus, and fabrication method of anti-fuse | |
| JP2001308280A (ja) | 精密回路素子の構造及びその形成方法 | |
| KR20030082910A (ko) | 직렬 접속된 앤티퓨즈-컴포넌트를 포함하는 반도체 메모리디바이스 | |
| JP2003037166A (ja) | 半導体装置 | |
| JPS63278250A (ja) | 半導体装置 | |
| KR950010873B1 (ko) | 반도체장치의 제조방법 | |
| JP2002076126A (ja) | 半導体集積回路装置 | |
| KR101087796B1 (ko) | 반도체 소자의 퓨즈 | |
| US8860095B2 (en) | Interconnect wiring switches and integrated circuits including the same | |
| JPH10242290A (ja) | 集積回路における設計オプションを選択する構造及び装置 | |
| KR100226492B1 (ko) | 메모리 반도체의 리페어용 퓨즈 및 그에 따른 장치 | |
| JP2003037164A (ja) | 半導体装置 | |
| JP2000031416A (ja) | 半導体装置及びその製造方法 | |
| JP5906794B2 (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050201 |