JP2014508421A

JP2014508421A - 不揮発性アンチヒューズメモリセル

Info

Publication number: JP2014508421A
Application number: JP2013558095A
Authority: JP
Inventors: ティーミッチェルアラン; エイエスクーマーク; ジャロウキース
Original assignee: 日本テキサス・インスツルメンツ株式会社; テキサスインスツルメンツインコーポレイテッド
Priority date: 2011-03-11
Filing date: 2012-03-12
Publication date: 2014-04-03
Anticipated expiration: 2032-03-12
Also published as: US20120228724A1; US20140239409A1; US8258586B1; US8748235B2; WO2012125580A3; JP5997711B2; US9257440B2; WO2012125580A2; US20120313180A1

Abstract

不揮発性アンチヒューズメモリセルが、プログラマブルＮチャネルダイオード接続可能なトランジスタ（３００）を含む。トランジスタのポリシリコンゲート（３０８）は２つの部分を有する。一つの部分は他の部分より高度にドープされる。トランジスタは、２つの部分を備えたソース（３１２）を更に有し、ソースの一つの部分は、他方の部分より高度にドープされる。ソースに物理的により近いゲート（３０８）の部分が、ゲートの他の部分より軽くドープされる。ゲートの軽くドープされた部分に物理的により近いソースの部分（３１２）が、ソースの他の部分に対して軽くドープされる。トランジスタがプログラムされるとき、絶縁体におけるラプチャーが、ポリシリコンゲートの重くドープされた部分において最も生じ易い。Ｐチャネルトランジスタも開示される。

Description

プログラマブル読み出し専用メモリ（ＰＲＯＭ）、フィールドプログラマブル読み出し専用メモリ（ＦＰＲＯＭ）、及びワンタイムプログラマブル不揮発性メモリ（ＯＴＰＮＶＭ）は、各ビットの設定がヒューズ又はアンチヒューズによりロックされる、デジタルメモリの形式である。これらのプログラマブルメモリタイプ（総称してＰＲＯＭ）は、プログラムを恒久的にストアするために用いられ得る。読み出し専用メモリ（ＲＯＭ）とＰＲＯＭの差の１つは、ＰＲＯＭの場合、デバイスが構築された後プログラミングが提供される点である。

ＰＲＯＭは、大抵ブランクで、最終テスト中に、又はシステムにおいて、ウエハ上にプログラムされ得る技術に応じて製造される。この技術が利用可能であることにより、企業が、在庫のブランクＰＲＯＭの供給を維持し、大量のコミットメントを避けるため最終段階でそれらをプログラムすることが可能となる。これらのタイプのメモリは、ビデオゲーム機、携帯電話、無線周波数識別タグ、インプラント可能な医療用デバイス、高精細のマルチメディアインタフェースにおいて、及び多くの他のコンシューマ及び車載用電子的製品においてしばしば見られる。

アンチヒューズは、ヒューズとは反対の機能を実行する電気的デバイスである。ヒューズは低抵抗で開始する。ヒューズが「溶断される」とき（溶断されたヒューズは典型的に、低抵抗経路を介する電流が特定の電流限界を超えるときに生じる）、予め電気的導電性の経路において恒久的破断（開路）が生じる。アンチヒューズは、高抵抗で開始し、電気的導電性経路を恒久的につくるように設計される。例えば、アンチヒューズは、薄いゲート酸化物トランジスタが破壊（rapture）される（プログラムされる）とき、チャネルダイオード接続されたトランジスタがワード線とビット線の間に形成されるような方式にレイアウトされる、薄いゲート酸化物から構成され得る。薄いゲート酸化物は、チャネルダイオード接続されたトランジスタのゲート上に高電圧を印加することにより破壊される。

アンチヒューズがプログラムされるとき、ワード線とビット線との間のチャネルダイオード接続されたトランジスタを形成する代わりに、ワード線をビット線に短絡させる薄いゲート酸化物上の位置でラプチャー（rapture）が生じ得る。別の例では、アンチヒューズがプログラムされるとき、所望とされるチャネルダイオード接続されたトランジスタのために低抵抗ゲート・ドレイン接続ではなく、高抵抗性ゲート・ドレインダイオード接続をつくる薄いゲート酸化物上の位置でラプチャーが生じ得る。従って、チャネルダイオード接続されたトランジスタに対し低抵抗ゲート・ドレインダイオード接続をつくる薄いゲート酸化物上の位置でラプチャーが生じることが重要である。

図１は、４つのプログラマブル不揮発性アンチヒューズメモリセルの一実施例の概略図である。

図２は、２つのメモリセルがプログラムされる４つの不揮発性アンチヒューズメモリセルの一実施例の概略図である。

図３は、厚い酸化物近くにラプチャーを備えた、プログラムされたＮチャネルダイオード接続されたトランジスタの一実施例の断面図である。

図４は、ラプチャーがゲートとソースとの間の短絡をつくる、プログラムされたＮチャネルダイオード接続されたトランジスタの一実施例の断面図である。

図５は、ラプチャーが、チャネルダイオード接続されたトンラジスタのための低抵抗ゲート・ドレインダイオード接続ではなく高抵抗性ゲート・ドレインダイオード接続をつくる、プログラムされたＮチャネルダイオード接続されたトランジスタの一実施例の断面図である。

図６Ａは、プログラマブルＮチャネルダイオード接続可能なトランジスタをつくるためのプロセスの一実施例の断面図である。図６Ｂは、プログラマブルＮチャネルダイオード接続可能なトランジスタをつくるためのプロセスの一実施例の断面図である。図６Ｃは、プログラマブルＮチャネルダイオード接続可能なトランジスタをつくるためのプロセスの一実施例の断面図である。図６Ｄは、プログラマブルＮチャネルダイオード接続可能なトランジスタをつくるためのプロセスの一実施例の断面図である。図６Ｅは、プログラマブルＮチャネルダイオード接続可能なトランジスタをつくるためのプロセスの一実施例の断面図である。図６Ｆは、プログラマブルＮチャネルダイオード接続可能なトランジスタをつくるためのプロセスの一実施例の断面図である。図６Ｇは、プログラマブルＮチャネルダイオード接続可能なトランジスタをつくるためのプロセスの一実施例の断面図である。図６Ｈは、プログラマブルＮチャネルダイオード接続可能なトランジスタをつくるためのプロセスの一実施例の断面図である。

図７は、プログラムされたＰチャネルダイオード接続可能なトランジスタの一実施例の断面図である。

図面及び記述は概して、不揮発性アンチヒューズメモリセルを開示する。一実施例において、メモリセルは、ワンタイムプログラマブルＮチャネルダイオード接続可能なトランジスタで構成される。この例ではトランジスタのポリシリコンゲートは２つの部分を有する。一つの部分は、ゲートの第２の部分より高度にドープされる。この例で用いられるドーパントはＮ型ドーパントである。トランジスタは、２つの部分を備えたソースを更に有し、ソースの一つの部分がソースの第２の部分より高度にドープされる。この例では、ソースもＮ型ドーパントを用いてドープされる。

この実施例において、ゲートのソースに物理的により近い部分が、ポリシリコンゲートの他の部分より軽くドープされる。ポリシリコンゲートの軽くドープされた部分に物理的により近いソースの部分が、ソースの他の部分に対して軽くドープされる。トランジスタがプログラムされるとき（例えば、ゲートに６ボルト及びソースに０ボルトを印加することにより）、酸化物におけるラプチャーが、ポリシリコンゲートの重くドープされた部分において最も生じ易い。

ゲートが均一にドープされるとき、ラプチャーはソース近辺においても生じ得る。ラプチャーがソース近辺で生じるとき、ワード線及びビット線が短絡され得る。この例では、ワード線をビット線に短絡することで、セルが作動しなくなり得、トランジスタが置かれる集積回路上で用いられる電力を増大させ得る。この種の欠陥は後で更に詳細に説明する。

図１は、４つのプログラマブル不揮発性アンチヒューズメモリセルの一実施例を図示する。各メモリセル１１０、１１２、１１４、１１６が、それぞれ、ワンタイムプログラマブルＮチャネルダイオード接続可能なトランジスタ１０２、１０４、１０６、１０８を含む。トランジスタ１０２及び１０６のソースはビット線ＢＬ１に電気的に接続され、トランジスタ１０４及び１０８のソースはビット線ＢＬ２に電気的に接続される。トランジスタ１０２及び１０４のゲートはワード線ＷＬ１に電気的に接続され、トランジスタ１０６及び１０８のゲートはワード線ＷＬ２に電気的に接続される。図１に示すワンタイムプログラマブルＮチャネルダイオード接続可能なトランジスタ１０２、１０４、１０６、１０８はプログラムされていない。これらはプログラムされていないため、トランジスタ１０２、１０４、１０６及び１０８はドレインを有さない。

図２は、２つのメモリセルがプログラムされる４つの不揮発性アンチヒューズメモリセルの一実施例の概略図である。この例では、メモリセル１１０及び１１６がプログラムされている。ゲートと基板との間の絶縁体（例えば、酸化物）をブレークダウンさせるためトランジスタのゲートにおいて通常動作の間遭遇しない高電圧パルスを印加することによりメモリセルがプログラムされ得る（３．５ｎｍ厚みの酸化物で約６Ｖ）。トランジスタのゲート上の正の電圧は、ゲートの下の基板における反転チャネルを形成し、トンネリング電流を絶縁体を介して流す。この電流は、酸化物における付加的なトラップを生成し、絶縁体を介する電流を増大させ、絶縁体を最終的に溶融させ、ゲートから基板への導電性チャネルを形成する。ドレインダイオードを形成するために必要とされる電流は、約１００μＡ／１００ｎｍ^２であり、約１００μｓでブレークダウンが生じる。

メモリセル１１０は、ワード線ＷＬ１に６ボルト及びビット線ＢＬに０ボルトを印加することによりプログラムされた。メモリセル１１０がプログラムされた後、メモリセル１１６は、ワード線ＷＬ２に６ボルト及びビット線ＢＬ２に０ボルトを印加することによりプログラムされた。トランジスタ１０２及び１０８の絶縁体におけるラプチャーは、各々においてドレインを形成させる。トランジスタ１０２及び１０８のドレインは、それぞれ、トランジスタ１０２及び１０８のゲートに接続される。

プログラムされたメモリセル１１０は、例えば、ワード線ＷＬ１に１ボルトを印加することにより読み出され得る。ワード線ＷＬ１に１ボルトが印加された後、Ｎ型反転層がトランジスタ１０２のゲート絶縁体の下に形成される。Ｎ型反転層がトランジスタ１０２のゲート絶縁体の下に形成され、トランジスタ１０２のドレイン及びゲートが電気的に接続されるため、Ｎチャネルダイオード接続されたトランジスタ１０２が形成される。ワード線ＷＬ１上の１ボルト及びビット線ＢＬ１上のゼロボルトＮで、Ｎチャネルダイオード接続されたトランジスタ１０２がオンになる。チャネルダイオード接続されたトランジスタ１０２がオンになるため、電流がワード線ＷＬ１からトランジスタ１０２を介してビット線ＢＬ１に導通される。ビット線ＢＬ１を介して導通される電流は、ビット線ＢＬ１の端部においてセンスアンプ（図示せず）により読み出される（検知される）。

プログラムされたメモリセル１１６は、例えば、ワード線ＷＬ２上に１ボルトを印加することにより、読み出され得る。ワード線ＷＬ２に１ボルトが印加された後、Ｎ型反転層がトランジスタ１０８のゲート絶縁体の下に形成される。Ｎ型反転層がトランジスタ１０８のゲート絶縁体の下に形成され、トランジスタ１０８のドレイン及びゲートが電気的に接続されるため、Ｎチャネルダイオード接続されたトランジスタ１０８が形成される。Ｎチャネルダイオード接続されたトランジスタ１０８は、ワード線ＷＬ２上の１ボルト及びビット線ＢＬ２上のゼロボルトでオンになる。Ｎチャネルダイオード接続されたトランジスタ１０８がオンになるため、電流がワード線ＷＬ２からトランジスタ１０８を介してビット線ＢＬ２に導通される。ビット線ＢＬ２を介して導通される電流は、ビット線ＢＬ２の端部においてセンスアンプ（図示せず）により読み出される（検知される）。

プログラムされていないメモリセル１１２及び１１４は、それらはワード線に接続されるドレインを有さないため、それらが読み出されるとき論理ゼロを読み出し得る。プログラムされていないメモリセル１１２及び１１４はＮチャネルダイオード接続されたトランジスタではないため、それらは、それらのビット線上のセンスアンプに電流を提供することができない。

図３は、シャロートレンチアイソレーション（ＳＴＩ）近くにラプチャー３１６を備えた、プログラムされたＮチャネルダイオード接続されたトランジスタ３００の一実施例の断面図である。図３において、ＳＴＩ３０４は、軽くＮ型ドープされたソース３１２及び重くＮ型ドープされたソース３１４と共にＰウェル３０２に形成される。この例では薄い酸化物３０６である絶縁体が、Ｐウェル３０２、ＳＴＩ３０４、軽くドープされたソース３１２、及び重くドープされたソース３１４の頂部上に形成される。長さＬのチャネル３１０がＳＴＩと軽くドープされたソース３１２との間に形成される。この例では、均一にドープされたＮ型ポリシリコンゲート３０８が薄い酸化物３０６の上に形成される。適切なプログラム電圧を印加した後、プログラムされたＮチャネルダイオード接続されたトランジスタ３００のゲート３０８及びドレイン３１８を接続するＳＴＩ３０４近くの薄い酸化物３０６を介してラプチャー３１６が形成される。

図３に示すプログラムされたＮチャネルダイオード接続されたトランジスタ３００の実施例により、正の電圧（例えば１ボルト）がゲート３０８に印加されるとき、電流が、ゲート３０８から、ラプチャー３１６を介し、Ｎ型反転チャネルを介し、ソース３１２へ、及びソース３１４から外に、流れることが可能となる。ソース３１４から流れる電流はセンスアンプにより検知され（読み出され）得る。しかし、プログラマブルＮチャネルダイオード接続されたトランジスタがプログラムされ、ラプチャーがソース近辺で生じる（図４に示す）とき、図３に示すようにＮチャネルダイオード接続されたトランジスタ３００を形成するのではなく、ワード線とビット線との間に短絡が生じ得る。

図４において、ＳＴＩ４０４は、軽くＮ型ドープされたソース４１２及び重くＮ型ドープされたソース４１４と共にＰウェル４０２に形成される。この例では薄い酸化物４０６である絶縁体が、Ｐウェル４０２、ＳＴＩ４０４、及び軽くドープされたソース４１２の頂部上に形成される。この例では、均一にドープされたＮ型ポリシリコンゲート４０８が薄い酸化物４０６の上に形成される。適切なプログラム電圧を印加した後、ゲート４０８及び軽くドープされたソース４１２を接続する薄い酸化物４０６を介してラプチャー４１６が形成される。この例では、図３に示すようにＮチャネルダイオード接続されたトランジスタ３００を形成するのではなく短絡がワード線ＷＬとビット線ＢＬとの間に生じる。ワード線ＷＬ及びＢＬは共に短絡されるため、メモリセルは正しく動作することができない。

図５において、ＳＴＩ５０４は、Ｎ型ドープされたソース５１２及び重くＮ型ドープされたソース５１４Ｐウェル５０２に形成される。この例では薄い酸化物５０６である絶縁体が、Ｐウェル５０２、ＳＴＩ５０４、及び軽くドープされたソース５１２の頂部上に形成される。この例では、均一にドープされたＮ型ポリシリコンゲート５０８が、薄い酸化物５０６の上に形成される。適切なプログラム電圧を印加した後、ゲート５０８及びハロー領域５１８を接続する薄い酸化物５０６を介してラプチャー５１６が形成される。この例では、ハロー領域は、ソース５１２及び５１４近くで一層高度にドープされた領域である。ハロー領域の濃度は、ソース５１２及び５１４から離れて距離が増大するにつれて一層薄くなる。

図５に示した例において、プログラムされたＮチャネルダイオード接続されたトランジスタは不完全に溶断される。プログラムされたＮチャネルダイオード接続されたトランジスタが不完全に溶断されるため、高抵抗性経路（例えば、１×１０^９オーム）がゲート５０８とソース５１２との間につくられる。その結果、抵抗性経路を介して引き出される電流の量が小さい。抵抗性経路を介して引き出される電流の量が小さいため、この電流が検知することが困難であり、メモリセルは適切に動作することができない。

図６Ａ〜図６Ｈは、プログラマブルＮチャネルダイオード接続可能なトランジスタをつくるためのプロセスの一実施例を図示する。図６Ａは、基板６０１に形成される厚い酸化物領域６０２を示す。この例では厚い酸化物領域６０２を形成するためにシャロートレンチアイソレーション（ＳＴＩ）が用いられる。しかし、別の実施例において、厚い酸化物領域６０２を形成するためにシリコンの局所酸化（ＬＯＣＯＳ）が用いられてもよい。図６Ｂは、基板６０１にインプラントされるＰウェル６０４を図示する。図６Ｃは、Ｐウェル領域６０４上に及び厚い酸化物領域６０２上に成長される絶縁領域６０６を図示する。絶縁領域６０６は、例えば、酸化物、窒化物、及び酸化物及び窒化物の組み合わせ、を含み得る。絶縁領域６０６も高Ｋ誘電性絶縁体であり得る。

絶縁領域６０６が成長された後、絶縁領域６０６の上にポリシリコン層が堆積される。図６Ｄに示すようにポリシリコン層がその後エッチングされてポリシリコンゲート６０８を形成する。図６Ｅにおいて、Ｎ型ドーパントの第１の濃度がゲート６０８とＰウェルの一部とにインプラントされる。Ｐウェルの第１の濃度でインプラントされた部分は、プログラマブルＮチャネルダイオード接続可能なトランジスタのためのソース６１０になる。一実施例において、Ｎ型ドーパントの第１の濃度が軽くドープされる（例えば５×１０^１８／ｃｍ^３）。ドーピングの第１の濃度がインプラントされた後、フォトレジストを堆積及びエッチングすることによりマスク６１２が形成される（図６Ｆ参照）。マスク６１２は、ゲート６０８の一部、絶縁体６０６の一部、及びソース６１０の一部を覆う。

マスク６１２が形成された後、第２の濃度のＮ型ドーピングが、マスク６１２により覆われていないエリアにインプラントされる。一実施例において、Ｎ型ドーパントの第２の濃度は、第１の濃度より高い（例えば、５×１０^２０／ｃｍ^３）。この例では、第２の濃度は、第１の濃度より２桁大きい。別の実施例において、第１及び第２の濃度は異なり得るが、約１桁の濃度の差を維持する。

図６Ｇは、ゲート６０８、絶縁体６０６、及びソース６１０からマスク６１２が取り除かれたことを図示する。２つの異なるＮ型ドーピング濃度が用いられているため、ゲート及びソースの部分は、異なる濃度のＮ型ドーピングを有する。この例では、ゲートの第１の部分６１４がゲートの第２の部分６１６より重くドープされる。またこの例では、ソースの第１の部分６１８が、ソースの第２の部分６２０より軽くドープされる。

図６Ｈは、電気的接続６２４が重くドープされたゲート部になされ、電気的接続６２２が重くドープされたソース部６２０になされるプロセスの一部を図示する。電気的接続６２２及び６２４は通常、金属接続である。金属接続６２４は、メモリセルにおけるワード線として用いられ得、金属接続６２２はメモリセルにおけるビット線として用いられ得る。図６Ｈに示すデバイスはプログラマブルＮチャネルダイオード接続可能なトランジスタである。図６Ａ〜図６Ｈに示すものと同様のプロセスを用いて、プログラマブルＰチャネルダイオード接続可能なトランジスタが形成され得る。Ｐチャネルプログラマブルダイオード接続可能なトランジスタの一例が本明細書において、後により詳細に説明される。

Ｎチャネルプログラマブルダイオード接続可能なトランジスタの前の実施例では、第１及び第２のドーピング濃度はＮ型ドーパントであり、第１の濃度が第２の濃度より軽くドープされた。しかし、一層高い及び一層低いＮ型ドーピング濃度の領域を形成するため逆ドーピングが用いられてもよい。例えば、開始するためゲート６０８が高度にドープされ得（例えば、５×１０^２０／ｃｍ^３）、ゲート６０８の後の部分６１６は、その部分６１６におけるＮ型ドーピングを低減するためＰ型材料で逆ドープされ得る。

図７は、プログラマブルＰチャネルダイオード接続可能なトランジスタ７００の一実施例を図示する。図７において、ＳＴＩ７０４は、軽くＰ型ドープされたソース７０８及び重くＰ型ドープされたソース７１０と共にＮウェル７０２に形成される。この例では薄い酸化物７０６である絶縁体が、Ｎウェル７０２、ＳＴＩ７０４、軽くドープされたソース７０８、及び重くドープされたソース７１０の頂部上に形成される。長さＬのチャネル７１６が、ＳＴＩ７０４と軽くドープされたソース７０８との間に形成される。この例では、ゲートは２つの部分を有する。第１の部分７１２は、第２の部分７１４より重くＰ型ドープされる。第１の部分が一層重くＰ型ドープされるため、プログラマブルＰチャネルダイオード接続可能なトランジスタ７００がプログラムされるとき、ラプチャーは、ソース７０８よりもＳＴＩ７０４近辺で一層生じ易い。ラプチャーが、ソース７０８よりもＳＴＩ７０４近辺でより一層生じ易いため、ラプチャーが生じるときプログラムされたＰチャネルダイオード接続されたトランジスタが形成され得ることが一層起こり易くなる。

当業者であれば、本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得ること、及び多くの他の実施例が可能であることが分かるであろう。

Claims

不揮発性アンチヒューズメモリセルであって、
プログラマブルＮチャネルダイオード接続可能なトランジスタを含み、
前記プログラマブルＮチャネルダイオード接続可能なトランジスタが、
チャネル領域の上のポリシリコンゲートであって、前記ポリシリコンゲートが第１の部分及び第２の部分を有し、前記ゲートの前記第１の部分が前記メモリセルのワード線に電気的に接続され、前記チャネル領域が、或る長さを有し、且つ、Ｐウェル領域に位置する、前記ポリシリコンゲートと、
前記Ｐウェル領域に形成されるＮ型ソース領域であって、前記Ｎ型ソース領域が第１の部分及び第２の部分を有し、前記ソース領域の前記第１の部分が前記チャネル領域の第１の端部に近接し、前記ソース領域の前記第２の部分が前記メモリセルのビット線に電気的に接続される、前記Ｎ型ソース領域と、
前記Ｐウェル領域に形成されるフィールド酸化物領域であって、前記チャネル領域の第２の端部に近接する、前記フィールド酸化物領域と、
前記ポリシリコンゲートと前記チャネル領域との間に位置する実質的に一定の厚みを有する絶縁体と、
を含み、
前記ポリシリコンゲートがＮ型ドープされたポリシリコンを含み、前記ポリシリコンゲートの前記第１の部分が前記ポリシリコンゲートの前記第２の部分より高いＮ型ドーピング濃度を有し、前記ポリシリコンゲートの前記第２の部分が前記ソースの前記第１の部分に近接して位置し、更に
前記メモリセルがプログラムされるとき、前記ポリシリコンゲートの前記第１の部分と前記フィールド酸化物領域に近接する前記チャネル領域との間にラプチャーが生じるように前記メモリセルが構成される、
メモリセル。
請求項１に記載のメモリセルであって、前記ポリシリコンゲートの前記第１の部分と前記第２の部分との間のドーピング濃度の差が少なくとも１桁である、メモリセル。
請求項２に記載のメモリセルであって、前記Ｎ型ドープされたポリシリコンゲートの前記第１の部分の前記ドーピング濃度が５×１０^２０／ｃｍ^３であり、前記Ｎ型ドープされたポリシリコンゲートの前記第２の部分の前記ドーピング濃度が５×１０^１８／ｃｍ^３である、メモリセル。
請求項３に記載のメモリセルであって、前記絶縁体が、酸化物、窒化物、及び酸化物／窒化物の組み合わせ、から成るグループから選択される、メモリセル。
請求項３に記載のメモリセルであって、前記絶縁体が高Ｋ誘電性絶縁体である、メモリセル。
不揮発性アンチヒューズメモリセルであって、
プログラマブルＰチャネルダイオード接続可能なトランジスタを含み、
前記プログラマブルＰチャネルダイオード接続可能なトランジスタが、
チャネル領域の上のポリシリコンゲートであって、前記ポリシリコンゲートが第１の部分及び第２の部分を有し、前記ゲートの前記第１の部分が前記メモリセルのワード線に電気的に接続され、前記チャネル領域が、或る長さを有し、且つ、Ｎウェル領域に位置する、前記ポリシリコンゲートと、
前記Ｎウェル領域に形成されるＰ型ソース領域であって、前記Ｐ型ソース領域が第１の部分及び第２の部分を有し、前記ソース領域の前記第１の部分が前記チャネル領域の第１の端部に近接し、前記ソース領域の前記第２の部分が前記メモリセルのビット線に電気的に接続される、前記Ｐ型ソース領域と、
前記Ｎウェル領域に形成されるフィールド酸化物領域であって、前記チャネル領域の第２の端部に近接する前記フィールド酸化物領域と、
前記ポリシリコンゲートと前記チャネル領域との間に位置する実質的に一定の厚みを有する絶縁体と、
を含み、
前記ポリシリコンゲートがＰ型ドープされたポリシリコンを含み、前記ポリシリコンゲートの前記第１の部分が、前記ポリシリコンゲートの前記第２の部分より高いＰ型ドーピング濃度を有し、前記ポリシリコンゲートの前記第２の部分が前記ソースの前記第１の部分に近接し、更に
前記メモリセルがプログラムされるとき、前記ポリシリコンゲートの前記第１の部分と前記フィールド酸化物領域に近接する前記チャネル領域との間にラプチャーが生じるように前記メモリセルが構成される、
メモリセル。
不揮発性アンチヒューズメモリセルを製造する方法であって、
プログラマブルダイオード接続可能なトランジスタを形成することを含み、
前記方法が、
所与のＮ型又はＰ型ドーパントタイプの基板上に厚い酸化物領域を形成すること、
別のドーパントタイプのウェル領域を前記基板にインプラントすること、
前記ウェル領域上にゲート絶縁体を成長させること、
前記ゲート絶縁体上にポリシリコンを堆積すること、
ポリシリコンゲートを形成するように前記ポリシリコンをエッチングすること、
第１の濃度を有する前記所与のタイプのドーパントを前記ポリシリコンゲートと前記ウェル領域の一部とにインプラントすることであって、前記ウェル領域の前記別のタイプでドープされた部分がソースを画定すること、
前記ポリシリコンゲート、厚い酸化物、及びソースの上にフォトレジストを堆積すること、
前記ポリシリコンゲートの第１の部分の上、及び前記ソースの第１の部分の上にマスクを残すように前記フォトレジストをエッチングすること、
第２の濃度を有する前記所与のタイプのドーパントを前記マスクによって覆われていないエリアにインプラントすること、
前記マスクを取り除くこと、及び
前記ポリシリコンゲートの一層高度にドープされた部分上、及び前記ソースの一層高度にドープされた部分上に金属コンタクトを形成すること、
を含む、方法。
請求項７に記載の方法であって、前記所与のタイプがＮ型であり、前記別のタイプがＰ型であり、Ｎ型ドーピングの前記第２の濃度が、Ｎ型ドーピングの前記第１の濃度より少なくとも１桁大きい、方法。
システムであって、
少なくとも一つの集積回路を含み、
前記少なくとも１つの集積回路が、
少なくとも一つの不揮発性アンチヒューズメモリセルを含み、
前記少なくとも１つの不揮発性アンチヒューズメモリセルが、
少なくとも一つのプログラマブルＮチャネルダイオード接続可能なトランジスタを含み、
前記少なくとも一つのプログラマブルＮチャネルダイオード接続可能なトランジスタが、
チャネル領域の上のポリシリコンゲートであって、前記ポリシリコンゲートが第１の部分及び第２の部分を有し、前記ゲートの前記第１の部分が前記メモリセルのワード線に電気的に接続され、前記チャネル領域が、或る長さを有し、且つ、Ｐウェル領域に位置する、前記ポリシリコンゲートと、
前記Ｐウェル領域に形成されるＮ型ソース領域であって、前記Ｎ型ソース領域が第１の部分及び第２の部分を有し、前記ソース領域の前記第１の部分が前記チャネル領域の第１の端部に近接し、前記ソース領域の前記第２の部分が前記メモリセルのビット線に電気的に接続される、前記Ｎ型ソース領域と、
前記Ｐウェル領域に形成されるフィールド酸化物領域であって、前記チャネル領域の第２の端部に近接する、前記フィールド酸化物領域と、
前記ポリシリコンゲートと前記チャネル領域との間に位置する実質的に一定の厚みを有する絶縁体と、
を含み、
前記ポリシリコンゲートがＮ型ドープされたポリシリコンを含み、前記ポリシリコンゲートの前記第１の部分が、前記ポリシリコンゲートの前記第２の部分より高いＮ型ドーピング濃度を有し、前記ポリシリコンゲートの前記第２の部分が前記ソースの前記第１の部分に近接して位置し、更に
前記メモリセルがプログラムされるとき、前記ポリシリコンゲートの前記第１の部分と前記フィールド酸化物領域に近接する前記チャネル領域との間にラプチャーが生じるように前記メモリセルが構成される、
システム。
請求項９に記載のシステムであって、前記システムが、ビデオゲーム機、携帯電話、無線周波数識別タグ、インプラント可能な医療用デバイス、高精細のマルチメディアインタフェース、及び車載用電子機器デバイス、から成るグループから選択される、システム。