JP5997711B2 - 不揮発性アンチヒューズメモリセル - Google Patents

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Description

プログラマブル読み出し専用メモリ(PROM)、フィールドプログラマブル読み出し専用メモリ(FPROM)、及びワンタイムプログラマブル不揮発性メモリ(OTP NVM)は、各ビットの設定がヒューズ又はアンチヒューズによりロックされる、デジタルメモリの形式である。これらのプログラマブルメモリタイプ(総称してPROM)は、プログラムを恒久的にストアするために用いられ得る。読み出し専用メモリ(ROM)とPROMの差の1つは、PROMの場合、デバイスが構築された後プログラミングが提供される点である。
PROMは、大抵ブランクで、最終テスト中に、又はシステムにおいて、ウエハ上にプログラムされ得る技術に応じて製造される。この技術が利用可能であることにより、企業が、在庫のブランクPROMの供給を維持し、大量のコミットメントを避けるため最終段階でそれらをプログラムすることが可能となる。これらのタイプのメモリは、ビデオゲーム機、携帯電話、無線周波数識別タグ、インプラント可能な医療用デバイス、高精細のマルチメディアインタフェースにおいて、及び多くの他のコンシューマ及び車載用電子的製品においてしばしば見られる。
アンチヒューズは、ヒューズとは反対の機能を実行する電気的デバイスである。ヒューズは低抵抗で開始する。ヒューズが「溶断される」とき(溶断されたヒューズは典型的に、低抵抗経路を介する電流が特定の電流限界を超えるときに生じる)、予め電気的導電性の経路において恒久的破断(開路)が生じる。アンチヒューズは、高抵抗で開始し、電気的導電性経路を恒久的につくるように設計される。例えば、アンチヒューズは、薄いゲート酸化物トランジスタが破壊(rapture)される(プログラムされる)とき、チャネルダイオード接続されたトランジスタがワード線とビット線の間に形成されるような方式にレイアウトされる、薄いゲート酸化物から構成され得る。薄いゲート酸化物は、チャネルダイオード接続されたトランジスタのゲート上に高電圧を印加することにより破壊される。
アンチヒューズがプログラムされるとき、ワード線とビット線との間のチャネルダイオード接続されたトランジスタを形成する代わりに、ワード線をビット線に短絡させる薄いゲート酸化物上の位置でラプチャー(rapture)が生じ得る。別の例では、アンチヒューズがプログラムされるとき、所望とされるチャネルダイオード接続されたトランジスタのために低抵抗ゲート・ドレイン接続ではなく、高抵抗性ゲート・ドレインダイオード接続をつくる薄いゲート酸化物上の位置でラプチャーが生じ得る。従って、チャネルダイオード接続されたトランジスタに対し低抵抗ゲート・ドレインダイオード接続をつくる薄いゲート酸化物上の位置でラプチャーが生じることが重要である。
図1は、4つのプログラマブル不揮発性アンチヒューズメモリセルの一実施例の概略図である。
図2は、2つのメモリセルがプログラムされる4つの不揮発性アンチヒューズメモリセルの一実施例の概略図である。
図3は、厚い酸化物近くにラプチャーを備えた、プログラムされたNチャネルダイオード接続されたトランジスタの一実施例の断面図である。
図4は、ラプチャーがゲートとソースとの間の短絡をつくる、プログラムされたNチャネルダイオード接続されたトランジスタの一実施例の断面図である。
図5は、ラプチャーが、チャネルダイオード接続されたトンラジスタのための低抵抗ゲート・ドレインダイオード接続ではなく高抵抗性ゲート・ドレインダイオード接続をつくる、プログラムされたNチャネルダイオード接続されたトランジスタの一実施例の断面図である。
図6Aは、プログラマブルNチャネルダイオード接続可能なトランジスタをつくるためのプロセスの一実施例の断面図である。 図6Bは、プログラマブルNチャネルダイオード接続可能なトランジスタをつくるためのプロセスの一実施例の断面図である。 図6Cは、プログラマブルNチャネルダイオード接続可能なトランジスタをつくるためのプロセスの一実施例の断面図である。 図6Dは、プログラマブルNチャネルダイオード接続可能なトランジスタをつくるためのプロセスの一実施例の断面図である。 図6Eは、プログラマブルNチャネルダイオード接続可能なトランジスタをつくるためのプロセスの一実施例の断面図である。 図6Fは、プログラマブルNチャネルダイオード接続可能なトランジスタをつくるためのプロセスの一実施例の断面図である。 図6Gは、プログラマブルNチャネルダイオード接続可能なトランジスタをつくるためのプロセスの一実施例の断面図である。 図6Hは、プログラマブルNチャネルダイオード接続可能なトランジスタをつくるためのプロセスの一実施例の断面図である。
図7は、プログラムされたPチャネルダイオード接続可能なトランジスタの一実施例の断面図である。
図面及び記述は概して、不揮発性アンチヒューズメモリセルを開示する。一実施例において、メモリセルは、ワンタイムプログラマブルNチャネルダイオード接続可能なトランジスタで構成される。この例ではトランジスタのポリシリコンゲートは2つの部分を有する。一つの部分は、ゲートの第2の部分より高度にドープされる。この例で用いられるドーパントはN型ドーパントである。トランジスタは、2つの部分を備えたソースを更に有し、ソースの一つの部分がソースの第2の部分より高度にドープされる。この例では、ソースもN型ドーパントを用いてドープされる。
この実施例において、ゲートのソースに物理的により近い部分が、ポリシリコンゲートの他の部分より軽くドープされる。ポリシリコンゲートの軽くドープされた部分に物理的により近いソースの部分が、ソースの他の部分に対して軽くドープされる。トランジスタがプログラムされるとき(例えば、ゲートに6ボルト及びソースに0ボルトを印加することにより)、酸化物におけるラプチャーが、ポリシリコンゲートの重くドープされた部分において最も生じ易い。
ゲートが均一にドープされるとき、ラプチャーはソース近辺においても生じ得る。ラプチャーがソース近辺で生じるとき、ワード線及びビット線が短絡され得る。この例では、ワード線をビット線に短絡することで、セルが作動しなくなり得、トランジスタが置かれる集積回路上で用いられる電力を増大させ得る。この種の欠陥は後で更に詳細に説明する。
図1は、4つのプログラマブル不揮発性アンチヒューズメモリセルの一実施例を図示する。各メモリセル110、112、114、116が、それぞれ、ワンタイムプログラマブルNチャネルダイオード接続可能なトランジスタ102、104、106、108を含む。トランジスタ102及び106のソースはビット線BL1に電気的に接続され、トランジスタ104及び108のソースはビット線BL2に電気的に接続される。トランジスタ102及び104のゲートはワード線WL1に電気的に接続され、トランジスタ106及び108のゲートはワード線WL2に電気的に接続される。図1に示すワンタイムプログラマブルNチャネルダイオード接続可能なトランジスタ102、104、106、108はプログラムされていない。これらはプログラムされていないため、トランジスタ102、104、106及び108はドレインを有さない。
図2は、2つのメモリセルがプログラムされる4つの不揮発性アンチヒューズメモリセルの一実施例の概略図である。この例では、メモリセル110及び116がプログラムされている。ゲートと基板との間の絶縁体(例えば、酸化物)をブレークダウンさせるためトランジスタのゲートにおいて通常動作の間遭遇しない高電圧パルスを印加することによりメモリセルがプログラムされ得る(3.5nm厚みの酸化物で約6V)。トランジスタのゲート上の正の電圧は、ゲートの下の基板における反転チャネルを形成し、トンネリング電流を絶縁体を介して流す。この電流は、酸化物における付加的なトラップを生成し、絶縁体を介する電流を増大させ、絶縁体を最終的に溶融させ、ゲートから基板への導電性チャネルを形成する。ドレインダイオードを形成するために必要とされる電流は、約100μA/100nmであり、約100μsでブレークダウンが生じる。
メモリセル110は、ワード線WL1に6ボルト及びビット線BLに0ボルトを印加することによりプログラムされた。メモリセル110がプログラムされた後、メモリセル116は、ワード線WL2に6ボルト及びビット線BL2に0ボルトを印加することによりプログラムされた。トランジスタ102及び108の絶縁体におけるラプチャーは、各々においてドレインを形成させる。トランジスタ102及び108のドレインは、それぞれ、トランジスタ102及び108のゲートに接続される。
プログラムされたメモリセル110は、例えば、ワード線WL1に1ボルトを印加することにより読み出され得る。ワード線WL1に1ボルトが印加された後、N型反転層がトランジスタ102のゲート絶縁体の下に形成される。N型反転層がトランジスタ102のゲート絶縁体の下に形成され、トランジスタ102のドレイン及びゲートが電気的に接続されるため、Nチャネルダイオード接続されたトランジスタ102が形成される。ワード線WL1上の1ボルト及びビット線BL1上のゼロボルトNで、Nチャネルダイオード接続されたトランジスタ102がオンになる。チャネルダイオード接続されたトランジスタ102がオンになるため、電流がワード線WL1からトランジスタ102を介してビット線BL1に導通される。ビット線BL1を介して導通される電流は、ビット線BL1の端部においてセンスアンプ(図示せず)により読み出される(検知される)。
プログラムされたメモリセル116は、例えば、ワード線WL2上に1ボルトを印加することにより、読み出され得る。ワード線WL2に1ボルトが印加された後、N型反転層がトランジスタ108のゲート絶縁体の下に形成される。N型反転層がトランジスタ108のゲート絶縁体の下に形成され、トランジスタ108のドレイン及びゲートが電気的に接続されるため、Nチャネルダイオード接続されたトランジスタ108が形成される。Nチャネルダイオード接続されたトランジスタ108は、ワード線WL2上の1ボルト及びビット線BL2上のゼロボルトでオンになる。Nチャネルダイオード接続されたトランジスタ108がオンになるため、電流がワード線WL2からトランジスタ108を介してビット線BL2に導通される。ビット線BL2を介して導通される電流は、ビット線BL2の端部においてセンスアンプ(図示せず)により読み出される(検知される)。
プログラムされていないメモリセル112及び114は、それらはワード線に接続されるドレインを有さないため、それらが読み出されるとき論理ゼロを読み出し得る。プログラムされていないメモリセル112及び114はNチャネルダイオード接続されたトランジスタではないため、それらは、それらのビット線上のセンスアンプに電流を提供することができない。
図3は、シャロートレンチアイソレーション(STI)近くにラプチャー316を備えた、プログラムされたNチャネルダイオード接続されたトランジスタ300の一実施例の断面図である。図3において、STI304は、軽くN型ドープされたソース312及び重くN型ドープされたソース314と共にPウェル302に形成される。この例では薄い酸化物306である絶縁体が、Pウェル302、STI304、軽くドープされたソース312、及び重くドープされたソース314の頂部上に形成される。長さLのチャネル310がSTIと軽くドープされたソース312との間に形成される。この例では、均一にドープされたN型ポリシリコンゲート308が薄い酸化物306の上に形成される。適切なプログラム電圧を印加した後、プログラムされたNチャネルダイオード接続されたトランジスタ300のゲート308及びドレイン318を接続するSTI304近くの薄い酸化物306を介してラプチャー316が形成される。
図3に示すプログラムされたNチャネルダイオード接続されたトランジスタ300の実施例により、正の電圧(例えば1ボルト)がゲート308に印加されるとき、電流が、ゲート308から、ラプチャー316を介し、N型反転チャネルを介し、ソース312へ、及びソース314から外に、流れることが可能となる。ソース314から流れる電流はセンスアンプにより検知され(読み出され)得る。しかし、プログラマブルNチャネルダイオード接続されたトランジスタがプログラムされ、ラプチャーがソース近辺で生じる(図4に示す)とき、図3に示すようにNチャネルダイオード接続されたトランジスタ300を形成するのではなく、ワード線とビット線との間に短絡が生じ得る。
図4において、STI404は、軽くN型ドープされたソース412及び重くN型ドープされたソース414と共にPウェル402に形成される。この例では薄い酸化物406である絶縁体が、Pウェル402、STI404、及び軽くドープされたソース412の頂部上に形成される。この例では、均一にドープされたN型ポリシリコンゲート408が薄い酸化物406の上に形成される。適切なプログラム電圧を印加した後、ゲート408及び軽くドープされたソース412を接続する薄い酸化物406を介してラプチャー416が形成される。この例では、図3に示すようにNチャネルダイオード接続されたトランジスタ300を形成するのではなく短絡がワード線WLとビット線BLとの間に生じる。ワード線WL及びBLは共に短絡されるため、メモリセルは正しく動作することができない。
図5において、STI504は、N型ドープされたソース512及び重くN型ドープされたソース514Pウェル502に形成される。この例では薄い酸化物506である絶縁体が、Pウェル502、STI504、及び軽くドープされたソース512の頂部上に形成される。この例では、均一にドープされたN型ポリシリコンゲート508が、薄い酸化物506の上に形成される。適切なプログラム電圧を印加した後、ゲート508及びハロー領域518を接続する薄い酸化物506を介してラプチャー516が形成される。この例では、ハロー領域は、ソース512及び514近くで一層高度にドープされた領域である。ハロー領域の濃度は、ソース512及び514から離れて距離が増大するにつれて一層薄くなる。
図5に示した例において、プログラムされたNチャネルダイオード接続されたトランジスタは不完全に溶断される。プログラムされたNチャネルダイオード接続されたトランジスタが不完全に溶断されるため、高抵抗性経路(例えば、1×10オーム)がゲート508とソース512との間につくられる。その結果、抵抗性経路を介して引き出される電流の量が小さい。抵抗性経路を介して引き出される電流の量が小さいため、この電流が検知することが困難であり、メモリセルは適切に動作することができない。
図6A〜図6Hは、プログラマブルNチャネルダイオード接続可能なトランジスタをつくるためのプロセスの一実施例を図示する。図6Aは、基板601に形成される厚い酸化物領域602を示す。この例では厚い酸化物領域602を形成するためにシャロートレンチアイソレーション(STI)が用いられる。しかし、別の実施例において、厚い酸化物領域602を形成するためにシリコンの局所酸化(LOCOS)が用いられてもよい。図6Bは、基板601にインプラントされるPウェル604を図示する。図6Cは、Pウェル領域604上に及び厚い酸化物領域602上に成長される絶縁領域606を図示する。絶縁領域606は、例えば、酸化物、窒化物、及び酸化物及び窒化物の組み合わせ、を含み得る。絶縁領域606も高K誘電性絶縁体であり得る。
絶縁領域606が成長された後、絶縁領域606の上にポリシリコン層が堆積される。図6Dに示すようにポリシリコン層がその後エッチングされてポリシリコンゲート608を形成する。図6Eにおいて、N型ドーパントの第1の濃度がゲート608とPウェルの一部とにインプラントされる。Pウェルの第1の濃度でインプラントされた部分は、プログラマブルNチャネルダイオード接続可能なトランジスタのためのソース610になる。一実施例において、N型ドーパントの第1の濃度が軽くドープされる(例えば5×1018/cm)。ドーピングの第1の濃度がインプラントされた後、フォトレジストを堆積及びエッチングすることによりマスク612が形成される(図6F参照)。マスク612は、ゲート608の一部、絶縁体606の一部、及びソース610の一部を覆う。
マスク612が形成された後、第2の濃度のN型ドーピングが、マスク612により覆われていないエリアにインプラントされる。一実施例において、N型ドーパントの第2の濃度は、第1の濃度より高い(例えば、5×1020/cm)。この例では、第2の濃度は、第1の濃度より2桁大きい。別の実施例において、第1及び第2の濃度は異なり得るが、約1桁の濃度の差を維持する。
図6Gは、ゲート608、絶縁体606、及びソース610からマスク612が取り除かれたことを図示する。2つの異なるN型ドーピング濃度が用いられているため、ゲート及びソースの部分は、異なる濃度のN型ドーピングを有する。この例では、ゲートの第1の部分614がゲートの第2の部分616より重くドープされる。またこの例では、ソースの第1の部分618が、ソースの第2の部分620より軽くドープされる。
図6Hは、電気的接続624が重くドープされたゲート部になされ、電気的接続622が重くドープされたソース部620になされるプロセスの一部を図示する。電気的接続622及び624は通常、金属接続である。金属接続624は、メモリセルにおけるワード線として用いられ得、金属接続622はメモリセルにおけるビット線として用いられ得る。図6Hに示すデバイスはプログラマブルNチャネルダイオード接続可能なトランジスタである。図6A〜図6Hに示すものと同様のプロセスを用いて、プログラマブルPチャネルダイオード接続可能なトランジスタが形成され得る。Pチャネルプログラマブルダイオード接続可能なトランジスタの一例が本明細書において、後により詳細に説明される。
Nチャネルプログラマブルダイオード接続可能なトランジスタの前の実施例では、第1及び第2のドーピング濃度はN型ドーパントであり、第1の濃度が第2の濃度より軽くドープされた。しかし、一層高い及び一層低いN型ドーピング濃度の領域を形成するため逆ドーピングが用いられてもよい。例えば、開始するためゲート608が高度にドープされ得(例えば、5×1020/cm)、ゲート608の後の部分616は、その部分616におけるN型ドーピングを低減するためP型材料で逆ドープされ得る。
図7は、プログラマブルPチャネルダイオード接続可能なトランジスタ700の一実施例を図示する。図7において、STI704は、軽くP型ドープされたソース708及び重くP型ドープされたソース710と共にNウェル702に形成される。この例では薄い酸化物706である絶縁体が、Nウェル702、STI704、軽くドープされたソース708、及び重くドープされたソース710の頂部上に形成される。長さLのチャネル716が、STI704と軽くドープされたソース708との間に形成される。この例では、ゲートは2つの部分を有する。第1の部分712は、第2の部分714より重くP型ドープされる。第1の部分が一層重くP型ドープされるため、プログラマブルPチャネルダイオード接続可能なトランジスタ700がプログラムされるとき、ラプチャーは、ソース708よりもSTI704近辺で一層生じ易い。ラプチャーが、ソース708よりもSTI704近辺でより一層生じ易いため、ラプチャーが生じるときプログラムされたPチャネルダイオード接続されたトランジスタが形成され得ることが一層起こり易くなる。
当業者であれば、本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得ること、及び多くの他の実施例が可能であることが分かるであろう。

Claims (17)

  1. 不揮発性アンチヒューズメモリセルであって、
    プログラマブルNチャネルダイオード接続可能なトランジスタを含み、
    前記プログラマブルNチャネルダイオード接続可能なトランジスタが、
    チャネル領域の上のポリシリコンゲートであって、前記ポリシリコンゲートが第1の部分第2の部分を有し、前記ゲートの前記第1の部分が前記メモリセルのワード線に電気的に接続され、前記チャネル領域が或る長さを有しPウェル領域に位置する、前記ポリシリコンゲートと、
    前記Pウェル領域に形成されるN型ソース領域であって、前記N型ソース領域が第1の部分第2の部分を有し、前記ソース領域の前記第1の部分が前記チャネル領域の第1の端部に近接し、前記ソース領域の前記第2の部分が前記メモリセルのビット線に電気的に接続される、前記N型ソース領域と、
    前記Pウェル領域に形成されるフィールド酸化物領域であって、前記チャネル領域の第2の端部に近接する、前記フィールド酸化物領域と、
    前記ポリシリコンゲートと前記チャネル領域との間に位置する実質的に一定の厚みを有する絶縁体と、
    を含み、
    前記ポリシリコンゲートがN型ドープされたポリシリコンを含み、前記ポリシリコンゲートの前記第1の部分が前記ポリシリコンゲートの前記第2の部分より高いN型ドーピング濃度を有し、前記ポリシリコンゲートの前記第2の部分が前記ソースの前記第1の部分に近接して位置し、
    前記メモリセルがプログラムされるとき、前記ポリシリコンゲートの前記第1の部分と前記フィールド酸化物領域に近接する前記チャネル領域との間にラプチャーが生じるように前記メモリセルが構成される、メモリセル。
  2. 請求項1に記載のメモリセルであって、
    前記ポリシリコンゲートの前記第1の部分と前記第2の部分との間のドーピング濃度の差が少なくとも1桁である、メモリセル。
  3. 請求項2に記載のメモリセルであって、
    前記N型ドープされたポリシリコンゲートの前記第1の部分の前記ドーピング濃度が5×1020/cmであり、前記N型ドープされたポリシリコンゲートの前記第2の部分の前記ドーピング濃度が5×1018/cmである、メモリセル。
  4. 請求項3に記載のメモリセルであって、
    前記絶縁体が、酸化物窒化物酸化物/窒化物の組み合わせから成るグループから選択される、メモリセル。
  5. 請求項3に記載のメモリセルであって、
    前記絶縁体が高K誘電性絶縁体である、メモリセル。
  6. 不揮発性アンチヒューズメモリセルであって、
    プログラマブルPチャネルダイオード接続可能なトランジスタを含み、
    前記プログラマブルPチャネルダイオード接続可能なトランジスタが、
    チャネル領域の上のポリシリコンゲートであって、前記ポリシリコンゲートが第1の部分第2の部分を有し、前記ゲートの前記第1の部分が前記メモリセルのワード線に電気的に接続され、前記チャネル領域が或る長さを有しNウェル領域に位置する、前記ポリシリコンゲートと、
    前記Nウェル領域に形成されるP型ソース領域であって、前記P型ソース領域が第1の部分第2の部分を有し、前記ソース領域の前記第1の部分が前記チャネル領域の第1の端部に近接し、前記ソース領域の前記第2の部分が前記メモリセルのビット線に電気的に接続される、前記P型ソース領域と、
    前記Nウェル領域に形成されるフィールド酸化物領域であって、前記チャネル領域の第2の端部に近接する前記フィールド酸化物領域と、
    前記ポリシリコンゲートと前記チャネル領域との間に位置する実質的に一定の厚みを有する絶縁体と、
    を含み、
    前記ポリシリコンゲートがP型ドープされたポリシリコンを含み、前記ポリシリコンゲートの前記第1の部分が前記ポリシリコンゲートの前記第2の部分より高いP型ドーピング濃度を有し、前記ポリシリコンゲートの前記第2の部分が前記ソースの前記第1の部分に近接し、
    前記メモリセルがプログラムされるとき、前記ポリシリコンゲートの前記第1の部分と前記フィールド酸化物領域に近接する前記チャネル領域との間にラプチャーが生じるように前記メモリセルが構成される、メモリセル。
  7. 請求項6に記載のメモリセルであって、
    前記P型ドープされたポリシリコンゲートの前記第1の部分の前記ドーピング濃度が3×10 20 /cm であり、前記P型ドープされたポリシリコンゲートの前記第2の部分の前記ドーピング濃度が5×10 18 /cm である、メモリセル。
  8. 請求項6に記載のメモリセルであって、
    前記ポリシリコンゲートの前記第1の部分と前記第2の部分との間のドーピング濃度の差が少なくとも1桁である、メモリセル。
  9. 請求項6に記載のメモリセルであって、
    前記ソースの前記第1の部分と前記第2の部分との間のドーピング濃度の差が少なくとも1桁である、メモリセル。
  10. 請求項6に記載のメモリセルであって、
    前記絶縁体が、酸化物と窒化物と酸化物/窒化物の組み合わせとから成るグループから選択される、メモリセル。
  11. 請求項に記載のメモリセルであって、
    前記絶縁体が高K誘電性絶縁体である、メモリセル。
  12. プログラマブルダイオード接続可能なトランジスタを形成することを含む、不揮発性アンチヒューズメモリセルを製造する方法であって、
    前記方法が、
    所与のN型又はP型ドーパントタイプの基板上に厚い酸化物領域を形成すること
    前記基板に別のドーパントタイプのウェル領域をインプラントすること
    前記ウェル領域上にゲート絶縁体を成長させること
    前記ゲート絶縁体上にポリシリコンを堆積すること
    ポリシリコンゲートを形成するように前記ポリシリコンをエッチングすること
    第1の濃度を有する前記所与のタイプのドーパントを前記ポリシリコンゲートと前記ウェル領域の一部とにインプラントすることであって、前記ウェル領域の前記別のタイプでドープされた部分がソースを画定する、前記インプラントすること
    前記ポリシリコンゲート厚い酸化物ソースの上にフォトレジストを堆積すること
    前記ポリシリコンゲートの第1の部分の上前記ソースの第1の部分の上にマスクを残すように前記フォトレジストをエッチングすること
    第2の濃度を有する前記所与のタイプのドーパントを前記マスクによって覆われていないエリアにインプラントすること
    前記マスクを取り除くこと
    前記ポリシリコンゲートの一層高度にドープされた部分上前記ソースの一層高度にドープされた部分上に金属コンタクトを形成すること
    を含む、方法。
  13. 請求項12に記載の方法であって、
    前記所与のタイプがN型であり、前記別のタイプがP型であり、N型ドーピングの前記第2の濃度がN型ドーピングの前記第1の濃度より少なくとも1桁大きい、方法。
  14. 請求項12に記載の方法であって、
    前記絶縁体が、酸化物と窒化物と酸化物/窒化物の組み合わせとから成るグループから選択される、方法。
  15. 請求項12に記載の方法であって、
    前記厚い酸化物領域が、シャロートレンチアイソレーションとLOCOSアイソレーションとから成るグループから選択される、方法。
  16. 少なくとも1つの集積回路を含む、システムであって、
    前記少なくとも1つの集積回路が、少なくともつの不揮発性アンチヒューズメモリセルを含み、
    前記少なくとも1つの不揮発性アンチヒューズメモリセルが、少なくともつのプログラマブルNチャネルダイオード接続可能なトランジスタを含み、
    前記少なくともつのプログラマブルNチャネルダイオード接続可能なトランジスタが、
    チャネル領域の上のポリシリコンゲートであって、前記ポリシリコンゲートが第1の部分第2の部分を有し、前記ゲートの前記第1の部分が前記メモリセルのワード線に電気的に接続され、前記チャネル領域が或る長さを有しPウェル領域に位置する、前記ポリシリコンゲートと、
    前記Pウェル領域に形成されるN型ソース領域であって、前記N型ソース領域が第1の部分第2の部分を有し、前記ソース領域の前記第1の部分が前記チャネル領域の第1の端部に近接し、前記ソース領域の前記第2の部分が前記メモリセルのビット線に電気的に接続される、前記N型ソース領域と、
    前記Pウェル領域に形成されるフィールド酸化物領域であって、前記チャネル領域の第2の端部に近接する、前記フィールド酸化物領域と、
    前記ポリシリコンゲートと前記チャネル領域との間に位置する実質的に一定の厚みを有する絶縁体と、
    を含み、
    前記ポリシリコンゲートがN型ドープされたポリシリコンを含み、前記ポリシリコンゲートの前記第1の部分が前記ポリシリコンゲートの前記第2の部分より高いN型ドーピング濃度を有し、前記ポリシリコンゲートの前記第2の部分が前記ソースの前記第1の部分に近接して位置し、
    前記メモリセルがプログラムされるとき、前記ポリシリコンゲートの前記第1の部分と前記フィールド酸化物領域に近接する前記チャネル領域との間にラプチャーが生じるように前記メモリセルが構成される、システム。
  17. 請求項16に記載のシステムであって、
    前記システムが、ビデオゲーム機携帯電話無線周波数識別タグインプラント可能な医療用デバイス高精細のマルチメディアインタフェース車載用電子機器デバイスから成るグループから選択される、システム。
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