JPH11135742A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 指定されたアドレスがメモりセル領域のどの
場所にあっても、指定されたアドレスのメモリセルを容
易に見つけることができる。 【解決手段】 メモリセルのディジット線の２本または
４本おきに設けられたメモリセル領域１の上層メタル配
線５の下に、スルーホール６をメモりセルのアドレスを
判別する標識パターンとして、ワード線４の数本おきに
規則性をもって設ける。この時、メモリセル領域１の下
層メタル配線層９を、スルーホール直下にスルーホール
座として設け、スルーホール６がメモりセル部まで突き
抜けないようにするためのストッパーとしている。これ
により、メモリセル領域１の上層メタル配線５の本数と
上層メタル配線５の下に規則性をもって設けられたスル
ーホール６の個数を数えることにより、指定されたアド
レスのメモリセルを容易に見つけることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の半導体記憶
素子（以下、メモリセルと称する）が規則正しく配列さ
れたメモリセル領域を有する半導体装置に関し、特にメ
モリセル領域の任意にアドレス指定されたメモリセル
を、チップ上で容易に検出するための目印となる標識パ
ターンを備えた半導体装置に関する。

【０００２】

【従来の技術】半導体装置のメモリセル領域で不良が発
生した場合、その解析は、まず電気的特性試験によって
不良アドレスを特定した後、金属顕微鏡や電子顕微鏡で
当該不良アドレスのメモリセルを観察し、不良解析を行
なう方法が、従来から広く一般的に行なわれている。し
かし、半導体装置の高集積化と大容量化に伴いメモリセ
ル領域に搭載されるメモリセルの数が飛躍的に増大した
ことや、メモリセル領域上の配線構造の変化により、任
意に指定されたアドレスのメモリセルを金属顕微鏡や電
子顕微鏡で捜し出すことが非常に難しくなってきてい
る。

【０００３】具体的には、次の通りである。従来、大規
模なメモリセル領域を有する半導体装置においては、メ
モリセル領域内にあって、かつ、メモリセルよりも上層
に少なくとも２層のメタル配線が存在しているのが一般
的であった。この２層のうち下層のメタル配線は、ポリ
シリコン又はポリシリコンとタングステンシリサイド
（ＷＳｉ）で形成されたメモリセルのワード線の抵抗を
下げる目的で設けられ、メモリセル領域内でメモリセル
のワード線の直上を走って、所定の間隔毎にワード吊り
と呼ばれるコンタクトを介してメモリセルのワード線と
接続されていたため、メモリセルよりも上層のＸアドレ
ス線として金属顕微鏡や電子顕微鏡で観察できる配線で
あった。しかし、製造プロセス上のマージンの低下や回
路的な対策により、前記ワード吊りが廃止され、同時
に、メモリセル領域の下層メタル配線も廃止されたもの
が主流になったことで、目印となるものが無くなり、指
定されたアドレスのメモリセルを金属顕微鏡や電子顕微
鏡で捜す場合、アドレスの位置を数えることが非常に難
しくなってきている。

【０００４】この課題を解決する方法の例が、特開昭５
８−１４１５５７号公報（以下、公知例１とする）及び
特開昭５９−１２４７５２号公報（以下、公知例２とす
る）に開示されている。

【０００５】図４は、公知例１に開示されている方法を
示す模式図である。電源ライン１０２にＸアドレス信号
線１０１の１０番地毎に凹部からなるアドレス（番地）
を判別するための目印１０３を設け、１００番地毎に凸
部からなるアドレスを判別するための目印１０３’を設
けることによりＸアドレス信号線１０１を数え易くして
いる。同様のことをＹアドレス信号線についても行な
い、半導体記憶装置上のどのメモリセルのアドレスも容
易に捜すことができるようにしている。また、目印にな
るパターンは、下地の凹凸や形状変化などでも作ること
ができる。

【０００６】図５は、公知例２に開示されている方法を
説明するためのメモリアレイ部の模式的な配置図であ
る。半導体記憶装置の製造工程において、素子を構成す
るパターン以外にメモリアレイ部１０６の一部に目印１
０５となるパターンがつけられている。この半導体記憶
装置は、例えば、アドレスの５番地毎や１０番地毎に目
印がつけられているので、容易に不良アドレスを見つけ
る事ができる。また、複数の異なる形状の目印を使用し
たり、目印として数字を用いることで不良アドレスの発
見がさらに容易になっている。

【０００７】

【発明が解決しようとする課題】まず、上述の公知例
１，２に開示されている方法は、いずれもメモリセル領
域の外側に目印が設けられており、不良アドレスがメモ
リセル領域の中央付近にある場合、目印の効果が半減し
てしまうという問題がある。

【０００８】具体的には、第１の問題は、金属顕微鏡や
電子顕微鏡を使用して不良アドレスを捜す場合、最近の
微細化されたメモリセルを識別できる倍率では、Ｘアド
レス側とＹアドレス側の両方の目印を同時に視野に入れ
ながら不良アドレスの位置を数えることが難しいため、
Ｘ，Ｙいずれか一方の側のアドレスは容易に見つけだす
ことができるが、他方の側のアドレスは目印が無い状態
で捜さなければならず、特に最近の大規模なメモリセル
領域において、捜すのが困難になっている。

【０００９】又、他にも、公知例１の方法のように、電
源ラインに目印を設けるためには、メモリセル領域の外
周部に目印を設けることができる電源ライン或いはこれ
に代わるものを常に配置しなければならず、公知例２の
方法では目印を設けるための領域が必要になるという問
題もある。

【００１０】本発明の目的は、任意の指定されたアドレ
スがメモリセル領域のどの場所であっても、当該アドレ
スのメモリセルを容易に見つけることができる半導体装
置を提供することである。

【００１１】本発明の他の目的は、メモリセルのアドレ
スを判別するための目印となる標識パターンを配置・形
成しても、レイアウト上の制約が生じることのない半導
体装置を提供することである。

【００１２】

【課題を解決するための手段】本発明の半導体装置は、
複数のメモリセルが規則正しく配列されたメモリセル領
域の前記メモリセルよりも上層に、前記メモリセルの配
列規則と関連した規則性をもって前記メモリセル領域内
に網目状に配置・形成された、アドレスを判別する目印
となる標識パターンを有している。

【００１３】このように配置・形成された標識パターン
を備えた半導体装置のメモリセル領域では、メモリセル
よりも上層に設けられ、観察しやすくなっている標識パ
ターンの個数を数えることで、任意に指定されたアドレ
スのメモリセルが容易に見つけられる。

【００１４】

【発明の実施の形態】次に本発明の実施の形態について
図面を参照して詳細に説明する。

【００１５】図１は、本発明の第１の実施形態を示すメ
モリセル領域の一部の模式的な平面図、図２は、図１の
Ａ−Ａ’部の断面の概略構造を模式的に示す断面図であ
る。

【００１６】本実施形態の半導体装置のメモリセル領域
１は、ワード線（Ｘアドレス線）４とディジット線の所
定の本数（２本，４本又は８本が一般的である）毎に設
けられた上層メタル配線（Ｙアドレス線）５とメモリセ
ル部７とスルーホール座となる下層メタル配線９とを含
んでいる。更に、上層メタル配線５と下層メタル配線９
との間に、メモリセル領域１のアドレスを判別するため
の標識パターンとしてメモリセルの配置ピッチに関連し
た規則性をもって設けられたスルーホール６を有してい
る。スルーホール座として残されている下層メタル配線
９は、スルーホール６がメモリセル部７まで突き抜けな
いようにするためのストッパーとなっている。

【００１７】この構成により、本実施形態の半導体装置
では、メモリセル領域１の上層メタル配線５の本数と、
この上層メタル配線５にメモリセルの配置ピッチに関連
した規則性をもって設けられたスルーホール６の個数と
を数えることにより、任意の指定されたアドレスのメモ
リセルを容易に見つけることができる。

【００１８】次に、図１を参照して、スルーホール６の
配置方法とスルーホール６を備えたメモリセル領域にお
ける指定されたアドレスのメモリセルを見つけ出す方法
の具体的な例を説明する。

【００１９】メモリセルのディジット線の４本毎にメモ
リセル領域１の上層メタル配線５がある場合を考える。
Ｙアドレスの０番地（メモリセル領域１の左側）から１
本目、つまり、Ｙアドレスの（４−１）＝３番地にあた
る上層メタル配線５の下には、メモリセルのワード線４
のＸアドレスの０番地（メモリセル領域１の上側）から
５本目、２５本目、４５本目…に相当する位置にスルー
ホール６を設け、Ｙアドレスの０番地から２本目、つま
り、Ｙアドレスの（４×２−１）＝７番地にあたる上層
メタル配線５の下には、メモリセルのワード線４の１０
本目、３０本目、５０本目…に相当する位置にスルーホ
ール６を設け、Ｙアドレスの０番地から５本目、つま
り、Ｙアドレスの（４×５−１）＝１９番地にあたる上
層メタル配線５の下には、また、Ｙアドレスの０番地か
ら１本目の上層メタル配線５と同様に、メモリセルのワ
ード線４の５本目、２５本目、４５本目…に相当する位
置にスルーホール６を設ける。つまり、上層メタル配線
５の４本おきに、同じ形が繰り返されるようにする。こ
のような規則性を持たせてスルーホール６を配設するこ
とにより、指定されたアドレスがメモリセル領域のどの
場所であっても、指定されたアドレスの位置を容易に見
つけることができるようにしている。

【００２０】このようにスルーホール６が配設されたメ
モリセル領域において、指定されたアドレスのメモリセ
ルを見つける方法は次のようになる。

【００２１】例えば、Ｘアドレスの１０５番地、Ｙアド
レスの１２１番地が指定されたアドレスだった場合を考
えると、Ｙアドレスは、 （１２１＋１）／４＝３０余り２ から上層メタル配線５の３０本目と３１本目の真ん中で
ある。Ｘアドレスは上層メタル配線５の下に設けられた
スルーホール６で考えると、上層メタル配線５の３０本
目はメモリセルのワード線４の１０本目、３０本目、５
０本目…にスルーホール６があり、スルーホール６を数
えた時の６個目がＸアドレスの１１０番地にあたり、指
定されたアドレスに最も近いが、上層メタル配線５の２
９本目はメモリセルのワード線４の５本目、２５本目、
４５本目…にスルーホール６があり、６個目がＸアドレ
スのちょうど１０５番地にあたる。

【００２２】従って、このスルーホールの位置の延長線
上から指定されたアドレスのメモリセルを容易に見つけ
ることができる。このように指定されたアドレスが、最
も近い上層メタル配線５の下の目印となる標識パターン
から多少ずれた位置であっても、上層メタル配線５の数
本前か数本先の標識パターンを目標にして、指定された
アドレスの位置を捜せば容易に見つけることができる。

【００２３】尚、本実施形態のメモリセル領域の上層メ
タル配線５の下に設けられたスルーホール６の製造方法
は、概略次の通りである。

【００２４】図２を参照すると、まず、メモリセルのワ
ード線４をパターニングし、その後、メモリセル部（細
部構造は図示されていない）７を形成した後、層間絶縁
膜８を成長し、メモリセル領域の下層メタル配線層９
を、スルーホール６を開孔する部分にスルーホール座兼
ストツパーとして座布団状に残し、さらに層間絶縁膜１
０を成長した後、スルーホール６を開孔して、メモリセ
ル領域の上層メタル配線５をパターニングする。このよ
うに、メモリセルのアドレスを判別するための標識パタ
ーンは、通常の製造工程の中で、メモリセル領域の上層
メタル配線５の下にメモリセルの配置ピッチに関連した
規則性をもってスルーホール６を設けることで形成する
ことができ、レイアウト上の何の制約もない。

【００２５】本実施形態において、メモリセル領域の上
層メタル配線５の下に設けたメモリセルのアドレスを判
別する目印になる標識パターンとしてのスルーホール６
は、スルーホール６を設けた上層メタル配線５の動作に
支障が生じない程度の数にとどめ、また、スルーホール
６の形状と配置を工夫することにより、指定されたアド
レスのメモリセルの発見はさらに容易になる。

【００２６】次に、本発明の第２の実施形態について説
明する。第２の実施形態においては、アドレスを判別す
る目印となる標識パターンがメモリセル領域の最上層配
線層で形成されている点が、第１の実施形態と異なって
いる。

【００２７】図３は、本実施形態の標識パターンの部分
の概略構造を示す断面図である。

【００２８】本実施形態では、Ｙアドレス線３９がメモ
リセル部７よりも上層にある下層配線で形成され、アド
レスを判別する目印となる標識パターン３５がメモリセ
ル部７よりも上層の上層メタル配線で形成されている。
これは、Ｙアドレス線をメモリセル領域の端部でスルー
ホールを用いて下層メタル配線に移して（図示せず）、
メモリセル領域内の上層メタル配線層を空けることで実
現できる。これにより、標識パターンが、アドレスを最
も判別しやすいように任意に配置・形成することがで
き、指定されたアドレスのメモリセル発見が、更に一層
容易になる。

【００２９】尚、その他の、標識パターンの配置方法及
び配置された標識パターンを利用して指定されたアドレ
スのメモリセルを探し出す方法は、第１の実施形態と同
様であるので説明を省略する。

【００３０】

【発明の効果】本発明の複数のメモリセルが規則正しく
配列されたメモリセル領域を有する半導体装置は、その
メモリセル領域のメモリセルよりも上層にメモりセルの
配列規則と関連した規則性をもって前記メモりセル領域
内に網目状に配置・形成されたメモリセルのアドレスを
判別する目印になる標識パターンを備えているので、任
意に指定されたアドレスがメモリセル領域のどの場所に
あっても、指定されたアドレスのメモリセルを容易に見
つけることができるという効果が得られる。

【００３１】これにより、半導体装置のメモリセル領域
で故障が生じた場合、迅速に故障アドレスのメモリセル
を見つけだし、故障解析を実施することができる。

【００３２】また、上述の目印となる標識パターンは、
実施例で述べたスルーホールのように通常の製造工程の
中で、メモリセルよりも上層の空いている配線層等を利
用して規則性をもって網目状に設けることができるの
で、他の部分のレイアウトにおいて何ら制約が生じるこ
ともない。

【図面の簡単な説明】

【図１】本発明の第１の実施形態のメモリセル領域の一
部を示す模式的な平面図である。

【図２】図１のＡ−Ａ’部の断面の概略構造を模式的に
示す断面図である。

【図３】本発明の第２の実施形態の標識パターン部分の
概略構造を示す断面図である。

【図４】公知例１に開示されている方法を示す模式図で
ある。

【図５】公知例２に開示されている方法を説明するため
のメモリアレイ部の模式的な配置図である。

【符号の説明】

１ メモリセル領域 ４ ワード線 ５ 上層メタル配線 ６ スルーホール ７ メモリセル部 ８ 層間絶縁膜 ９ 下層メタル配線層 ３５ 標識パターン（上層メタル配線） ３９ Ｙアドレス線（下層メタル配線） １０ 層間絶縁膜 １０１ アドレス信号線 １０２ 電源ライン １０３，１０３’ アドレス（番地）を判別するため
の目印 １０５ 目印 １０６ メモリアレイ部

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数の半導体記憶素子が規則正しく配列
   された半導体記憶素子領域を有する半導体装置におい
   て、前記半導体記憶素子よりも上層に前記半導体記憶素
   子の配列規則と関連した規則性をもって前記半導体記憶
   素子領域内に網目状に配置・形成された、アドレスを判
   別する目印となる標識パターンを有することを特徴とす
   る半導体装置。
2. 【請求項２】 複数の半導体記憶素子が規則正しく配列
   された半導体記憶素子領域を有する半導体装置におい
   て、前記標識パターンが、半導体記憶素子よりも上層の
   配線の下に設けられたスルーホールである請求項１記載
   の半導体装置。
3. 【請求項３】 複数の半導体記憶素子が規則正しく配列
   された半導体記憶素子領域を有する半導体装置におい
   て、前記標識パターンが、前記記憶素子領域の最上層配
   線層に形成されている請求項１記載の半導体装置。
4. 【請求項４】 複数の半導体記憶素子が、規則正しくマ
   トリックス状に配列された半導体記憶素子領域を有する
   半導体装置において、前記マトリックス状の配列の一方
   の方向をＸ軸方向、これと直角な配列方向をＹ軸方向と
   したとき、前記標識パターンの配置ピッチが、Ｘ軸，Ｙ
   軸少なくともいずれか一方の方向に関しては、（前記半
   導体記憶素子の配置ピッチ）×（５の倍数）である請求
   項１，２又は３記載の半導体装置。