JP2003197756A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP2003197756A JP2003197756A JP2001395568A JP2001395568A JP2003197756A JP 2003197756 A JP2003197756 A JP 2003197756A JP 2001395568 A JP2001395568 A JP 2001395568A JP 2001395568 A JP2001395568 A JP 2001395568A JP 2003197756 A JP2003197756 A JP 2003197756A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- semiconductor integrated
- position detection
- detection pattern
- detection patterns
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 半導体集積回路上の位置を容易に検知できる
半導体集積回路を提供することを目的とする。 【解決手段】 多層構造を有する半導体集積回路１００
の最上位の配線層に、半導体集積回路１００上の位置を
検知するための位置検知パターン１５ａ〜１５ｄを配置
し、この位置検知パターン１５ａ〜１５ｄを、半導体集
積回路１００上の位置の座標を示す形状とした。
半導体集積回路を提供することを目的とする。 【解決手段】 多層構造を有する半導体集積回路１００
の最上位の配線層に、半導体集積回路１００上の位置を
検知するための位置検知パターン１５ａ〜１５ｄを配置
し、この位置検知パターン１５ａ〜１５ｄを、半導体集
積回路１００上の位置の座標を示す形状とした。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に、半導体集積回路上の位置を示す位置検知パ
ターンを配置した半導体集積回路に関するものである。
関し、特に、半導体集積回路上の位置を示す位置検知パ
ターンを配置した半導体集積回路に関するものである。
【０００２】
【従来の技術】近年、半導体集積回路の高集積化や微細
化が進むに従って、その不良が増加している。不良が発
生した場合、不良箇所および不良原因を特定し、半導体
集積回路に修正を施し、信頼性を向上させることが急務
となる。ところが、半導体集積回路の回路規模が増大す
るほど、不良箇所の特定が困難となっている。
化が進むに従って、その不良が増加している。不良が発
生した場合、不良箇所および不良原因を特定し、半導体
集積回路に修正を施し、信頼性を向上させることが急務
となる。ところが、半導体集積回路の回路規模が増大す
るほど、不良箇所の特定が困難となっている。
【０００３】従来、半導体集積回路の不良解析では、Ｓ
ＥＭ（走査型電子顕微鏡）などの電子顕微鏡により、そ
の表面構造を観察し、配線の欠損やショートなどの不具
合を有する不良箇所を探している。そして、ＳＥＭによ
り不良箇所を見つけると、レイアウト図面上で不具合を
有する箇所を特定する。
ＥＭ（走査型電子顕微鏡）などの電子顕微鏡により、そ
の表面構造を観察し、配線の欠損やショートなどの不具
合を有する不良箇所を探している。そして、ＳＥＭによ
り不良箇所を見つけると、レイアウト図面上で不具合を
有する箇所を特定する。
【０００４】また、不良箇所を特定すると、ＦＩＢ（収
束イオンビーム）装置により加工を施し、配線の修正な
どを行うこともある。この場合、加工位置の特定は、最
上位の配線層の配線の形状や、配置されているダミーパ
ターンの形状とレイアウト図面の回路データとの合せ込
みなどで行っている。
束イオンビーム）装置により加工を施し、配線の修正な
どを行うこともある。この場合、加工位置の特定は、最
上位の配線層の配線の形状や、配置されているダミーパ
ターンの形状とレイアウト図面の回路データとの合せ込
みなどで行っている。
【０００５】
【発明が解決しようとする課題】しかしながら、半導体
集積回路に目印となるパターンがない場合には、不良箇
所の位置を検知し、レイアウト図面上で不良箇所を特定
するのが非常に困難である。
集積回路に目印となるパターンがない場合には、不良箇
所の位置を検知し、レイアウト図面上で不良箇所を特定
するのが非常に困難である。
【０００６】また、半導体集積回路の最上位の配線層
に、下層の配線などの目印がない場合、レイアウト図面
の回路データとの合せ込みによって位置を検知すること
が困難である。さらに、ダミーパターンなどの目印がな
い場合には、解析箇所の位置検知が困難であり、加工作
業時に、位置検知のために煩雑な作業が要求されるとい
う課題がある。
に、下層の配線などの目印がない場合、レイアウト図面
の回路データとの合せ込みによって位置を検知すること
が困難である。さらに、ダミーパターンなどの目印がな
い場合には、解析箇所の位置検知が困難であり、加工作
業時に、位置検知のために煩雑な作業が要求されるとい
う課題がある。
【０００７】本発明は、上記のような問題点を解決する
ためのものであり、半導体集積回路上の位置を容易に検
知できる半導体集積回路を提供することを目的とする。
ためのものであり、半導体集積回路上の位置を容易に検
知できる半導体集積回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明（請求項１）にかかる半導体集積回路は、
多層構造を有する半導体集積回路において、少なくとも
最上位の配線層と同層に、該半導体集積回路上の位置を
検知するための、該配線層材料よりなる位置検知パター
ンを、配置した、ことを特徴とする。
めに、本発明（請求項１）にかかる半導体集積回路は、
多層構造を有する半導体集積回路において、少なくとも
最上位の配線層と同層に、該半導体集積回路上の位置を
検知するための、該配線層材料よりなる位置検知パター
ンを、配置した、ことを特徴とする。
【０００９】また、本発明（請求項２）にかかる半導体
集積回路は、請求項１に記載の半導体集積回路におい
て、上記位置検知パターンは、該位置検知パターンの配
置位置の座標を示す形状を有する、ことを特徴とする。
集積回路は、請求項１に記載の半導体集積回路におい
て、上記位置検知パターンは、該位置検知パターンの配
置位置の座標を示す形状を有する、ことを特徴とする。
【００１０】また、本発明（請求項３）にかかる半導体
集積回路は、多層構造を有する半導体集積回路におい
て、少なくとも最上位の絶縁層の表面上に、該半導体集
積回路上の位置を検知するための位置検知パターンを、
配置した、ことを特徴とする。
集積回路は、多層構造を有する半導体集積回路におい
て、少なくとも最上位の絶縁層の表面上に、該半導体集
積回路上の位置を検知するための位置検知パターンを、
配置した、ことを特徴とする。
【００１１】また、本発明（請求項４）にかかる半導体
集積回路は、請求項３に記載の半導体集積回路におい
て、上記位置検知パターンは、上記絶縁層材料よりな
る、該位置検知パターンの配置位置の座標を示す形状を
有する凸状部である、ことを特徴とする。
集積回路は、請求項３に記載の半導体集積回路におい
て、上記位置検知パターンは、上記絶縁層材料よりな
る、該位置検知パターンの配置位置の座標を示す形状を
有する凸状部である、ことを特徴とする。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。なお、ここで示す実
施の形態はあくまでも一例であって、必ずしもこの実施
の形態に限定するものではない。
て、図面を参照しながら説明する。なお、ここで示す実
施の形態はあくまでも一例であって、必ずしもこの実施
の形態に限定するものではない。
【００１３】（実施の形態１）まず、本発明の請求項１
または請求項２に記載の半導体集積回路を実施の形態１
として、図面を参照しながら説明する。図１は、本実施
の形態１に係る半導体集積回路の構成の一例を示すレイ
アウト図である。
または請求項２に記載の半導体集積回路を実施の形態１
として、図面を参照しながら説明する。図１は、本実施
の形態１に係る半導体集積回路の構成の一例を示すレイ
アウト図である。
【００１４】図１に示すように本実施の形態１による半
導体集積回路１００には、基板1０上に、特定の機能を
有するブロックがレイアウトされている。つまり、基板
１０は、ロジック回路がレイアウトされているロジック
部１１と、記憶回路がレイアウトされている記憶部１２
と、アナログ回路がレイアウトされているアナログ部１
３と、その他の回路がレイアウトされている他機能部１
４と、を有する。これらの、ロジック部１１、記憶部１
２、アナログ部１３、他機能部１４は、多層構造を呈す
る様々なパターンにより形成されている。
導体集積回路１００には、基板1０上に、特定の機能を
有するブロックがレイアウトされている。つまり、基板
１０は、ロジック回路がレイアウトされているロジック
部１１と、記憶回路がレイアウトされている記憶部１２
と、アナログ回路がレイアウトされているアナログ部１
３と、その他の回路がレイアウトされている他機能部１
４と、を有する。これらの、ロジック部１１、記憶部１
２、アナログ部１３、他機能部１４は、多層構造を呈す
る様々なパターンにより形成されている。
【００１５】この半導体集積回路１００は、Ｘ軸方向お
よびＹ軸方向に分割され、分割した各ブロックにそれぞ
れの座標が付与されている。図１の３３は、半導体集積
回路１００の左下隅を原点とした場合に、Ｘ軸方向に３
つめ、Ｙ軸方向に３つめのブロックである。
よびＹ軸方向に分割され、分割した各ブロックにそれぞ
れの座標が付与されている。図１の３３は、半導体集積
回路１００の左下隅を原点とした場合に、Ｘ軸方向に３
つめ、Ｙ軸方向に３つめのブロックである。
【００１６】図２はブロック３３の最上位の配線層を拡
大したレイアウト図、図３は、ブロック３３を線ａで切
断した断面図である。図２および図３において、１５ａ
〜１５ｄは位置検知パターン、１６は配線である。位置
検知パターン１５ａ〜１５ｄは、各ブロックに配置され
た、そのブロックの座標を示す形状のパターンである。
図２に示すように、ブロック３３に配置された位置検知
パターン１５ａ〜１５ｄは、すべて、「３」を表す形状
となっており、位置検知パターン１５ａ、１５ｂで、座
標（３，３）を示し、同様に、位置検知パターン１５
ｃ、１５ｄで、座標（３，３）を示している。さらに、
図示していない任意のブロックにも、そのブロックの座
標を示す形状の位置検知パターン１５ａ〜１５ｄが配置
されている。つまり、位置検知パターン１５ａ〜１５ｄ
は、アナログ部１３のみに配置されるものではなく、ロ
ジック部１１、記憶部１２、他機能部１４にも配置され
ている。
大したレイアウト図、図３は、ブロック３３を線ａで切
断した断面図である。図２および図３において、１５ａ
〜１５ｄは位置検知パターン、１６は配線である。位置
検知パターン１５ａ〜１５ｄは、各ブロックに配置され
た、そのブロックの座標を示す形状のパターンである。
図２に示すように、ブロック３３に配置された位置検知
パターン１５ａ〜１５ｄは、すべて、「３」を表す形状
となっており、位置検知パターン１５ａ、１５ｂで、座
標（３，３）を示し、同様に、位置検知パターン１５
ｃ、１５ｄで、座標（３，３）を示している。さらに、
図示していない任意のブロックにも、そのブロックの座
標を示す形状の位置検知パターン１５ａ〜１５ｄが配置
されている。つまり、位置検知パターン１５ａ〜１５ｄ
は、アナログ部１３のみに配置されるものではなく、ロ
ジック部１１、記憶部１２、他機能部１４にも配置され
ている。
【００１７】また、図３に示すように、位置検知パター
ン１５ａ〜１５ｄは、配線層に、配線１６と同じ材料を
用いて形成されている。この位置検知パターン１５ａ〜
１５ｄは、配線１６と位置検知パターン１５ａ〜１５ｄ
との形状を有するフォトマスクを用い、配線１６を形成
する工程と同一の工程で、リソグラフィ技術およびエッ
チング技術により形成する。
ン１５ａ〜１５ｄは、配線層に、配線１６と同じ材料を
用いて形成されている。この位置検知パターン１５ａ〜
１５ｄは、配線１６と位置検知パターン１５ａ〜１５ｄ
との形状を有するフォトマスクを用い、配線１６を形成
する工程と同一の工程で、リソグラフィ技術およびエッ
チング技術により形成する。
【００１８】以上のように、本実施の形態１による半導
体集積回路１００においては、半導体集積回路１００の
最上位の配線層に、半導体集積回路１００上の座標を示
す形状を有する位置検知パターン１５ａ〜１５ｄを配置
したので、不良解析時にＳＥＭなどの電子顕微鏡で位置
検知パターン１５ａ〜１５ｄを検出することにより、位
置確認を容易に行うことができる。
体集積回路１００においては、半導体集積回路１００の
最上位の配線層に、半導体集積回路１００上の座標を示
す形状を有する位置検知パターン１５ａ〜１５ｄを配置
したので、不良解析時にＳＥＭなどの電子顕微鏡で位置
検知パターン１５ａ〜１５ｄを検出することにより、位
置確認を容易に行うことができる。
【００１９】（実施の形態２）次に、本発明の請求項３
または請求項４に記載の半導体集積回路を実施の形態２
として、図面を参照しながら説明する。図４は、本実施
の形態２に係る半導体集積回路１００のブロック３３の
最上位の配線層および絶縁層を拡大したレイアウト図、
図５は、ブロック３３を線ｂで切断した断面図である。
または請求項４に記載の半導体集積回路を実施の形態２
として、図面を参照しながら説明する。図４は、本実施
の形態２に係る半導体集積回路１００のブロック３３の
最上位の配線層および絶縁層を拡大したレイアウト図、
図５は、ブロック３３を線ｂで切断した断面図である。
【００２０】図４および図５に示すように、本実施の形
態２による半導体集積回路１００の位置検知パターン１
７ａ、１７ｂは、基板１０上にレイアウトされている配
線１６を覆う絶縁層の表面上に形成されている。通常、
絶縁層は透明な物質で形成され、その下層の配線１６お
よび位置検知パターン１５ａ〜１５ｄを容易に透視する
ことができる。図４には透視された配線１６および位置
検知パターン１５ａ〜１５ｄも示している。
態２による半導体集積回路１００の位置検知パターン１
７ａ、１７ｂは、基板１０上にレイアウトされている配
線１６を覆う絶縁層の表面上に形成されている。通常、
絶縁層は透明な物質で形成され、その下層の配線１６お
よび位置検知パターン１５ａ〜１５ｄを容易に透視する
ことができる。図４には透視された配線１６および位置
検知パターン１５ａ〜１５ｄも示している。
【００２１】この位置検知パターン１７ａ、１７ｂは、
実施の形態１による位置検知パターン１５ａ〜１５ｄと
同様に、半導体集積回路１００を分割したブロックのそ
れぞれに配置された、そのブロックの座標を示す形状の
パターンである。図４は、ブロック３３に配置された位
置検知パターン１７ａ、１７ｂの例を示しているので、
位置検知パターン１７ａ、１７ｂは、それぞれ「３」を
表す形状となっており、座標（３，３）を示している。
さらに、図示していない任意のブロックにも、そのブロ
ックの座標を示す形状の位置検知パターン１７ａ、１７
ｂが配置されている。
実施の形態１による位置検知パターン１５ａ〜１５ｄと
同様に、半導体集積回路１００を分割したブロックのそ
れぞれに配置された、そのブロックの座標を示す形状の
パターンである。図４は、ブロック３３に配置された位
置検知パターン１７ａ、１７ｂの例を示しているので、
位置検知パターン１７ａ、１７ｂは、それぞれ「３」を
表す形状となっており、座標（３，３）を示している。
さらに、図示していない任意のブロックにも、そのブロ
ックの座標を示す形状の位置検知パターン１７ａ、１７
ｂが配置されている。
【００２２】また、図５に示すように、位置検知パター
ン１７ａ、１７ｂは、配線１６を覆って形成される絶縁
層の表面上に、絶縁層と同一の材料を用いて、凸状に形
成されている。
ン１７ａ、１７ｂは、配線１６を覆って形成される絶縁
層の表面上に、絶縁層と同一の材料を用いて、凸状に形
成されている。
【００２３】この位置検知パターン１７ａ、１７ｂは、
位置検知パターン１７ａ、１７ｂの形状を有するフォト
マスクを用い、リソグラフィ技術およびエッチング技術
により形成する。
位置検知パターン１７ａ、１７ｂの形状を有するフォト
マスクを用い、リソグラフィ技術およびエッチング技術
により形成する。
【００２４】以上のように、本実施の形態２による半導
体集積回路１００においては、位置検知パターン１７
ａ、１７ｂを半導体集積回路１００の最上位の絶縁層の
表面上に配置したので、配線１６の間隔が狭く、配線１
６の間に位置検知パターン１５ａ〜１５ｄを配置するこ
とができない場合でも、配線１６とショートすることは
なく、半導体集積回路１００の特性に影響を及ぼすこと
もなく、位置検知パターン１７ａ、１７ｂを配置するこ
とができる。
体集積回路１００においては、位置検知パターン１７
ａ、１７ｂを半導体集積回路１００の最上位の絶縁層の
表面上に配置したので、配線１６の間隔が狭く、配線１
６の間に位置検知パターン１５ａ〜１５ｄを配置するこ
とができない場合でも、配線１６とショートすることは
なく、半導体集積回路１００の特性に影響を及ぼすこと
もなく、位置検知パターン１７ａ、１７ｂを配置するこ
とができる。
【００２５】また、位置検知パターン１７ａ、１７ｂ
を、半導体集積回路上１００の座標を示す形状を有する
凸状部としたので、半導体集積回路１００の最上位の絶
縁層の凹凸を、ＳＥＭなどの電子顕微鏡で検出すること
により、位置検知パターン１７ａ、１７ｂを検出するこ
とができる。そのうえ、位置検知パターン１５ａ〜１５
ｄおよび配線１６をも検出することができるので、効率
良く半導体集積回路１００上の位置を検知することがで
きる。また、ＦＩＢ加工時においても、ＦＩＢ加工装置
に内蔵されている撮像手段を有する画像認識手段によっ
て、位置検知パターン１７ａ、１７ｂ、および位置検知
パターン１５ａ〜１５ｄを検出することにより、容易に
加工位置を特定することができる。さらに、発光解析に
おいても、絶縁層を通過した発光を観測することができ
るため、発光箇所の特定にも有効である。
を、半導体集積回路上１００の座標を示す形状を有する
凸状部としたので、半導体集積回路１００の最上位の絶
縁層の凹凸を、ＳＥＭなどの電子顕微鏡で検出すること
により、位置検知パターン１７ａ、１７ｂを検出するこ
とができる。そのうえ、位置検知パターン１５ａ〜１５
ｄおよび配線１６をも検出することができるので、効率
良く半導体集積回路１００上の位置を検知することがで
きる。また、ＦＩＢ加工時においても、ＦＩＢ加工装置
に内蔵されている撮像手段を有する画像認識手段によっ
て、位置検知パターン１７ａ、１７ｂ、および位置検知
パターン１５ａ〜１５ｄを検出することにより、容易に
加工位置を特定することができる。さらに、発光解析に
おいても、絶縁層を通過した発光を観測することができ
るため、発光箇所の特定にも有効である。
【００２６】なお、位置検知パターン１５ａ〜１５ｄお
よび位置検知パターン１７ａ、１７ｂを形成する層は、
最上層の配線層や絶縁層に限定するものではなく、中間
層に形成しても同等の効果が得られる。
よび位置検知パターン１７ａ、１７ｂを形成する層は、
最上層の配線層や絶縁層に限定するものではなく、中間
層に形成しても同等の効果が得られる。
【００２７】また、位置検知パターン１５ａ〜１５ｄお
よび位置検知パターン１７ａ、１７ｂの形状は、位置を
確認できるようなものであればどのような形状でもよ
い。
よび位置検知パターン１７ａ、１７ｂの形状は、位置を
確認できるようなものであればどのような形状でもよ
い。
【００２８】また、実施の形態１では、位置検知パター
ン１５ａ〜１５ｄを２組、実施の形態２では、位置検知
パターン１７ａ、１７ｂを１組配置した例を示したが、
位置検知パターン１５ａ〜１５ｄおよび位置検知パター
ン１７ａ、１７ｂを配置する数は、これに限定するもの
ではなく、任意の数の位置検知パターンを配置しても同
等の効果が得られる。
ン１５ａ〜１５ｄを２組、実施の形態２では、位置検知
パターン１７ａ、１７ｂを１組配置した例を示したが、
位置検知パターン１５ａ〜１５ｄおよび位置検知パター
ン１７ａ、１７ｂを配置する数は、これに限定するもの
ではなく、任意の数の位置検知パターンを配置しても同
等の効果が得られる。
【００２９】さらに、位置検知パターン１７ａ、１７ｂ
を形成する際に、位置検知パターンの形状を呈するフォ
トマスクが必要となり、使用するフォトマスクの数およ
び製造工程が増加するが、例えば試作品の半導体集積回
路のみに位置検知パターンを形成し、量産品の半導体集
積回路には位置検知パターン１７ａ、１７ｂを形成しな
くてもよい。この場合、量産時の製造工程や製造コスト
の増加を防ぐことができる。
を形成する際に、位置検知パターンの形状を呈するフォ
トマスクが必要となり、使用するフォトマスクの数およ
び製造工程が増加するが、例えば試作品の半導体集積回
路のみに位置検知パターンを形成し、量産品の半導体集
積回路には位置検知パターン１７ａ、１７ｂを形成しな
くてもよい。この場合、量産時の製造工程や製造コスト
の増加を防ぐことができる。
【００３０】
【発明の効果】以上説明したように、本発明（請求項
１）の半導体集積回路によれば、多層構造を有する半導
体集積回路において、少なくとも最上位の配線層と同層
に、該半導体集積回路上の位置を検知するための、該配
線層材料よりなる位置検知パターンを、配置したもの、
としたので、ＳＥＭなどの電子顕微鏡で上記位置検知パ
ターンを検出することにより、半導体集積回路上の位置
を容易に検知することができ、不良解析時の不良箇所の
特定に要する時間を短縮することができる。また、ＦＩ
Ｂ加工時においても、ＦＩＢ加工装置に内蔵されている
撮像手段を有する画像認識手段によって上記位置検知パ
ターンを検出することにより、加工位置を容易に特定す
ることができる。
１）の半導体集積回路によれば、多層構造を有する半導
体集積回路において、少なくとも最上位の配線層と同層
に、該半導体集積回路上の位置を検知するための、該配
線層材料よりなる位置検知パターンを、配置したもの、
としたので、ＳＥＭなどの電子顕微鏡で上記位置検知パ
ターンを検出することにより、半導体集積回路上の位置
を容易に検知することができ、不良解析時の不良箇所の
特定に要する時間を短縮することができる。また、ＦＩ
Ｂ加工時においても、ＦＩＢ加工装置に内蔵されている
撮像手段を有する画像認識手段によって上記位置検知パ
ターンを検出することにより、加工位置を容易に特定す
ることができる。
【００３１】また、本発明（請求項２）の半導体集積回
路によれば、請求項１に記載の半導体集積回路におい
て、上記位置検知パターンは、該位置検知パターンの配
置位置の座標を示す形状を有するもの、としたので、Ｓ
ＥＭなどの電子顕微鏡で上記位置検知パターンを検出す
ることにより、半導体集積回路上の位置を容易に検知す
ることができ、不良解析時の不良箇所の特定に要する時
間を短縮することができる。
路によれば、請求項１に記載の半導体集積回路におい
て、上記位置検知パターンは、該位置検知パターンの配
置位置の座標を示す形状を有するもの、としたので、Ｓ
ＥＭなどの電子顕微鏡で上記位置検知パターンを検出す
ることにより、半導体集積回路上の位置を容易に検知す
ることができ、不良解析時の不良箇所の特定に要する時
間を短縮することができる。
【００３２】また、本発明（請求項３）の半導体集積回
路によれば、多層構造を有する半導体集積回路におい
て、少なくとも最上位の絶縁層の表面上に、該半導体集
積回路上の位置を検知するための位置検知パターンを、
配置したもの、としたので、ＳＥＭなどの電子顕微鏡で
上記位置検知パターンと、下層の配線とを検出すること
により、半導体集積回路上の位置を効率よく検知するこ
とができ、不良解析時の不良箇所の特定に要する時間を
大幅に短縮することができる。また、ＦＩＢ加工時にお
いても、ＦＩＢ加工装置に内蔵されている撮像手段を有
する画像認識手段によって上記位置検知パターンを検出
することにより、加工位置を容易に特定することができ
る。さらに、発光解析時においても、絶縁層を通して発
光を観測することができるので、発光箇所の特定にも有
効である。
路によれば、多層構造を有する半導体集積回路におい
て、少なくとも最上位の絶縁層の表面上に、該半導体集
積回路上の位置を検知するための位置検知パターンを、
配置したもの、としたので、ＳＥＭなどの電子顕微鏡で
上記位置検知パターンと、下層の配線とを検出すること
により、半導体集積回路上の位置を効率よく検知するこ
とができ、不良解析時の不良箇所の特定に要する時間を
大幅に短縮することができる。また、ＦＩＢ加工時にお
いても、ＦＩＢ加工装置に内蔵されている撮像手段を有
する画像認識手段によって上記位置検知パターンを検出
することにより、加工位置を容易に特定することができ
る。さらに、発光解析時においても、絶縁層を通して発
光を観測することができるので、発光箇所の特定にも有
効である。
【００３３】また、本発明（請求項４）の半導体集積回
路によれば、請求項３に記載の半導体集積回路におい
て、上記位置検知パターンは、上記絶縁層材料よりな
る、該位置検知パターンの配置位置の座標を示す形状を
有する凸状部である、としたので、上記位置検知パター
ンの凸状部を、ＳＥＭなどの電子顕微鏡で検出すること
により、半導体集積回路上の位置を容易に特定すること
ができ、不良解析時の不良箇所の特定に要する時間を短
縮することができる。さらに、発光解析時においても、
絶縁層を通過した発光を観測することができるので、発
光箇所の特定にも有効である。
路によれば、請求項３に記載の半導体集積回路におい
て、上記位置検知パターンは、上記絶縁層材料よりな
る、該位置検知パターンの配置位置の座標を示す形状を
有する凸状部である、としたので、上記位置検知パター
ンの凸状部を、ＳＥＭなどの電子顕微鏡で検出すること
により、半導体集積回路上の位置を容易に特定すること
ができ、不良解析時の不良箇所の特定に要する時間を短
縮することができる。さらに、発光解析時においても、
絶縁層を通過した発光を観測することができるので、発
光箇所の特定にも有効である。
【図１】本発明の実施の形態１に係る半導体集積回路の
構成の一例を示すレイアウト図である。
構成の一例を示すレイアウト図である。
【図２】本発明の実施の実施の形態１に係る半導体集積
回路の一部を拡大したレイアウト図である。
回路の一部を拡大したレイアウト図である。
【図３】本発明の実施の形態１に係る半導体集積回路の
図２に示した部分の断面図である。
図２に示した部分の断面図である。
【図４】本発明の実施の形態２に係る半導体集積回路の
一部を拡大したレイアウト図である。
一部を拡大したレイアウト図である。
【図５】本発明の実施の形態２に係る半導体集積回路の
図４に示した部分の断面図である。
図４に示した部分の断面図である。
１０ 基板
１１ ロジック部
１２ 記憶部
１３ アナログ部
１４ 他機能部
１５ａ、１５ｂ、１５ｃ、１５ｄ 位置検知パターン
１６ 配線
１７ａ、１７ｂ 位置検知パターン
１００ 半導体集積回路
Claims (4)
- 【請求項１】 多層構造を有する半導体集積回路におい
て、少なくとも最上位の配線層と同層に、該半導体集積
回路上の位置を検知するための、該配線層材料よりなる
位置検知パターンを、配置した、 ことを特徴とする半導体集積回路。 - 【請求項２】 請求項１に記載の半導体集積回路におい
て、上記位置検知パターンは、該位置検知パターンの配
置位置の座標を示す形状を有する、 ことを特徴とする半導体集積回路。 - 【請求項３】 多層構造を有する半導体集積回路におい
て、少なくとも最上位の絶縁層の表面上に、該半導体集
積回路上の位置を検知するための位置検知パターンを、
配置した、 ことを特徴とする半導体集積回路。 - 【請求項４】 請求項３に記載の半導体集積回路におい
て、上記位置検知パターンは、上記絶縁層材料よりな
る、該位置検知パターンの配置位置の座標を示す形状を
有する凸状部である、 ことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001395568A JP2003197756A (ja) | 2001-12-27 | 2001-12-27 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001395568A JP2003197756A (ja) | 2001-12-27 | 2001-12-27 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003197756A true JP2003197756A (ja) | 2003-07-11 |
Family
ID=27601910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001395568A Pending JP2003197756A (ja) | 2001-12-27 | 2001-12-27 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003197756A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007173535A (ja) * | 2005-12-22 | 2007-07-05 | Nikon Corp | 固体撮像装置 |
| US7569936B2 (en) | 2003-10-30 | 2009-08-04 | Oki Electric Industry Co., Ltd. | Semiconductor device and method of manufacturing the same |
-
2001
- 2001-12-27 JP JP2001395568A patent/JP2003197756A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7569936B2 (en) | 2003-10-30 | 2009-08-04 | Oki Electric Industry Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP2007173535A (ja) * | 2005-12-22 | 2007-07-05 | Nikon Corp | 固体撮像装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4976681B2 (ja) | パターン形状評価方法およびパターン形状評価プログラム | |
| JP2005098885A (ja) | 集積回路パターン検証装置と検証方法 | |
| JP2008066381A (ja) | 半導体装置及びその製造方法 | |
| TW539916B (en) | Photomask inspecting method | |
| JP2003197756A (ja) | 半導体集積回路 | |
| JPH0844038A (ja) | マスターマスク作成装置及び半導体装置の製造方法 | |
| JP2007081293A (ja) | 検査方法、半導体装置の製造方法およびプログラム | |
| JP4525067B2 (ja) | 位置ずれ検出用マーク | |
| JP2008129477A (ja) | フォトマスク作成装置及びフォトマスク検査装置 | |
| JPH09306910A (ja) | 半導体装置 | |
| WO2007043470A1 (ja) | 転写生成物、転写生成物の製造方法、転写生成物の配置位置特定方法 | |
| JP2000146850A (ja) | パターン欠陥検査方法及びその装置 | |
| JP2002025888A (ja) | アライメントマークおよびその形成方法、並びに半導体装置の製造方法 | |
| JPH04218918A (ja) | 半導体装置及びその製造方法 | |
| JP5581835B2 (ja) | 半導体装置の検査方法及び、半導体装置の検査システム | |
| JP2007335459A (ja) | 半導体ウエハ、半導体装置、及び半導体装置の製造方法 | |
| JP2004022631A (ja) | 半導体装置およびパターン配置方法 | |
| JP5309728B2 (ja) | レチクルデータ作成方法及びレチクルデータ作成装置 | |
| JP4585215B2 (ja) | 半導体ウエハ及びその製造方法 | |
| JP3466289B2 (ja) | 半導体装置 | |
| JP2009302403A (ja) | 半導体装置の不良解析方法及び半導体装置の不良解析システム | |
| JP2007147393A (ja) | 基板検査装置及び方法 | |
| JP4309560B2 (ja) | 半導体装置及びその製造方法並びに半導体ウエーハ | |
| US5812244A (en) | Reticle assembly having non-superposed position measurement patterns | |
| JPH0820231B2 (ja) | マスクパターン検査方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Effective date: 20041222 Free format text: JAPANESE INTERMEDIATE CODE: A621 |
|
| A977 | Report on retrieval |
Effective date: 20070213 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070710 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20071106 |