JP2005098885A - 集積回路パターン検証装置と検証方法 - Google Patents

集積回路パターン検証装置と検証方法 Download PDF

Info

Publication number
JP2005098885A
JP2005098885A JP2003334106A JP2003334106A JP2005098885A JP 2005098885 A JP2005098885 A JP 2005098885A JP 2003334106 A JP2003334106 A JP 2003334106A JP 2003334106 A JP2003334106 A JP 2003334106A JP 2005098885 A JP2005098885 A JP 2005098885A
Authority
JP
Japan
Prior art keywords
pattern
data
integrated circuit
target
verification
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2003334106A
Other languages
English (en)
Other versions
JP4068541B2 (ja
Inventor
Kenji Ito
健志 伊東
Koji Hashimoto
耕治 橋本
Takahiro Ikeda
隆洋 池田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2003334106A priority Critical patent/JP4068541B2/ja
Priority to TW093128870A priority patent/TWI242074B/zh
Priority to US10/948,540 priority patent/US7412671B2/en
Priority to CNB2004100800732A priority patent/CN1279329C/zh
Publication of JP2005098885A publication Critical patent/JP2005098885A/ja
Application granted granted Critical
Publication of JP4068541B2 publication Critical patent/JP4068541B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00Computer-aided design [CAD]
    • G06F30/30Circuit design
    • G06F30/39Circuit design at the physical level
    • G06F30/398Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Geometry (AREA)
  • Evolutionary Computation (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Preparing Plates And Mask In Photomechanical Process (AREA)
  • Length Measuring Devices By Optical Means (AREA)
  • Length-Measuring Devices Using Wave Or Particle Radiation (AREA)
  • Length Measuring Devices With Unspecified Measuring Means (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

【課題】 短時間、且つ正確にパターンを検証することが困難であった。
【解決手段】 公差データ生成部(16)は、設計データに基づき設定されたターゲットパターンに対応した公差データを生成する。撮像装置(18)は、ターゲットパターンに基づき形成された半導体装置のパターンの画像データを生成する。輪郭抽出部(19)は、撮像装置(18)から供給される画像データよりパターンの輪郭データを抽出する。データ合成部(17)は、公差データ生成部(16)から供給される公差データと、輪郭抽出部(19)から供給される輪郭データを合成し、これらの交差部の有無を判定する。
【選択図】 図1

Description

本発明は、例えば基板上に形成された集積回路パターンを検証する検証装置と検証方法に関する。
半導体装置を製造する際、各プロセスにおいて基板上に形成された集積回路パターンが、設計された通りに形成されているかどうかを検証する必要がある。
図15は、例えばホールパターンの検証方法を示している。この検証方法は、予め設定されたホールパターンのターゲットデータTDと、基板上に形成されたホールパターンから抽出された輪郭データCDとを重ね合わせる。この状態において、両パターンの各箇所における距離を測長する。この測長した距離の差分が予め設定された許容値以内かどうかを判定することにより、形成されたパターンの良否を判定している。
上記と同様に、CAD(Computer Aided Design)の出力データと、SEM(Scanning Electron Microscope)により測定したパターンのデータとの距離を測定し、この測定した距離に基づきパターンの形状を評価する評価方法が開発されている(例えば特許文献1参照)。
また、CADの出力データと形状シミュレーションの出力データとの誤差寸法を測定し、この測定した誤差寸法が規定値以内に収まっていない場合、パターン危険箇所情報を表示するパターン危険箇所情報の評価方法が開発されている(例えば特許文献2参照)。
さらに、設計レイアウトパターンに基づき作成された検査用基準パターンと、仕上がり予測パターンとを比較することにより、仕上がり予測パターンのパターン歪を検出し、この検出したパターン歪を重要度により識別する方法が開発されている(例えば特許文献3参照)。
特開2002−31525号公報 特開2002−93875号公報 特開2000−182921号公報
ところで、上記両パターン間の距離を測定する方法は、測定箇所が多いほど測定精度を向上できるが、測定に長時間を要する。また、この方法はパターンの角からの差分はあまり考慮されておらず、複雑な形状のパターンを検証する際、その合否の判断が非常に困難である。また、パターンによっては隣接するパターンとブリッジングしなければよい、あるいは短辺の線幅だけ管理をすればよいというパターンがある。従来、このようなパターンに対してターゲット寸法の許容変動範囲を明確にしていなかった。このため、従来の判定方法では、デバイス動作上問題が発生しない程度の精度で形成されたパターンが、不良と判定されることがあった。
このように従来の方法では、パターンの検証に時間がかかる割に、パターンの特徴が考慮されておらず適正な検証ができていなかった。また、複雑なパターンの評価が非常に困難であった。
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、短時間、且つ適正にパターンを検証することが可能な集積回路パターン検証装置と検証方法を提供しようとするものである。
本発明の集積回路パターン検証装置の一態様は、半導体装置の設計データに基づき設定されたターゲットパターンに対応した公差データを生成する第1の生成部と、前記ターゲットパターンに基づき形成された半導体装置のパターンの画像データを生成する第2の生成部と、前記第2の生成部から供給される画像データより前記パターンの輪郭データを抽出する抽出部と、前記第1の生成部から供給される前記公差データと、前記抽出部から供給される前記輪郭データが供給され、これらデータを重ね合わせるデータ合成部とを具備している。
本発明の集積回路パターン検証方法の一態様は、所定のプロセスにより基板上に形成されたパターンの画像データを生成し、前記生成された画像データより前記パターンの輪郭データを抽出し、前記プロセスにおけるターゲットパターンに基づき生成された公差データと、この公差データに対応する前記抽出された輪郭データとの交差部の有無を判定することを特徴としている。
本発明によれば、短時間、且つ適正にパターンを検証することが可能な集積回路パターン検証装置と検証方法を提供できる。
以下、本発明の実施の形態について図面を参照して説明する。
図1は、集積回路パターン検証装置の一実施形態を示している。この検証装置は、集積回路パターンが設計通りに形成されているかどうかを検証するため、例えば形状計測技術を用いて平面画像によりパターンを検証する。
データ記憶装置11には、CADにより設計された集積回路の設計データが記憶されている。このデータ記憶装置11から読み出された設計データはターゲット設定部12に供給される。このターゲット設定部12は、設計データに基づき集積回路パターンを基板上に実現するための各プロセスを決定するとともに、各プロセスにおけるターゲット、及び各プロセスにおける光近接効果補正(Optical Proximity Correction)(以下、OPCと称す)のパラメータを決定する。各プロセスは、リソグラフィやエッチング等の加工等を含んでいる。例えばリソグラフィステップにおけるターゲットを決定する場合、ターゲット設定部12は、予め設定された加工変換差よりリソグラフィ後にターゲットとなるレジストのパターン寸法を決定する。加工変換差とは、リソグラフィにより形成されたレジストパターンの寸法と、このレジストパターンを用いて形成されたパターンの寸法との差である。
例えば、図2(a)(b)に示すように、加工変換差がエッジの片側において10nm生じる加工条件とすると、図2(a)に示す形状のレジストパターンに対するリソグラフィ後のターゲットは、図2(b)に示すようになる。このようにして、各プロセスのターゲットが設定される。また、OPCのパラメータは、例えばパターンの密度、配線幅、配線間スペース等に基づき決定される。この設定された各プロセスのターゲットデータ及びOPCのパラメータは、OPC処理装置13に供給される。また、ターゲットデータTDは公差データ生成部16に供給される。
OPC処理装置13は、前記決定されたターゲットデータを決定されたOPCパラメータ及び設計データに従って修正する。この修正されたマスク用のターゲットデータTDに基づき、図示せぬマスクが製造される。さらに、この修正されたターゲットデータTDは、公差データ生成部16に供給される。
公差データ生成部16は、ターゲット設定部12から供給されるターゲットデータTDあるいはOPC処理装置13から供給されるマスク用のターゲットデータTDに対応して公差データを生成する。すなわち、公差データ生成部16は、ターゲット設定部12から供給されるターゲットデータTDに応じて、リソグラフィステップやエッチングステップにおけるターゲットに対応した公差データを生成し、OPC処理装置13から供給されるマスク用のターゲットデータTDに応じて、マスクパターンのターゲットに対応した公差データを生成する。
図3は、例えばレジストパターンに設定された公差データの一例を示している。ターゲットデータTDで示すレジストパターンに対して許容変動範囲が設定される。この許容変動範囲はプロセス変動に対する寸法及び形状の許容値であり、上限値Tuと下限値Tlを有している。プロセス変動とは、リソグラフィにおける露光量やフォーカスのゆらぎ、レンズの収差、OPCの精度であり、エッチングプロセスにおいては加工条件のゆらぎである。図3に示すように、上限値Tuからなるパターンと、下限値Tlからなるパターンが作成され、これら上限値Tuからなるパターンと、下限値Tlからなるパターンとの間の斜線部分が許容変動範囲となる。この許容変動範囲は、後述するように、パターンの形状、隣接するパターンとの距離等により異なる。
図3に4Aで示すように、高い寸法精度が必要な領域は許容変動範囲が狭く、図3に4Bで示すように、高い寸法精度を要求されない領域は許容変動範囲を広くすることができる。図4(a)は、図3の4Aで示す領域を拡大して示し、図4(b)は、図3の4Bで示す領域を拡大して示している。このようにして生成された公差データはデータ合成部17に供給される。
一方、前記OPC処理装置13から出力されるターゲットデータTDは、基板作製装置14に供給される。この基板作製装置14は、リソグラフィステップ、エッチングステップ等を実行する周知の装置により構成されている。この基板作製装置14は、例えば図2(b)に示すレジストのターゲットを実現するため、前記OPC処理したマスクを使用して、基板上にパターンを形成する。その他、各プロセスに応じて基板上にパターンを形成する。
また、例えば測長SEMにより構成された撮像装置18は、前記基板作製装置14により作製された基板15の表面から所要のパターンの画像を撮像する。この撮像装置18から出力される画像データIMDは、輪郭抽出部19に供給される。この輪郭抽出部19は、供給された画像データIMDより、所要のパターンの輪郭データを抽出する。この抽出された輪郭データCDは、データ合成部17に供給される。このデータ合成部17は、輪郭データCDと公差データを用いてパターンを評価する。
すなわち、図5(a)に示すターゲットデータTDに対応した公差データの上限値Tu、及び下限値Tlと、図5(b)に示す基板上のパターン画像から抽出された輪郭データCDとを図5(c)に示すように重ね合わせ、輪郭データCDが許容変動範囲内に入っているかどうかが判定される。つまり、輪郭データCDが許容変動範囲の上限値Tuあるいは下限値Tlとが交差しているかどうかが判定される。このようなパターンの平面形状を判定することにより、設計通りに基板上にパターンが形成されているかどうかが判定される。
図6乃至図9は、交差判定の一例を示している。データ合成部17は、公差データの上限値Tu、下限値Tl、及び輪郭データCDを例えば極座標データに変換し、これら極座標データを用いて交差の有無を判定する。
図6(a)(b)、図7は、一例としてターゲットデータTDを極座標データに変換する場合を示している。図6(a)(b)に示すように、ターゲットデータTD内の任意の一点PからターゲットデータTDまでの距離rを角度θに対応して測定する。図7は、ターゲットデータTDを極座標で表現した例を示している。同様にして、公差データの上限値Tu、下限値Tl及び輪郭データCDを極座標で表し、これらを比較することにより交差判定が行なわれる。
図8(a)は、輪郭データCDが上限値Tu、下限値Tlの範囲内に含まれている状態を示している。この場合、図9に実線で示すように、極座標で表された輪郭データCDは、極座標で表された上限値Tuと下限値Tlの相互間に位置し、輪郭データCDは上限値Tu及び下限値Tlと交差していない。
一方、図8(b)は、輪郭データCDの一部が上限値Tuを越えた場合を示している。この場合、図9に破線で示すように輪郭データCDの値が点P1−P2の範囲において、上限値Tuより大きくなっている。すなわち、点P1及び点P2において、輪郭データCDと上限値Tuが交差している。
データ合成部17は、極座標データに変換された輪郭データCDと上限値Tu及び下限値Tlに関して、各角度θ毎に輪郭データCDと上限値Tu及び下限値Tlの距離を比較し、輪郭データCDと上限値Tu及び下限値Tlの距離が同一か否かを判別することにより、交差部の有無を判定する。この判定の結果、パターンが設計通りに形成されていないと判断された場合、データ合成部17は、例えばOPCデータの変更、プロセスの変更、ターゲットの再設定、公差データの再設定、パターンの設計変更、マスクの修正などからフィードバック先を判断し、フィードバック先に指示する。本実施形態の場合、交差判定により交差の存在が確認された場合、例えばレジストプロセスを変更することにより、基板に形成されるパターンを許容変動範囲内に納めることができる。また、判定結果は表示装置20に供給されて表示される。
尚、図1に示す検証装置は、基板作製装置14を含んでいるが、この装置は別途設けることも可能である。
次に、図10を参照して、図1に示す検証装置を用いた集積回路パターン検証方法について説明する。先ず、データ記憶装置11より、設計データが読み出される(S1)。ターゲット設定部12において、この設計データより、リソグラフィやエッチング等の各プロセスが決定され(S2)、さらに、各プロセスのターゲット及びOPCのパラメータが決定される(S3)。この決定された各プロセスのターゲットより、公差データ生成部16において、上限値Tu及び下限値Tlを含む公差データが生成される(S4)。
一方、OPC処理装置13によりOPC処理したマスクを使用して、基板上に形成されたパターンが撮像装置18により撮像される(S6)。この撮像装置18から出力される画像データより、輪郭抽出部19によってパターンの輪郭データが抽出され(S6)、この抽出された輪郭データは前記公差データ生成部16により生成された公差データと共にデータ合成部17に供給される。データ合成部17は、輪郭データと公差データの上限値Tuと下限値Tlとを比較し、これらの交差部の有無を判定する(S7、S8)。この判定の結果、交差部が存在する場合、例えばOPCデータの変更、プロセスの変更、ターゲットの再設定、公差データの再設定、パターンの設計変更、マスクの修正などからフィードバック先を判断し、フィードバック先に指示する(S9)。前述したように、レジストパターンをターゲットとする場合、例えばレジストプロセスを変更することにより、基板に形成されるパターンを許容変動範囲内に納めることができる。
また、マスクパターンを検証する場合、公差データ生成部16は、OPC処理装置13から供給されるターゲットデータに応じて上限値Tu及び下限値Tlを生成する。さらに、データ合成部17は、マスクパターンから抽出された輪郭データと上限値Tu及び下限値Tlを比較し、交差部の有無を判定することにより、マスクパターンの良否を評価する。
図11乃至図14は、公差データの変形例を示している。図2乃至図4において説明した公差データは、1つのターゲットパターン(ターゲットデータ)に対して公差データを生成した例を示している。しかし、集積回路に適用されるパターンは、例えば隣接する配線パターンとの距離や、配線パターンに接続されるコンタクトパターン等により、パターンの良否が変化する。そこで、種々のパターンに対する公差データの生成方法について説明する。
図11(a)は、メモリセルアレイ内のゲート配線パターン31を示し、図11(b)は、周辺回路に形成される配線パターン32を示している。図11(a)に示すメモリセルアレイは、パターンの線幅が変化した場合、デバイスの動作速度や閾値電圧など、デバイス特性に非常に大きな影響を与える。このため、メモリセルアレイのように高い寸法精度が要求される領域のパターンは、許容変動範囲を規定する上限値Tuと下限値Tlの幅を狭くする必要がある。
これに対して、図11(b)に示す周辺回路の配線パターン32のように、デバイス特性に与える影響が少ないパターンに対しては許容変動範囲を規定する上限値Tuと下限値Tlの幅を広く取ることができる。このように許容変動範囲はデバイスの特性により異なる大きさを設定できる。
図12は、一端部にコンタクトホール(コンタクトパターンCP)が接続されるフリンジパターン41、42を隣接して配置した場合を示している。このようなフリンジパターン41、42に許容変動範囲を設定する場合、矢印Cで示すパターン41、42の相互間隔が狭い領域は、隣接するパターン41、42がショートする危険性を有している。したがって、この領域は、高い寸法精度が要求されるため、上限値Tu及び下限値Tlにより規定される許容変動範囲は狭い。
これに対して、矢印Dで示すパターン41、42の並び方向と直交する方向は、隣接するパターンがなく、他のパターンとのショートする危険性が小さい。したがって、この領域は、上限値Tu及び下限値Tlにより規定される許容変動範囲を広くすることができる。このようにパターンの配置状況により異なる大きさの許容変動範囲を設定できる。
図13は、隣接して配線パターン51、52が配置され、さらに、配線パターン51に上層からコンタクトホール(コンタクトパターンCP)が形成される場合を示している。コンタクトパターンCPが接続される配線パターン51はコンタクトパターンCPとのオープンを避ける必要がある。このため、矢印Eで示すようにパターン51の長さ方向一端部からコンタクトパターンCPの一辺との間の領域において、下限値Tlで規定される許容変動範囲を狭くする必要がある。
これに対して、コンタクトパターンが接続されない配線パターン52は、矢印Fで示す領域において、コンタクトパターンとのオープンを考慮する必要がない。このため、下限値Tlで規定される許容変動範囲を広くすることができる。
図14は、配線パターン61の近傍に上層からコンタクトホールが形成される場合を示している。この場合、配線パターン61とコンタクトパターンCPとの位置合わせが厳しい。このため、矢印Gで示す配線パターン61とコンタクトパターンCPがショートする危険性がある領域は、上限値Tuで規定される許容変動範囲が狭く設定されている。矢印Gで示す以外の領域は、上限値Tuで規定される許容変動範囲を広く設定することができる。このように上層のパターンと下層のパターンの位置関係に応じて異なる大きさの許容変動範囲を設定できる。
なお、前記プロセスは、少なくとも露光マスクを作成するステップ、露光マスクを用いて基板上にレジストパターンを転写するステップ、及び基板上に形成されたレジストパターンを加工するステップを含んでいる。
また、次のようなパターンが検証対象となる。(1)OPCが施されたパターン。OPCが適正かどうか検証する必要があるためである。(2)光リソグラフィーシミュレーションにより抽出されるパターンであり、プロセス変動による寸法及び形状の変化が非常に大きいパターン。このパターンは、シミュレーションの際にリソグラフィの露光量、フォーカス、レンズの収差等のプロセス変動要因を変化させた場合、寸法変動の大きいパターン、すなわち、リソグラフィマージンの小さいパターンとして抽出される。(3)回路パターンを変更又は修正した領域のパターン。変更が適正に反映されているか検証が必要であるためである。
上記実施形態によれば、ターゲットデータに対応して許容変動範囲としての公差データを設定し、この公差データと基板上に形成されたパターンから抽出された輪郭データとの交差部の有無を判定することにより、基板に形成されたパターンを検証している。このため、従来の寸法測定だけでは評価が困難であった複雑な形状のパターンでも容易に合否を判定することができる。
また、公差データは、ターゲットパターンの幅、ターゲットパターンの面積、ターゲットパターンの角からの距離、隣接するパターン間の距離、配線パターンにコンタクトパターンが接続される場合、コンタクトパターンの周囲から配線パターンの周囲までの距離、及び配線パターンと隣接してコンタクトパターンが形成される場合、配線パターンとコンタクトパターンとの距離に応じて上限値及び下限値を有している。このため、従来よりも適正にパターンを検証することができる。
しかも、ターゲットパターンに対して適性に公差データを設定することにより、パターン間に必要以上に広いマージンを設定する必要がなく、素子の微細化を図ることも可能である。
さらに、データ合成部17は、輪郭データCDと上限値Tu及び下限値Tlを極座標データに変換し、この極座標データに変換された輪郭データCDと上限値Tu及び下限値Tlの交差部を検出することにより、パターンの良否を判定している。このため、従来の測長方法に比べて判定に要する時間を短縮することができる。
しかも、輪郭データCDと上限値Tu及び下限値Tlを極座標データに変換することにより、輪郭データCDと公差データのパターン形状を正確に把握することができる。このため、例えば複雑なパターン形状やデバイス上の特徴を正確に検証することができる。
尚、上記実施形態において、データ合成部17は、公差データの上限値Tu、及び下限値Tlと、基板上のパターン画像から抽出された輪郭データCDとを重ね合わせ、輪郭データCDが許容変動範囲内に入っているかどうかを判定した。しかし、これに限らず、交差判定は目視により行なってもよい。すなわち、データ合成部17は、単に公差データの上限値Tu、及び下限値Tlと、基板上のパターン画像から抽出された輪郭データCDとを重ね合わせ、この重ね合わされたデータを表示装置20に表示し、表示装置20に表示されたデータを目視により判定することも可能である。
また、図1に示す例えばターゲット設定部12にシミュレータを設け、このシミュレータによりデータ記憶装置11から供給される設計データに基づき、各プロセスをシミュレーションし、このシミュレーションにより生成されたデータをターゲットパターン(ターゲットデータ)としてもよい。この場合、公差データ生成部16は、シミュレーションにより生成されたターゲットデータに応じて公差データを生成する。データ合成部17は、公差データ生成部16から供給される交差データ及びターゲット設定部12から供給されるシミュレーションにより生成されたターゲットデータとを合成し、これらの交差部の有無を判定する。データ合成部17の判定結果は、ターゲット設定部12にフィードバックされる。ターゲット設定部12は、このフィードバックされた判定結果に基づき、各プロセスのシミュレーションデータを変更したり、OPCのパラメータを変更したりする。
このような構成とすることにより、シミュレーション精度を向上できるとともに、OPCのパラメータを適確に設定することができる。
その他、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
集積回路パターン検証装置の一実施形態を示す構成図。 図2(a)はレジストパターンの一例を示し、図2(b)は図2(a)に示すレジストパターンに対応するリソグラフィ後のターゲットを示す平面図。 レジストパターンに設定された公差データの一例を示す平面図。 図4(a)、図4(b)は、図3の一部の領域を拡大して示す平面図。 交差判定の一例を示す平面図。 図6(a)(b)は、パターンデータを極座標データに変換する例を示す平面図。 図6に示すパターンデータに対応する極座標データを示す図。 図8(a)(b)は、交差判定の一例を示す平面図。 図8(a)(b)に示すパターンデータに対応する極座標データを示す図。 図1に示す検証装置の動作を説明するために示すフローチャート。 交差データの変形例を示す平面図。 交差データの他の変形例を示す平面図。 交差データの他の変形例を示す平面図。 交差データの他の変形例を示す平面図。 従来のパターン検証の一例を示す平面図。
符号の説明
11…データ記憶装置、12…ターゲット設定部、16…公差データ生成部、17…データ合成部、18…撮像装置、19…輪郭抽出部、TD…ターゲットデータ、Tu…上限値、Tl…下限値。

Claims (14)

  1. 半導体装置の設計データに基づき設定されたターゲットパターンに対応した公差データを生成する第1の生成部と、
    前記ターゲットパターンに基づき形成された半導体装置のパターンの画像データを生成する第2の生成部と、
    前記第2の生成部から供給される画像データより前記パターンの輪郭データを抽出する抽出部と、
    前記第1の生成部から供給される前記公差データと、前記抽出部から供給される前記輪郭データが供給され、これらデータを重ね合わせるデータ合成部と
    を具備することを特徴とする集積回路パターン検証装置。
  2. 前記データ合成部は、重ね合わされた前記公差データと前記輪郭データとの交差部の有無を判定することを特徴とする請求項1記載の集積回路パターン検証装置。
  3. 前記データ合成部は、極座標に変換された前記公差データと、極座標に変換された輪郭データとの交差部を判定することを特徴とする請求項2記載の集積回路パターン検証装置。
  4. 前記データ合成部は、前記公差データと前記輪郭データとの交差部がある場合、少なくとも前記設計データの修正指示、ターゲットの再設定、又は公差データの修正指示を出力することを特徴とする請求項3記載の集積回路パターン検証装置。
  5. 前記ターゲットパターンは、シミュレーションにより生成されたパターンであることを特徴とする請求項1記載の集積回路パターン検証装置。
  6. 所定のプロセスにより基板上に形成されたパターンの画像データを生成し、
    前記生成された画像データより前記パターンの輪郭データを抽出し、
    前記プロセスにおけるターゲットパターンに基づき生成された公差データと、この公差データに対応する前記抽出された輪郭データとの交差部の有無を判定する
    ことを特徴とする集積回路パターン検証方法。
  7. 前記プロセスは、少なくとも露光マスクを作成するステップ、前記露光マスクを用いて前記基板上にレジストパターンを転写するステップ、前記基板上に形成されたレジストパターンを加工するステップを含むことを特徴とする請求項6記載の集積回路パターン検証方法。
  8. 前記公差データは、ターゲットパターンの幅、ターゲットパターンの面積、ターゲットパターンの角からの距離、隣接するパターン間の距離、上層のパターンと下層のパターンの位置関係のうちの1つに応じた上限値及び下限値を有することを特徴とする請求項1又は6記載の集積回路パターン検証装置又は検証方法。
  9. 前記公差データは、配線パターンにコンタクトパターンが接続される場合、コンタクトパターンの少なくとも一辺からこの一辺と前記配線パターンの平行する一辺までの距離、及び配線パターンと隣接してコンタクトパターンが形成される場合、配線パターンとコンタクトパターンとの距離のうちの1つに応じた上限値及び下限値を有することを特徴とする請求項1又は6記載の集積回路パターン検証装置又は検証方法。
  10. 前記上限値及び下限値は、ターゲットパターンの各部所において必要とされる寸法精度に応じた値を有することを特徴とする請求項8又は9記載の集積回路パターン検証方法。
  11. 前記基板上に形成された検証対象としてのパターンは、光近接効果補正が施されたパターンであることを特徴とする請求項1又は6記載の集積回路パターン検証装置又は検証方法。
  12. 前記基板上に形成された検証対象としてのパターンは、光リソグラフィーシミュレーションにより抽出されるパターンであることを特徴とする請求項1又は6記載の集積回路パターン検証装置又は検証方法。
  13. 前記基板上に形成された検証対象としてのパターンは、回路パターンを変更又は修正した領域のパターンであることを特徴とする請求項1又は6記載の集積回路パターン検証装置又は検証方法。
  14. 前記判定の結果、前記公差データと前記輪郭データとの交差部がある場合、少なくとも前記各プロセスの修正指示、又は公差データの修正指示を出力することを特徴とする請求項6記載の集積回路パターン検証方法。
JP2003334106A 2003-09-25 2003-09-25 集積回路パターン検証装置と検証方法 Expired - Fee Related JP4068541B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2003334106A JP4068541B2 (ja) 2003-09-25 2003-09-25 集積回路パターン検証装置と検証方法
TW093128870A TWI242074B (en) 2003-09-25 2004-09-23 Integrated circuit pattern verifying apparatus and a verifying method
US10/948,540 US7412671B2 (en) 2003-09-25 2004-09-24 Apparatus and method for verifying an integrated circuit pattern
CNB2004100800732A CN1279329C (zh) 2003-09-25 2004-09-24 集成电路图形检验装置和检验方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003334106A JP4068541B2 (ja) 2003-09-25 2003-09-25 集積回路パターン検証装置と検証方法

Publications (2)

Publication Number Publication Date
JP2005098885A true JP2005098885A (ja) 2005-04-14
JP4068541B2 JP4068541B2 (ja) 2008-03-26

Family

ID=34461921

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003334106A Expired - Fee Related JP4068541B2 (ja) 2003-09-25 2003-09-25 集積回路パターン検証装置と検証方法

Country Status (4)

Country Link
US (1) US7412671B2 (ja)
JP (1) JP4068541B2 (ja)
CN (1) CN1279329C (ja)
TW (1) TWI242074B (ja)

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007121181A (ja) * 2005-10-31 2007-05-17 Toshiba Corp パターン形状評価方法およびパターン形状評価プログラム
JP2007248087A (ja) * 2006-03-14 2007-09-27 Hitachi High-Technologies Corp 試料寸法測定方法、及び試料寸法測定装置
JP2007294739A (ja) * 2006-04-26 2007-11-08 Toshiba Corp パターン形状評価方法、プログラムおよび半導体装置の製造方法
JP2008164593A (ja) * 2006-12-05 2008-07-17 Nano Geometry Kenkyusho:Kk パターン検査装置および方法
JP2009524073A (ja) * 2006-02-08 2009-06-25 アーテーゲー ルーテル ウント メルツァー ゲーエムベーハー コンポーネント化されていない回路基板の検査のための方法及び装置
JP2009170720A (ja) * 2008-01-17 2009-07-30 Renesas Technology Corp レイアウトパターン検査装置およびレイアウトパターンの検査方法
JP2010034138A (ja) * 2008-07-25 2010-02-12 Toshiba Corp パターン検査装置、パターン検査方法およびプログラム
US8064681B2 (en) 2007-11-28 2011-11-22 Hitachi High-Technologies Corporation Method and apparatus for inspecting reticle
US8126257B2 (en) 2006-04-12 2012-02-28 Kabushiki Kaisha Toshiba Alignment of semiconductor wafer patterns by corresponding edge groups
JP2012053072A (ja) * 2011-12-12 2012-03-15 Hitachi High-Technologies Corp パターン測定方法及びパターン測定装置
US8144969B2 (en) 2008-02-07 2012-03-27 Kabushiki Kaisha Toshiba Pattern evaluation method, computer-readable recording medium, and manufacturing method of semiconductor device
JP2012173072A (ja) * 2011-02-18 2012-09-10 Nuflare Technology Inc 検査装置および検査方法
JP2012532314A (ja) * 2009-07-02 2012-12-13 クオリティー ヴィジョン インターナショナル インコーポレイテッド デジタルゲージ付きの光学コンパレータ
WO2013035364A1 (ja) * 2011-09-08 2013-03-14 株式会社日立ハイテクノロジーズ パターン計測装置、およびパターン計測方法
US8705841B2 (en) 2008-06-12 2014-04-22 Hitachi High-Technologies Corporation Pattern inspection method, pattern inspection apparatus and pattern processing apparatus
JP2014182219A (ja) * 2013-03-18 2014-09-29 Fujitsu Ltd 欠陥箇所予測装置、識別モデル生成装置、欠陥箇所予測プログラムおよび欠陥箇所予測方法
JP2014182220A (ja) * 2013-03-18 2014-09-29 Fujitsu Ltd 欠陥箇所予測装置、識別モデル生成装置、欠陥箇所予測プログラムおよび欠陥箇所予測方法

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006058464A (ja) * 2004-08-18 2006-03-02 Toshiba Corp パタン計測方法、パタン計測装置、フォトマスクの製造方法およびプログラム
US7702157B2 (en) * 2005-03-30 2010-04-20 Kabushiki Kaisha Toshiba Pattern evaluation method, pattern matching method and computer readable medium
CN104882442B (zh) * 2005-04-26 2018-09-11 瑞萨电子株式会社 半导体装置及其制造方法和半导体制造用掩模、光接近处理方法
JP4585926B2 (ja) 2005-06-17 2010-11-24 株式会社日立ハイテクノロジーズ パターンレイヤーデータ生成装置、それを用いたパターンレイヤーデータ生成システム、半導体パターン表示装置、パターンレイヤーデータ生成方法、及びコンピュータプログラム
JP4744980B2 (ja) 2005-08-25 2011-08-10 株式会社東芝 パターン検証方法、そのプログラム、半導体装置の製造方法
US7266798B2 (en) * 2005-10-12 2007-09-04 International Business Machines Corporation Designer's intent tolerance bands for proximity correction and checking
US7703067B2 (en) * 2006-03-31 2010-04-20 Synopsys, Inc. Range pattern definition of susceptibility of layout regions to fabrication issues
US7503029B2 (en) * 2006-03-31 2009-03-10 Synopsys, Inc. Identifying layout regions susceptible to fabrication issues by using range patterns
US8347239B2 (en) * 2006-06-30 2013-01-01 Synopsys, Inc. Fast lithography compliance check for place and route optimization
JP5495481B2 (ja) * 2007-09-26 2014-05-21 株式会社東芝 寸法変換差予測方法、フォトマスクの製造方法、電子部品の製造方法、および寸法変換差予測プログラム
KR100934833B1 (ko) * 2007-10-31 2009-12-31 주식회사 하이닉스반도체 반도체 소자의 패턴 검증 방법
JP5276854B2 (ja) * 2008-02-13 2013-08-28 株式会社日立ハイテクノロジーズ パターン生成装置およびパターン形状評価装置
JP5063551B2 (ja) * 2008-10-03 2012-10-31 株式会社日立ハイテクノロジーズ パターンマッチング方法、及び画像処理装置
CN101727013B (zh) * 2008-10-28 2013-02-13 上海华虹Nec电子有限公司 在线监控光刻条件的方法
JP5198420B2 (ja) * 2009-12-18 2013-05-15 株式会社日立ハイテクノロジーズ 画像処理装置、及び、測定/検査システム、並びに、プログラム
US8972907B1 (en) * 2013-09-10 2015-03-03 Kabushiki Kaisha Toshiba Layout correcting method, recording medium and design layout correcting apparatus
JP7204504B2 (ja) * 2019-01-29 2023-01-16 株式会社Subaru 対象物確認装置
KR20210099850A (ko) 2020-02-05 2021-08-13 삼성전자주식회사 광학적 근접 효과 보정의 검증 방법
JP2022052111A (ja) * 2020-09-23 2022-04-04 株式会社Screenホールディングス 基板位置検出方法、描画方法、基板位置検出装置および描画装置

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62249037A (ja) 1986-04-21 1987-10-30 Shigumatsukusu Kk 物体認識装置
JPH07111739B2 (ja) * 1993-03-19 1995-11-29 株式会社エイ・ティ・アール視聴覚機構研究所 画像処理装置
US6058252A (en) * 1995-01-19 2000-05-02 Synopsys, Inc. System and method for generating effective layout constraints for a circuit design or the like
JP3175615B2 (ja) 1997-01-23 2001-06-11 三菱マテリアル株式会社 スローアウェイチップの検査方法
JP4076644B2 (ja) 1997-12-05 2008-04-16 株式会社ルネサステクノロジ パターン歪検出装置及び検出方法
JPH11282151A (ja) * 1998-03-27 1999-10-15 Mitsubishi Electric Corp マスクパターン検証装置、その方法およびそのプログラムを記録した媒体
US6106567A (en) * 1998-04-28 2000-08-22 Motorola Inc. Circuit design verification tool and method therefor using maxwell's equations
JPH11344319A (ja) 1998-06-02 1999-12-14 Hitachi Ltd パターン検査装置,方法及びシステム
JP2001028060A (ja) * 1999-07-15 2001-01-30 Toshiba Corp 微細パターン測定方法、微細パターン測定装置、及び微細パターン測定プログラムを格納したコンピュータ読み取り可能な記録媒体
JP3983990B2 (ja) * 2000-06-13 2007-09-26 株式会社東芝 回路パターンの設計方法と荷電粒子ビーム露光方法及び記録媒体
US6539533B1 (en) * 2000-06-20 2003-03-25 Bae Systems Information And Electronic Systems Integration, Inc. Tool suite for the rapid development of advanced standard cell libraries
JP2002031525A (ja) 2000-07-14 2002-01-31 Seiko Instruments Inc 半導体ウエハのパターン形状評価方法及び装置
JP3443083B2 (ja) 2000-09-12 2003-09-02 株式会社東芝 半導体装置のパターンの危険箇所情報の評価方法
JP3998169B2 (ja) * 2000-09-14 2007-10-24 株式会社ルネサステクノロジ 回路の設計方法および回路の設計支援プログラム並びに回路設計装置
US6557162B1 (en) * 2000-09-29 2003-04-29 Numerical Technologies, Inc. Method for high yield reticle formation
JP2003016463A (ja) * 2001-07-05 2003-01-17 Toshiba Corp 図形の輪郭の抽出方法、パターン検査方法、パターン検査装置、プログラムおよびこれを格納したコンピュータ読み取り可能な記録媒体
US6865726B1 (en) * 2001-10-22 2005-03-08 Cadence Design Systems, Inc. IC layout system employing a hierarchical database by updating cell library
US6651235B2 (en) * 2001-10-30 2003-11-18 Cadence Design Systems, Inc. Scalable, partitioning integrated circuit layout system
US7045255B2 (en) * 2002-04-30 2006-05-16 Matsushita Electric Industrial Co., Ltd. Photomask and method for producing the same
JP3944024B2 (ja) * 2002-08-20 2007-07-11 株式会社東芝 画像処理方法、半導体装置の製造方法、パターン検査装置およびプログラム
JP3819828B2 (ja) * 2002-10-21 2006-09-13 株式会社東芝 微細パターン測定方法
JP4068596B2 (ja) * 2003-06-27 2008-03-26 株式会社東芝 図形処理方法、図形処理装置およびコンピュータ読取り可能な図形処理プログラム
US20050183055A1 (en) * 2004-02-04 2005-08-18 Nortel Networks Limited Method and apparatus for automating the design of programmable logic devices

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007121181A (ja) * 2005-10-31 2007-05-17 Toshiba Corp パターン形状評価方法およびパターン形状評価プログラム
US7787687B2 (en) 2005-10-31 2010-08-31 Kabushiki Kaisha Toshiba Pattern shape evaluation apparatus, pattern shape evaluation method, method of manufacturing semiconductor device, and program
JP2009524073A (ja) * 2006-02-08 2009-06-25 アーテーゲー ルーテル ウント メルツァー ゲーエムベーハー コンポーネント化されていない回路基板の検査のための方法及び装置
JP2007248087A (ja) * 2006-03-14 2007-09-27 Hitachi High-Technologies Corp 試料寸法測定方法、及び試料寸法測定装置
US8019161B2 (en) 2006-03-14 2011-09-13 Hitachi High-Technologies Corporation Method, device and computer program of length measurement
US8126257B2 (en) 2006-04-12 2012-02-28 Kabushiki Kaisha Toshiba Alignment of semiconductor wafer patterns by corresponding edge groups
JP2007294739A (ja) * 2006-04-26 2007-11-08 Toshiba Corp パターン形状評価方法、プログラムおよび半導体装置の製造方法
US8160349B2 (en) 2006-04-26 2012-04-17 Kabushiki Kaisha Toshiba Pattern shape evaluation method, program, and semiconductor device manufacturing method
JP2008164593A (ja) * 2006-12-05 2008-07-17 Nano Geometry Kenkyusho:Kk パターン検査装置および方法
US8064681B2 (en) 2007-11-28 2011-11-22 Hitachi High-Technologies Corporation Method and apparatus for inspecting reticle
JP2009170720A (ja) * 2008-01-17 2009-07-30 Renesas Technology Corp レイアウトパターン検査装置およびレイアウトパターンの検査方法
US8144969B2 (en) 2008-02-07 2012-03-27 Kabushiki Kaisha Toshiba Pattern evaluation method, computer-readable recording medium, and manufacturing method of semiconductor device
US8705841B2 (en) 2008-06-12 2014-04-22 Hitachi High-Technologies Corporation Pattern inspection method, pattern inspection apparatus and pattern processing apparatus
JP2010034138A (ja) * 2008-07-25 2010-02-12 Toshiba Corp パターン検査装置、パターン検査方法およびプログラム
JP2012532314A (ja) * 2009-07-02 2012-12-13 クオリティー ヴィジョン インターナショナル インコーポレイテッド デジタルゲージ付きの光学コンパレータ
JP2012173072A (ja) * 2011-02-18 2012-09-10 Nuflare Technology Inc 検査装置および検査方法
WO2013035364A1 (ja) * 2011-09-08 2013-03-14 株式会社日立ハイテクノロジーズ パターン計測装置、およびパターン計測方法
JP2013057586A (ja) * 2011-09-08 2013-03-28 Hitachi High-Technologies Corp パターン計測装置、およびパターン計測方法
JP2012053072A (ja) * 2011-12-12 2012-03-15 Hitachi High-Technologies Corp パターン測定方法及びパターン測定装置
JP2014182219A (ja) * 2013-03-18 2014-09-29 Fujitsu Ltd 欠陥箇所予測装置、識別モデル生成装置、欠陥箇所予測プログラムおよび欠陥箇所予測方法
JP2014182220A (ja) * 2013-03-18 2014-09-29 Fujitsu Ltd 欠陥箇所予測装置、識別モデル生成装置、欠陥箇所予測プログラムおよび欠陥箇所予測方法

Also Published As

Publication number Publication date
TWI242074B (en) 2005-10-21
CN1601225A (zh) 2005-03-30
JP4068541B2 (ja) 2008-03-26
US20050086618A1 (en) 2005-04-21
TW200526921A (en) 2005-08-16
CN1279329C (zh) 2006-10-11
US7412671B2 (en) 2008-08-12

Similar Documents

Publication Publication Date Title
JP4068541B2 (ja) 集積回路パターン検証装置と検証方法
US11120182B2 (en) Methodology of incorporating wafer physical measurement with digital simulation for improving semiconductor device fabrication
US7673281B2 (en) Pattern evaluation method and evaluation apparatus and pattern evaluation program
JP4593236B2 (ja) 寸法計測走査型電子顕微鏡システム並びに回路パターン形状の評価システム及びその方法
JP4846635B2 (ja) パターン情報生成方法
US20090200465A1 (en) Pattern measuring method and pattern measuring device
JP2000003028A (ja) マスクパタ―ン補正システムとその補正方法
US20110096309A1 (en) Method and System for Wafer Inspection
KR20110094467A (ko) 리타겟 프로세스 모델링 방법, 및 그 프로세스 모델링 방법을 이용한 마스크 제조방법
JP2009042055A (ja) マスク欠陥検査データ生成方法とマスク欠陥検査方法
JP2005037367A (ja) 寸法測定方法と寸法測定システム及び寸法測定プログラム
JP5082902B2 (ja) フォトマスクの製造方法、フォトマスク製造装置及びフォトマスク
JP2012252055A (ja) マスク検査方法、マスク作製方法および半導体装置の製造方法
US10386715B2 (en) Methodology for post-integration awareness in optical proximity correction
TWI617899B (zh) 經由匹配程序決定施加至積體電路製造過程之劑量校正的方法
JP4335563B2 (ja) マスクパターン検証方法、マスクパターン検証用プログラム、及びマスク製造方法
KR102630568B1 (ko) 반도체 소자의 제조 방법
JP5572973B2 (ja) パターン検証方法、検証装置及びプログラム
JP2010122438A (ja) リソグラフィシミュレーションモデルの検証方法、検証プログラム及び検証装置
JP4945402B2 (ja) 描画データ検証方法及びマスク描画装置
US20060206853A1 (en) Method of producing mask inspection data, method of manufacturing a photo mask and method of manufacturing a semiconductor device
JP2010117851A (ja) レイアウト検証装置、レイアウト装置、レイアウト検証方法、レイアウト検証プログラム、及び配線形成方法
TWI769381B (zh) 用於識別半導體裝置中之缺陷的系統與方法及相關非暫時性電腦可讀儲存媒體
JP2006100619A (ja) 半導体装置の製造方法および半導体装置
JP2005250360A (ja) マスクパターンの検証装置および検証方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050323

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20061201

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070109

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070309

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20070828

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070927

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20071102

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080108

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080110

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110118

Year of fee payment: 3

R151 Written notification of patent or utility model registration

Ref document number: 4068541

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110118

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120118

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130118

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130118

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140118

Year of fee payment: 6

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees