CN1601225A - 集成电路图形检验装置和检验方法 - Google Patents

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Abstract

一种集成电路图形检验装置和方法。要短时间而且正确地检验图形是困难的。解决方式是:公差数据产生部分(16)产生与根据设计数据设定的目标图形对应的公差数据。摄像装置(18)产生根据目标图形形成的半导体器件的图形的图像数据。轮廓抽出部分(19)从由摄像装置(18)供给的图像数据中抽出图形的轮廓数据。数据合成部分(17)合成由公差数据超短波法(16)供给的公差数据,和由轮廓抽出部分(19)供给轮廓数据,判定这些数据的交叉部分的有无。

Description

集成电路图形检验装置和检验方法
技术领域
本发明涉及检验例如在衬底上边形成的集成电路图形的检验装置和检验方法。
背景技术
在制造半导体器件时,必须检验在各个工艺中在衬底上边形成的集成电路图形形成得是否满足设计要求。
图15示出了例如孔图形的检验方法。该检验方法,使预先设定的孔图形的目标数据TD和从在衬底上边形成的孔图形中抽出的轮廓数据CD彼此重叠。在该状态下,对两图形的各个地方的距离进行测长。采用判定该所测长的距离的差量是否在预先设定的允许值以内的办法,来判定所形成的图形的良否。
与上述同样,人们还开发出了测定CAD(计算机辅助设计)的输出数据和用SEM(扫描电镜)测定的图形数据之间的距离,根据该所测定的距离,评价图形的形状的评价方法(例如参看专利文献1)。
此外,人们还开发出了在测定CAD的输出数据和形状模拟的输出数据之间的误差尺寸,在该所测定的误差尺寸不处于规定值以内的情况下,表明图形危险地方信息的图形危险地方信息的评价方法(例如,参看专利文献2)。
再有,人们还开发出了采用对根据设计布局图形制作成的检查用基准图形和完工预测图形进行比较的办法,检测完工预测图形的图形失真,借助于重要度识别该所检测到的图形失真的方法(例如,参看专利文献3)。
[专利文献1]特开2002-31525号公报
[专利文献2]特开2002-93875号公报
[专利文献3]特开2000-182921号公报
然而,测定上述两图形间的距离的方法,虽然测定地方越多则越可以提高测定精度,但是测定所需要的时间就越长。此外,该方法没怎么考虑来自图形的角部的差量,在检验复杂的形状的图形时,其当否的判断是非常困难的。此外,在有的图形的情况下,有这样的图形:只要不与相邻的图形桥接即可,或者,只要仅仅对短边的线条宽度进行管理即可。以往,对于这样的图形没有明确目标尺寸的允许变动范围。为此,若用现有的判定方法的话,有时会把以在器件工作上未发生问题的那种程度的精度形成的图形,判定为不合格。
如上所述在现有的方法中,没有与图形的检验所花的时间成比例地考虑图形的特征,不能进行满意的检验。此外,复杂的图形的评价是非常困难的。
发明内容
本发明的就是为解决上述课题而完成的,目的在于想要提供可以短时间而且满意地检验图形的集成电路图形检验装置和检验方法。
本发明的集成电路图形检验装置的一个形态,具备:产生与根据半导体器件的设计数据设定的目标图形对应的公差数据的第1产生部分;产生根据上述目标图形形成的半导体器件的图形的图像数据的第2产生部分;从由上述第2产生部分供给的图像数据中抽出上述图形的轮廓数据的抽出部分;被供给从上述第1产生部分供给的上述公差数据,和从上述抽出部分供给的上述轮廓数据的,并使这些数据彼此重叠的数据合成部分。
本发明的集成电路图形检验方法的一个形态,其特征在于:产生借助于规定的工艺在衬底上边形成的图形的图像数据,从上述所产生的图像数据抽出上述图形的轮廓数据,判定根据上述工艺中的目标数据产生的公差数据和与该公差数据对应的上述所抽出的轮廓数据之间的交叉部分的有无。
倘采用本发明,则可以提供可以短时间而且满意地检验图形的集成电路图形检验装置和检验方法。
附图的简单说明
图1的构成图示出了集成电路图形检验装置的一个实施形态。
图2(a)示出了抗蚀刻图形的一个例子,图2(b)的平面图示出了与图2(a)所示的抗蚀刻图形对应的光刻后的目标。
图3的平面图示出了对抗蚀刻图形设定的公差数据的一个例子。
图4(a)、图4(b)的平面图扩大示出了图3的一部分的区域。
图5的平面图示出了交叉判定的一个例子。
图6(a)(b)的平面图示出了把图形数据变换成极坐标数据的例子。
图7示出了与图6所示的图形数据对应的极坐标数据。
图8(a)(b)的平面图示出了交叉判定的一个例子。
图9示出了与图8(a)(b)所示的图形数据对应的极坐标数据。
图10是为了说明图1所示的检验装置的工作而示出的流程图。
图11的平面图示出了交叉数据的变形例。
图12的平面图示出了交叉数据的另一变形例。
图13的平面图示出了交叉数据的另一变形例。
图14的平面图示出了交叉数据的另一变形例。
图15的平面图示出了现有的图形检验的一个例子。
具体实施方式
以下,参看附图对本发明的实施形态进行说明。
图1示出了集成电路图形检验装置的一个实施形态。该检验装置,为了检验集成电路图形是否形成得满足设计要求,例如用形状测量技术借助于平面图像检验图形。
在数据存储装置11中存储有借助于CAD设计的集成电路的设计数据。从该数据存储装置11读出来的设计数据供往目标设定部分12。该目标设定部分12在根据设计数据决定用来在衬底上边实现集成电路图形的工艺的同时,还决定各个工艺中的目标和各个工艺中的光邻近效应修正(以下,叫做OPC)的参数。各个工艺包括光刻和刻蚀等的加工等。例如在决定光刻步骤中的目标的情况下,目标设定部分12,就要决定在用预先设定好的加工变换差光刻后变成为目标的抗蚀刻的图形尺寸。所谓加工变换差,就是用光刻形成抗蚀刻图形的尺寸,与用该抗蚀刻图形形成的图形的尺寸的差。
例如,如图2(a)(b)所示,如设加工变换差为在边沿的单侧产生10nm的加工条件,则对图2(a)所示的形状的抗蚀刻图形的光刻后的目标,将变成为图2(b)所示的那样。这样一来,各工艺的目标被设定。另外,OPC参数,就可以根据例如图形密度、布线宽度、布线间间隔等决定。该所设定的各个工艺的目标数据和OPC的参数,供往OPC处理装置13。此外,目标数据TD则供往公差数据产生部分16。
OPC处理装置13,根据所决定的OPC参数和设计数据对上述所决定的目标数据进行修正。根据该修正后的掩模用的目标数据TD,就可以制造未画出来的掩模。此外,该修正后的目标数据TD还供往公差数据产生部分16。
公差数据产生部分16,与从目标设定部分12供给的目标数据TD或从OPC处理装置13供给的掩模用的目标数据TD相对应地产生公差数据。就是说,公差数据产生部分16,与从目标设定部分12供给的目标数据TD相对应地产生与在光刻步骤或刻蚀步骤中的目标对应的公差数据,与从OPC处理装置13供给的掩模用的目标数据TD相对应地产生与掩模图形的目标对应的公差数据。
图3示出了例如在抗蚀刻图形中设定的公差数据的一个例子。对于用目标数据TD表示的抗蚀刻图形要设定允许变动范围。该允许变动范围是尺寸和形状对工艺变动的允许值,具有上限值Tu和下限值Tl。所谓工艺变动,就是光刻中的曝光量或焦点的波动、透镜的像差、OPC的精度,在刻蚀工艺中则是加工条件的波动。如图3所示,制作由上限值Tu构成的图形,和由下限值Tl构成的图形,这些由上限值Tu构成的图形和由下限值Tl构成的图形之间的斜线部分就将变成为允许变动范围。该允许变动范围,如后所述,取决于图形的形状,与相邻的图形之间的距离而不同。
如在图3中用4A所示的那样,需要高的尺寸精度的区域允许变动范围狭窄,如在图3中用4B所示的那样,不要求高的尺寸精度的区域,则可以展宽允许变动范围。图4(a)扩大示出了用图3的4A所示的区域,图4(b)扩大示出了用图3的4B所示的区域。像这样地产生的公差数据,供往数据合成部分17。
另一方面,从上述OPC处理装置13输出的目标数据TD,供往衬底制作装置14。该衬底制作装置14,由执行光刻步骤、刻蚀步骤等的众所周知的装置构成。该衬底制作装置14,为了实现图2(b)所示的抗蚀刻的目标,就要使用进行了上述OPC处理的掩模,在衬底上边形成图形。除此之外,还要与各工艺相对应地在衬底上边形成图形。
此外,例如由测长SEM构成的摄像装置18从用上述衬底制作装置14制作的衬底15的表面对所要的图形的图像进行摄像。从该摄像装置18输出的图像数据IMD,被供往轮廓抽出部分19。该轮廓抽出部分19,从所供给的图像数据IMD中,抽出所要的图形的轮廓数据。该所抽出的轮廓数据CD供往数据合成部分17。该数据合成部分17,用轮廓数据CD和公差数据对图形进行评价。
就是说,使得与图5(a)所示的目标数据TD对应的公差数据的上限值Tu和下限值Tl,和图5(b)所示的从衬底上边的图形图像抽出来的轮廓数据CD像图5(c)所示的那样进行重叠,判定轮廓数据CD是否进入了允许变动范围内。即,判定轮廓数据CD是否与允许变动范围的上限值Tu或下限值Tl进行交叉。采用对这样的图形的平面形状进行判定的办法,就可以判定在衬底上边是否按照设计要求形成了图形。
图6到图9示出了交叉判定的一个例子。数据合成部分17,把公差数据的上限值Tu、下限值Tl和轮廓数据CD,例如变换成极坐标数据,用这些极坐标数据判定交叉的有无。
图6(a)(b)、图7作为一个例子示出了要把目标数据TD变换成极坐标数据的情况。如图6(a)(b)所示,使从目标数据TD内的任意的一点P到目标数据TD为止的距离r与角度θ相对应地进行测定。图7示出了用极坐标表现目标数据TD的例子。同样地,采用用极坐标表示公差数据的上限值Tu、下限值Tl和轮廓数据CD,并对它们进行比较的办法进行交叉判定。
图8(a)示出了轮廓数据CD含于上限值Tu、下限值Tl的范围内的状态。在该情况下,就如在图9中用实线示出的那样,用极坐标表示的轮廓数据CD,位于极坐标表示的上限值Tu和下限值Tl之间,未与上限值Tu和下限值Tl进行交叉。
另一方面,图8(b)示出了轮廓数据CD的一部分超过了上限值Tu的情况。在该情况下,就如在图9中用虚线所示的那样,轮廓数据CD的值在点P1-P2的范围内,就变得比上限值Tu还大。就是说,在点P1和点P2中,轮廓数据CD与上限值Tu交叉。
数据合成部分17,对于已变换成极坐标数据的轮廓数据CD与上限值Tu和下限值Tl,对于每一个角度θ都对轮廓数据CD与上限值Tu和下限值Tl的距离进行比较,判别轮廓数据CD与上限值Tu和下限值Tl的距离是否相同,借助于此,判定交叉部分的有无。该判定的结果,在判定为未按照设计要求形成图形的情况下,数据合成部分17就根据例如OPC数据的变更、工艺的变更、目标的重新设定、公差数据的重新设定、图形的设计变更、掩模的修正等判断反馈的目的地,对反馈目的地下达指令。在本实施形态的情况下,在借助于交叉判定确认了交叉的存在的情况下,就可以采用例如变更抗蚀刻工艺的办法,把要在衬底上形成的图形限制到允许变动范围内。此外,判定结果供往显示装置20并进行显示。
另外,图1所示的检验装置,虽然含有衬底制作装置14,但是该装置也可以另外设置。
其次,参看图10,对使用图1所示的检验装置的集成电路图形检验方法进行说明。首先,从数据存储装置11中读出设计数据(S1)。在目标设定部分12中,用该设计数据,决定光刻或刻蚀等的各个工艺(S2)。然后,决定各个工艺的目标和OPC的参数(S3)。根据该所决定的各个工艺的目标,在公差数据产生部分16中,产生含有上限值Tu和下限值Tl的公差数据(S4)。
另一方面,借助于OPC处理装置13使用已进行了OPC处理的掩模,借助于摄像装置18对在衬底上边形成的图形进行摄像(S5)。从由该摄像装置18输出的图像数据中借助于轮廓抽出部分19抽出图形的轮廓数据(S6)。该所抽出的轮廓数据,与借助于上述公差数据产生部分16所产生的公差数据一起,被供往数据合成部分17。数据合成部分17,对轮廓数据和公差数据的上限值Tu和下限值Tl进行比较,判定这些的交叉部分的有无(S7、S8)。该判定的结果,在存在交叉部分的情况下,就根据例如OPC数据的变更、工艺的变更、目标的重新设定、公差数据的重新设定、图形的设计变更、掩模的修正等判断反馈的目的地,对反馈目的地下达指令(S9)。如上所述,在把抗蚀刻图形当作目标的情况下,例如就可以采用变更例如抗蚀刻工艺的办法,把要在衬底上形成的图形限制到允许变动范围内。
在检验掩模图形的情况下,公差数据产生部分16,就与由OPC处理装置13供给的目标数据相对应地产生上限值Tu和下限值Tl。此外,数据合成部分17,比较从掩模图形中抽出的轮廓数据和上限值Tu及下限值Tl,判定交叉部分的有无,借助于此评价掩模图形的良否。
图11到图14,示出了公差数据的变形例。在图2到图4中所说明的公差数据,示出了对于1个目标图形(目标数据)产生公差数据的例子。但是,应用于集成电路的图形,图形的良否,例如取决于与相邻的布线图形之间的距离或要连接到布线图形上的接触图形等而变化。于是,要对于对种种的图形的公差数据的产生方法进行说明。
图11(a)示出了存储器阵列内的栅布线图形31,图11(b)示出了要在外围电路上形成的布线图形32。图11(a)所示的存储器阵列,在图形的线条宽度变化的情况下,会给器件的工作速度或阈值电压等的器件特性造成非常大的影响。为此,就如存储器阵列那样要求高的尺寸精度的区域的图形,就必须使规定允许变动范围的上限值Tu和下限值Tl的宽度形成得窄。
相对于此,如图11(b)所示的外围电路的布线图形32那样,对于那些给器件特性造成的影响小的图形来说,就可以把规定允许变动范围的上限值Tu和下限值Tl的宽度形成得宽。如上所述,允许变动范围就可以根据器件特性设定不同的大小。
图12示出了在一个端部上相邻地配置连接接触孔(接触图形CP)的条纹图形41、42的情况。在要对这样的条纹图形41、42设定允许变动范围的情况下,用箭头C表示的图形41、42相互间隔狭窄的区域,具有会使得相邻的图形41、42短路的危险性。因此,由于该区域要求高的尺寸精度,故由上限值Tu和下限值Tl规定的允许变动范围窄。
相对于此,与用箭头D表示的图形41、42的排列方向垂直的方向,没有相邻的图形,与别的图形之间的短路的危险性小。因此,该区域就可以把由上限值Tu和下限值Tl规定的允许变动范围形成得宽。如上所述,就可以根据图形的配置状况设定不同的大小的允许变动范围。
图13示出了相邻地配置布线图形51、52,在布线图形51上从上层形成接触孔(接触图形CP)的情况。连接接触孔CP的布线图形51,就必须避免与接触图形CP之间的开路。为此,就如E表示的那样,从图形51的长度方向一个端部开始在与接触图形CP之间的区域中,要把由下限值Tl规定的允许变动范围形成得窄。
相对于此,不连接接触图形的布线图形52,在用箭头F表示的区域中,不需要考虑与接触图形之间的开路。为此,就可以把用下限值Tl规定的允许变动范围形成得宽。
图14示出了要在布线图形61的附近从上层形成接触孔的情况。在该情况下,布线图形61与接触图形CP之间的位置对准很严格。为此,用箭头G表示的布线图形61与接触图形CP存在着短路的危险性的区域,把用上限值Tu规定的允许变动范围设定得窄。用箭头G表示的以外的区域,把用上限值Tu规定的允许变动范围设定得宽。如上所述,就可以与上层的图形和下层的图形的位置关系相对应地设定不同的大小的允许变动范围。
另外,上述工艺,至少包括制作曝光掩模的步骤,用曝光掩模向衬底上边复制抗蚀刻图形的步骤,以及加工在衬底上边形成的抗蚀刻图形的步骤。
此外,其次那样的图形将成为检验对象。(1)已施行了OPC的图形。因为要检验OPC是否已正确地进行。(2)既是由光刻模拟抽出的图形,又是由工艺变动所产生的尺寸和形状的变化非常大的图形。该图形,可在进行模拟时,在使光刻的曝光量、焦点、透镜的像差等的工艺变动要因变化的情况下,作为尺寸变动大的图形,就是说,作为光刻宽余量小的图形抽出。(3)已对电路图形进行了变更或修正的区域的图形。因为必须检验是否正确地反映了变更。
倘采用上述实施形态,采用与目标数据相对应地设置作为允许变动范围的公差数据,并判定该公差数据和从在衬底上边形成的图形中抽出的轮廓数据之间的交叉部分的有无的办法,检验在衬底上形成的图形,为此,即便是那些仅仅用现有的尺寸测定难于评价的复杂的形状的图形,也可以容易地判定正确与否。
此外,公差数据,与目标图形的宽度、目标图形的面积、距目标图形的角部的距离、相邻的图形间的距离、在要把接触图形连接到布线图形上的情况下从接触图形的周围到布线图形的周围为止的距离、在与布线图形相邻地形成接触图形的情况下,布线图形与接触图形之间的距离相对应地具有上限值和下限值。为此,就可以比现有技术更为正确地检验图形。
而且,也可以采用对于目标图形适宜地设定公差数据的办法,实现元件的微细化而无须在图形间超过需要地设定宽的宽余量。
此外,数据合成部分17,采用使轮廓数据CD和上限值Tu及下限值Tl变换成极坐标数据,检验已变换成极坐标数据的轮廓数据CD和上限值Tu及下限值Tl的交叉部分的办法,判定图形的良否。为此,与现有技术的测长方法比,可以缩短判定所需要的时间。
而且,采用使轮廓数据CD和上限值Tu及下限值Tl变换成极坐标数据的办法,就可以正确地把握轮廓数据CD和公差数据的图形形状。为此,就可以正确地检验例如复杂的图形形状或器件上的特征。
另外,在上述实施形态中,数据合成部分17,使公差数据的上限值Tu和下限值Tl,和从衬底上边的图形图像抽出来的轮廓数据CD重叠,判定轮廓数据CD是否进入了允许变动范围内。但是,并不限于此,也可以用目视进行交叉判定。就是说,数据合成部17也可以使公差数据的上限值Tu和下限值Tl,和从衬底上边的图形图像抽出来的轮廓数据CD重叠,在显示装置20上显示该重叠的数据并用目视判定在显示装置20上显示的数据。
此外,也可以在图1所示的例如目标设定部分12上设置模拟器,借助于该模拟器,根据从数据存储装置11供给的设计数据对各个工艺进行模拟,把由该模拟所产生的数据当作目标图形(目标数据)。在该情况下,公差数据产生部分16,就根据模拟所产生的目标数据产生公差数据。数据合成部分17,则对由公差数据产生部分16供给的公差数据和由目标设定部分12供给的由模拟产生的目标数据进行合成,判定这些的交叉部分的有无。数据合成部分17的判定结果,反馈给目标设定部分12。目标设定部分12根据该反馈的判定结果,或者变更各个工艺的模拟数据,或者变更OPC的参数。
采用做成为这样的构成的办法,在可以提高模拟精度的同时,还可以正确地设定OPC的参数。
除此之外,不言而喻在不改变本发明的要旨的范围内进行种种的变形实施是可能的。

Claims (19)

1.一种集成电路图形检验装置,其特征在于:具备:
产生与根据半导体器件的设计数据设定的目标图形对应的公差数据的第1产生部分;
产生根据上述目标图形形成的半导体器件的图形的图像数据的第2产生部分;
从由上述第2产生部分供给的图像数据中抽出上述图形的轮廓数据的抽出部分;
被供给从上述第1产生部分供给的上述公差数据,和从上述抽出部分供给的上述轮廓数据,并使这些数据重叠的数据合成部分。
2.根据权利要求1所述的集成电路图形检验装置,其特征在于:上述数据合成部分,判定重叠起来的上述公差数据与上述轮廓数据有无交叉部分。
3.根据权利要求2所述的集成电路图形检验装置,其特征在于:上述数据合成部分,对已变换成极坐标的上述公差数据与已变换成极坐标的轮廓数据的交叉部分进行判定。
4.根据权利要求3所述的集成电路图形检验装置,其特征在于:上述数据合成部分,在存在着上述公差数据与上述轮廓数据的交叉部分的情况下,至少输出上述设计数据的修正指示、目标的再设定或公差数据的修正指示。
5.根据权利要求1所述的集成电路图形检验装置,其特征在于:上述目标图形,是借助于模拟产生的图形。
6.根据权利要求1所述的集成电路图形检验装置,其特征在于:上述公差数据具有与目标图形的宽度、目标图形的面积、到目标图形的角部的距离、相邻的图形间的距离、上层图形与下层图形的位置关系之中的一个对应的上限值和下限值。
7.根据权利要求1所述的集成电路图形检验装置,其特征在于:上述公差数据,具有与在把接触图形连接到布线图形上的情况下,从接触图形的至少一边到上述布线图形与该一边平行的一边为止的距离,及在与布线图形相邻地形成接触图形的情况下,布线图形和接触图形之间的距离中的一个对应的上限值和下限值。
8.根据权利要求1所述的集成电路图形检验装置,其特征在于:在上述衬底上形成的作为检验对象的图形,是已施行了光邻近效应修正后的图形。
9.根据权利要求1所述的集成电路图形检验装置,其特征在于:在上述衬底上形成的作为检验对象的图形,是借助于光刻模拟抽出的图形。
10.根据权利要求1所述的集成电路图形检验装置,其特征在于:在上述衬底上形成的作为检验对象的图形,是已对电路图形进行了变更或修正后的区域的图形。
11.一种集成电路图形检验方法,其特征在于:
产生由预定的工艺在衬底上形成的图形的图像数据,
从上述所产生的图像数据抽出上述图形的轮廓数据,
判定根据上述工艺中的目标数据产生的公差数据和与该公差数据对应的上述所抽出的轮廓数据有无交叉部分。
12.根据权利要求11所述的集成电路图形检验方法,其特征在于:上述工艺,至少包括:制作曝光掩模的步骤,用上述曝光掩模把抗蚀刻图形复制到上述衬底上的步骤,对在上述衬底上形成的抗蚀刻图形进行加工的步骤。
13.根据权利要求11所述的集成电路图形检验方法,其特征在于:上述公差数据具有与目标图形的宽度、目标图形的面积、到目标图形的角部为止的距离、相邻的图形间的距离、上层图形与下层图形的位置关系之中的一个对应的上限值和下限值。
14.根据权利要求11所述的集成电路图形检验方法,其特征在于:上述公差数据,具有与在把接触图形连接到布线图形上的情况下,从接触图形的至少一边到上述布线图形与该一边平行的一边为止的距离,及在与布线图形相邻地形成接触图形的情况下,布线图形和接触图形之间的距离之中的一个对应的上限值和下限值。
15.根据权利要求13或14所述的集成电路图形检验方法,其特征在于:上述上限值和上述下限值,具有与在目标图形的各个部分中被认为是必要的尺寸精度对应的值。
16.根据权利要求11所述的集成电路图形检验方法,其特征在于:在上述衬底上形成的作为检验对象的图形,是已施行了光邻近效应修正后的图形。
17.根据权利要求11所述的集成电路图形检验方法,其特征在于:在上述衬底上形成的作为检验对象的图形,是借助于光刻模拟抽出的图形。
18.根据权利要求11所述的集成电路图形检验方法,其特征在于:在上述衬底上形成的作为检验对象的图形,是已对电路图形进行了变更或修正后的区域的图形。
19.根据权利要求11所述的集成电路图形检验方法,其特征在于:上述判定的结果,在存在着上述公差数据与上述轮廓数据的交叉部分的情况下,至少输出上述各个工艺的修正指示或公差数据的修正指示。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101038670A (zh) * 2006-03-14 2007-09-19 株式会社日立高新技术 试样尺寸测定方法及试样尺寸测定装置
CN101425104B (zh) * 2007-10-31 2012-05-30 海力士半导体有限公司 用于验证半导体器件的图案的装置及方法
CN101727013B (zh) * 2008-10-28 2013-02-13 上海华虹Nec电子有限公司 在线监控光刻条件的方法
CN103703341A (zh) * 2011-09-08 2014-04-02 株式会社日立高新技术 图案测量装置以及图案测量方法
CN111489449A (zh) * 2019-01-29 2020-08-04 株式会社斯巴鲁 对象物确认装置

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006058464A (ja) * 2004-08-18 2006-03-02 Toshiba Corp パタン計測方法、パタン計測装置、フォトマスクの製造方法およびプログラム
US7702157B2 (en) * 2005-03-30 2010-04-20 Kabushiki Kaisha Toshiba Pattern evaluation method, pattern matching method and computer readable medium
KR101275682B1 (ko) * 2005-04-26 2013-06-17 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치 및 그 제조 방법 및 반도체 제조용 마스크, 광 근접 처리 방법
JP4585926B2 (ja) 2005-06-17 2010-11-24 株式会社日立ハイテクノロジーズ パターンレイヤーデータ生成装置、それを用いたパターンレイヤーデータ生成システム、半導体パターン表示装置、パターンレイヤーデータ生成方法、及びコンピュータプログラム
JP4744980B2 (ja) 2005-08-25 2011-08-10 株式会社東芝 パターン検証方法、そのプログラム、半導体装置の製造方法
US7266798B2 (en) * 2005-10-12 2007-09-04 International Business Machines Corporation Designer's intent tolerance bands for proximity correction and checking
JP4976681B2 (ja) 2005-10-31 2012-07-18 株式会社東芝 パターン形状評価方法およびパターン形状評価プログラム
DE102006005800B4 (de) * 2006-02-08 2007-12-06 Atg Test Systems Gmbh Verfahren und Vorrichtung zum Testen von unbestückten Leiterplatten
US7703067B2 (en) * 2006-03-31 2010-04-20 Synopsys, Inc. Range pattern definition of susceptibility of layout regions to fabrication issues
US7503029B2 (en) * 2006-03-31 2009-03-10 Synopsys, Inc. Identifying layout regions susceptible to fabrication issues by using range patterns
US8126257B2 (en) 2006-04-12 2012-02-28 Kabushiki Kaisha Toshiba Alignment of semiconductor wafer patterns by corresponding edge groups
JP2007294739A (ja) 2006-04-26 2007-11-08 Toshiba Corp パターン形状評価方法、プログラムおよび半導体装置の製造方法
US8347239B2 (en) * 2006-06-30 2013-01-01 Synopsys, Inc. Fast lithography compliance check for place and route optimization
JP4943304B2 (ja) * 2006-12-05 2012-05-30 株式会社 Ngr パターン検査装置および方法
JP5495481B2 (ja) * 2007-09-26 2014-05-21 株式会社東芝 寸法変換差予測方法、フォトマスクの製造方法、電子部品の製造方法、および寸法変換差予測プログラム
JP4991499B2 (ja) 2007-11-28 2012-08-01 株式会社日立ハイテクノロジーズ レチクル検査装置及びレチクル検査方法
JP2009170720A (ja) * 2008-01-17 2009-07-30 Renesas Technology Corp レイアウトパターン検査装置およびレイアウトパターンの検査方法
JP5175570B2 (ja) 2008-02-07 2013-04-03 株式会社東芝 パターン評価方法、プログラムおよび半導体装置の製造方法
JP5276854B2 (ja) * 2008-02-13 2013-08-28 株式会社日立ハイテクノロジーズ パターン生成装置およびパターン形状評価装置
JP5114302B2 (ja) 2008-06-12 2013-01-09 株式会社日立ハイテクノロジーズ パターン検査方法,パターン検査装置及びパターン処理装置
JP2010034138A (ja) * 2008-07-25 2010-02-12 Toshiba Corp パターン検査装置、パターン検査方法およびプログラム
JP5063551B2 (ja) * 2008-10-03 2012-10-31 株式会社日立ハイテクノロジーズ パターンマッチング方法、及び画像処理装置
US8269970B2 (en) * 2009-07-02 2012-09-18 Quality Vision International, Inc. Optical comparator with digital gage
JP5198420B2 (ja) * 2009-12-18 2013-05-15 株式会社日立ハイテクノロジーズ 画像処理装置、及び、測定/検査システム、並びに、プログラム
JP5514754B2 (ja) * 2011-02-18 2014-06-04 株式会社ニューフレアテクノロジー 検査装置および検査方法
JP5221750B2 (ja) * 2011-12-12 2013-06-26 株式会社日立ハイテクノロジーズ パターン測定方法及びパターン測定装置
JP2014182219A (ja) * 2013-03-18 2014-09-29 Fujitsu Ltd 欠陥箇所予測装置、識別モデル生成装置、欠陥箇所予測プログラムおよび欠陥箇所予測方法
JP6123398B2 (ja) * 2013-03-18 2017-05-10 富士通株式会社 欠陥箇所予測装置、識別モデル生成装置、欠陥箇所予測プログラムおよび欠陥箇所予測方法
US8972907B1 (en) * 2013-09-10 2015-03-03 Kabushiki Kaisha Toshiba Layout correcting method, recording medium and design layout correcting apparatus
KR20210099850A (ko) 2020-02-05 2021-08-13 삼성전자주식회사 광학적 근접 효과 보정의 검증 방법
JP7521988B2 (ja) * 2020-09-23 2024-07-24 株式会社Screenホールディングス 基板位置検出方法、描画方法、基板位置検出装置および描画装置

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62249037A (ja) 1986-04-21 1987-10-30 Shigumatsukusu Kk 物体認識装置
JPH07111739B2 (ja) * 1993-03-19 1995-11-29 株式会社エイ・ティ・アール視聴覚機構研究所 画像処理装置
US6058252A (en) * 1995-01-19 2000-05-02 Synopsys, Inc. System and method for generating effective layout constraints for a circuit design or the like
JP3175615B2 (ja) 1997-01-23 2001-06-11 三菱マテリアル株式会社 スローアウェイチップの検査方法
JP4076644B2 (ja) 1997-12-05 2008-04-16 株式会社ルネサステクノロジ パターン歪検出装置及び検出方法
JPH11282151A (ja) * 1998-03-27 1999-10-15 Mitsubishi Electric Corp マスクパターン検証装置、その方法およびそのプログラムを記録した媒体
US6106567A (en) * 1998-04-28 2000-08-22 Motorola Inc. Circuit design verification tool and method therefor using maxwell's equations
JPH11344319A (ja) 1998-06-02 1999-12-14 Hitachi Ltd パターン検査装置,方法及びシステム
JP2001028060A (ja) * 1999-07-15 2001-01-30 Toshiba Corp 微細パターン測定方法、微細パターン測定装置、及び微細パターン測定プログラムを格納したコンピュータ読み取り可能な記録媒体
JP3983990B2 (ja) * 2000-06-13 2007-09-26 株式会社東芝 回路パターンの設計方法と荷電粒子ビーム露光方法及び記録媒体
US6539533B1 (en) * 2000-06-20 2003-03-25 Bae Systems Information And Electronic Systems Integration, Inc. Tool suite for the rapid development of advanced standard cell libraries
JP2002031525A (ja) 2000-07-14 2002-01-31 Seiko Instruments Inc 半導体ウエハのパターン形状評価方法及び装置
JP3443083B2 (ja) 2000-09-12 2003-09-02 株式会社東芝 半導体装置のパターンの危険箇所情報の評価方法
JP3998169B2 (ja) * 2000-09-14 2007-10-24 株式会社ルネサステクノロジ 回路の設計方法および回路の設計支援プログラム並びに回路設計装置
US6557162B1 (en) * 2000-09-29 2003-04-29 Numerical Technologies, Inc. Method for high yield reticle formation
JP2003016463A (ja) 2001-07-05 2003-01-17 Toshiba Corp 図形の輪郭の抽出方法、パターン検査方法、パターン検査装置、プログラムおよびこれを格納したコンピュータ読み取り可能な記録媒体
US6865726B1 (en) * 2001-10-22 2005-03-08 Cadence Design Systems, Inc. IC layout system employing a hierarchical database by updating cell library
US6651235B2 (en) * 2001-10-30 2003-11-18 Cadence Design Systems, Inc. Scalable, partitioning integrated circuit layout system
US7045255B2 (en) * 2002-04-30 2006-05-16 Matsushita Electric Industrial Co., Ltd. Photomask and method for producing the same
JP3944024B2 (ja) 2002-08-20 2007-07-11 株式会社東芝 画像処理方法、半導体装置の製造方法、パターン検査装置およびプログラム
JP3819828B2 (ja) 2002-10-21 2006-09-13 株式会社東芝 微細パターン測定方法
JP4068596B2 (ja) 2003-06-27 2008-03-26 株式会社東芝 図形処理方法、図形処理装置およびコンピュータ読取り可能な図形処理プログラム
US20050183055A1 (en) * 2004-02-04 2005-08-18 Nortel Networks Limited Method and apparatus for automating the design of programmable logic devices

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101038670A (zh) * 2006-03-14 2007-09-19 株式会社日立高新技术 试样尺寸测定方法及试样尺寸测定装置
CN101425104B (zh) * 2007-10-31 2012-05-30 海力士半导体有限公司 用于验证半导体器件的图案的装置及方法
CN101727013B (zh) * 2008-10-28 2013-02-13 上海华虹Nec电子有限公司 在线监控光刻条件的方法
CN103703341A (zh) * 2011-09-08 2014-04-02 株式会社日立高新技术 图案测量装置以及图案测量方法
CN103703341B (zh) * 2011-09-08 2016-08-17 株式会社日立高新技术 图案测量装置以及图案测量方法
CN111489449A (zh) * 2019-01-29 2020-08-04 株式会社斯巴鲁 对象物确认装置

Also Published As

Publication number Publication date
CN1279329C (zh) 2006-10-11
US20050086618A1 (en) 2005-04-21
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JP4068541B2 (ja) 2008-03-26
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