CN101425104B - 用于验证半导体器件的图案的装置及方法 - Google Patents

用于验证半导体器件的图案的装置及方法 Download PDF

Info

Publication number
CN101425104B
CN101425104B CN2008101266844A CN200810126684A CN101425104B CN 101425104 B CN101425104 B CN 101425104B CN 2008101266844 A CN2008101266844 A CN 2008101266844A CN 200810126684 A CN200810126684 A CN 200810126684A CN 101425104 B CN101425104 B CN 101425104B
Authority
CN
China
Prior art keywords
pattern
layout
data
image
unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2008101266844A
Other languages
English (en)
Other versions
CN101425104A (zh
Inventor
梁铉祚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN101425104A publication Critical patent/CN101425104A/zh
Application granted granted Critical
Publication of CN101425104B publication Critical patent/CN101425104B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70605—Workpiece metrology
    • G03F7/70616—Monitoring the printed patterns
    • G03F7/70625—Dimensions, e.g. line width, critical dimension [CD], profile, sidewall angle or edge roughness
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N21/00—Investigating or analysing materials by the use of optical means, i.e. using sub-millimetre waves, infrared, visible or ultraviolet light
    • G01N21/84—Systems specially adapted for particular applications
    • G01N21/88—Investigating the presence of flaws or contamination
    • G01N21/95—Investigating the presence of flaws or contamination characterised by the material or shape of the object to be examined
    • G01N21/956—Inspecting patterns on the surface of objects
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
    • G01R31/318364—Generation of test inputs, e.g. test vectors, patterns or sequences as a result of hardware simulation, e.g. in an HDL environment
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70605—Workpiece metrology
    • G03F7/70616—Monitoring the printed patterns
    • G03F7/7065—Defects, e.g. optical inspection of patterned layer for defects
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70605—Workpiece metrology
    • G03F7/70653—Metrology techniques
    • G03F7/70655—Non-optical, e.g. atomic force microscope [AFM] or critical dimension scanning electron microscope [CD-SEM]
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70605—Workpiece metrology
    • G03F7/706835—Metrology information management or control
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67242—Apparatus for monitoring, sorting or marking
    • H01L21/67288—Monitoring of warpage, curvature, damage, defects or the like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Biochemistry (AREA)
  • General Health & Medical Sciences (AREA)
  • Immunology (AREA)
  • Pathology (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

本发明公开一种用于验证半导体器件的图案的装置及方法，所述方法利用设计布局以及根据该设计布局所形成的图案的上部及下部的SEM图像，而自动地检测图案的倾斜。

Description

用于验证半导体器件的图案的装置及方法
技术领域
本发明涉及一种能够容易地检测图案倾斜的用于验证半导体器件的图案的装置、以及一种验证方法。 
背景技术
随着半导体器件的集成度增加，半导体器件的高宽比增加更多。因此，在线图案的情况下，由于在最后的蚀刻工序之后产生的应力而造成倾斜现象。 
图1为示出根据现有技术的半导体器件的剖面的示意图，示出半导体器件的线图案上的倾斜现象。传统上，为了获知倾斜，类似图1的照片所示，指定的部分被切除，以便使用肉眼确认图像。然而，通过逐一切除微小的半导体器件来检测缺陷基本上是不可能的。此外，该方法对于半导体器件是破坏性的。 
因此，传统上，对于倾斜现象不实施额外的检查。然而，随着半导体器件高度集成化，这样的倾斜现象导致半导体器件的整体性能劣化并且降低产出率。 
发明内容
本发明的实施例涉及将设计布局数据与根据该设计布局数据所真实形成的图案的数据进行比较，以检测在半导体器件中形成的图案的倾斜的装置及方法。 
根据本发明的一个实施例，一种半导体器件的图案验证装置包括：设计布局数据输入单元，其接收图案的设计布局数据；图案图像测量单元，其通过测量根据该设计布局数据所形成的图案的上部及下部的扫描电子显微镜(Scanning Electron Microscope，SEM)图像来获得上部图案图像数据及下部图案图像数据；比较确定单元，其利用 设计布局数据、上部图案图像数据及下部图案图像数据来生成误差数据，该误差数据指示图案的倾斜程度；以及可靠度判断单元，其通过将误差数据与预设工序裕量数据进行比较来判断该图案的可靠度。 
比较确定单元利用设计布局数据及下部图案图像数据来布置下部图案及设计布局。比较确定单元可以利用矢量匹配来布置设计布局及下部图案。在布置设计布局及下部图案后，图案图像测量单元测量图案的上部SEM图像。比较确定单元通过利用设计布局数据及上部图案图像数据来计算设计布局与上部图案之间的边缘布置误差(Edge Placement Error，EPE)，从而计算误差数据。 
根据本发明的一个实施例，一种半导体器件的图案验证方法包括：测量图案的下部图像；以该图案的设计布局布置该下部图像；测量该图案的上部图像；以及通过将设计布局与上部图像进行比较来检测该图案的倾斜。 
上部及下部图像可以为SEM图像。可以利用矢量匹配以图案的设计布局来布置下部图像。在布置设计布局与下部图像后，测量上部图像。检测图案的倾斜可以包括计算设计布局与上部图像之间的左/右EPE；以及计算左/右EPE之间的差值。本发明的图案验证方法还可以包括判断倾斜程度是否处于预设工序裕量的范围内。 
附图说明
图1为示出根据现有技术的半导体器件的剖面的示意图； 
图2为示出根据本发明实施例的半导体器件的图案验证装置的构造的框图； 
图3和4为在半导体基板上形成的线图案的剖视图及平面图； 
图5为示出图像的示意图，其中设计布局与被测量的图案图像重叠； 
图6为示出利用矢量匹配关于设计布局进行调整后的下部图案的图像的布置的示意图； 
图7为示出将设计布局320与上部图案图像进行比较的示意图；以及 
图8为示出一种验证半导体器件的图案的方法的流程图。 
具体实施方式
图2为示出根据本发明实施例的半导体器件的图案验证装置的构造的框图。根据本发明实施例的图案验证装置可以包括设计布局数据输入单元110、图案图像测量单元120、比较分析单元130以及可靠度判断单元140。 
设计布局数据输入单元110接收将要在半导体器件的制造过程中形成的图案的设计数据。可以从设计数据数据库或其它合适的存储装置(未示出)接收该数据。设计布局数据输入单元110将设计布局数据输出至比较分析单元130。 
图案图像测量单元120通过测量真实形成的图案的上部及下部的图像来获得图案图像数据，该图案是根据设计布局数据在晶片上形成的。图案图像测量单元120将所获得的图案图像数据输出至比较分析单元130。图案图像测量单元120可以使用现有的SEM图像测量方法来进行图案图像测量。利用SEM图像测量方法，图案图像测量单元120能够分别测量真实图案的下部SEM图像及上部SEM图像，且获得每个图像的图案图像数据(下部图案图像数据及上部图案图像数据)。 
比较分析单元130利用来自设计布局数据输入单元110的设计布局数据和来自图案图像测量单元120的图案图像数据计算误差数据，该误差数据指示真实形成的图案的倾斜程度。比较分析单元130可以利用设计布局数据及下部图案图像数据，根据设计布局来布置下部图案。于是，在布置下部图案的情况下，比较分析单元130可以通过利用设计布局数据及上部图案图像数据来比较设计布局与上部图案，从而计算真实形成的图案的倾斜程度。接着，比较分析单元130可以确定真实形成的图案的误差数据，可以由误差数据确定误差范围。 
可靠度判断单元140通过将误差数据与预设工序裕量数据150进行比较，来确认误差范围是否包含在工序裕量范围内。误差范围是否位于工序裕量范围内和/或误差范围偏离工序裕量范围的程度使可靠度判断单元140能够判断器件的可靠度。也就是说，在误差范围超过工序裕量范围的情况下，可靠度判断单元140可以判断获得该数据的器件的可靠度为低劣的。 
图3至7为示出利用图案的上部图案图像及下部图案图像来测量图案倾斜的原理的示意图。 
图3及4为在半导体基板200上形成的线图案220的剖视图及平面图。 
在本发明的实施例中，将形成于半导体器件200上的图案220分为上部及下部(底部)，以便于利用SEM测量每个部分，以生成图像数据220a及220b。作为示例性规则，通过将SEM图像测量装置的阈值设定为“0”(T0)(最低的值)，能够测量图案220的底部；通过将SEM图像测量装置的阈值设定为“100”(T100)(最高的值)，能够测量图案220的顶部。 
图5为示出图像的示意图，其中根据图案设计数据的设计布局320与根据设计布局320真实形成的图案220的SEM图像数据重叠。根据本发明的实施例，通过将图案220的SEM图像数据与设计布局320进行比较来确定图案220的倾斜。 
图6示意地示出关于设计布局进行调整的下部图案的SEM图像数据的布置。可以利用矢量匹配或其它适合的技术来完成这种关于设计布局布置SEM图像数据的过程。举例而言，使用矢量匹配，比较分析单元130利用设计布局数据及下部图案图像数据来配合设计布局320的中心线与下部图案图像220b。然后，通过使设计布局320与下部图案图像220b之间的左/右(或上/下)EPE变成大致相同，来布置设计布局320与下部图案图像220b。 
图7示意地示出将设计布局320与上部图案图像220a进行比较。在下部图案图像220b如图6所示布置的状态下测量上部图案图像220a，下面结合这一情况进行描述。为了计算图案220的倾斜程度， 比较分析单元130可以测量设计布局320与上部图案图像220a之间的左/右EPE。也就是说，当测量设计布局320与上部图案图像220a之间的左/右EPE时，如果左/右EPE值位于误差范围或可接受的值的范围内，则意味着图案不倾斜或者处于可接受倾斜的可接受工序裕量内。然而，如果左/右EPE值大于误差范围或可接受的值，则意味着图案倾斜的程度如差值一般大。 
此外，在图6和7中，当从设计布局320的线宽中减去左/右EPE值时，能够获得上部图案图像220a与下部图案图像220b的临界尺寸(CD)。 
图8为示出例如利用图2的图案验证装置验证半导体器件的图案的方法的流程图。设计布局数据输入单元110接收为形成图案而设计的设计布局数据，并将该数据输出至比较分析单元130(S410)。此时，设计布局数据输入单元110接收进行分析所需的设计布局数据并存储数据，其中，设计布局数据输入单元110可以包括额外的存储装置(未示出)。然后，设计布局数据输入单元110可以根据来自比较分析单元130的请求而提供设计布局数据。 
接着，在利用施加了设计布局数据的掩模在晶片上形成图案220后，图案图像测量单元120利用SEM图像测量方法来测量图案220的下部的SEM图像，并且获得下部图案图像数据(S420)。图案图像测量单元120的操作可以根据使用者的指示以手动方式完成，或者能够被编程以便在根据每个图案形成过程形成图案之后自动地执行。 
接着，可以将获得的下部图案图像数据输出至比较分析单元130。如图6所示，比较分析单元130利用来自设计布局数据输入单元110的设计布局数据和来自图案图像测量单元120的下部图案图像数据，来布置设计布局320及下部图案图像220b(S430)。 
如果完成布置，则比较分析单元130请求图案图像测量单元120测量图案220的上部SEM图像。相应地，图案图像测量单元120测量图案220的上部SEM图像，且获得上部图案图像数据(S440)。 
如示于图7，比较分析单元130通过比较设计布局320与上部图案图像220a来计算误差数据(S450)。举例而言，在获得设计布局 320与上部图案图像220a之间的左/右EPE并计算差值之后，可以计算出代表图案220的倾斜程度的误差数据。以该方式计算出的误差数据被传送至可靠度判断单元140。 
可靠度判断单元140通过将比较分析单元130所提供的误差数据与预设工序裕量进行比较，来判断倾斜程度是否偏离工序裕量的范围(S460)。举例而言，可靠度判断单元140判断设计布局320与上部图案图像220a之间的左/右EPE的差值(误差数据)是否大于基准值。 
进行判断之后，如果误差数据小于基准值，也就是说，图案的倾斜位于工序裕量范围内，则可靠度判断单元140判断对应的图案为正常的图案(S470)。然而，如果误差数据大于基准值，也就是说，图案的倾斜超过工序裕量范围，则可靠度判断单元140判断对应的图案为有缺陷的图案(S480)。 
可以在半导体器件形成期间在每个图案形成过程中实施根据本发明实施例的图案验证。 
如上所述，本发明通过测量根据设计布局数据真实形成的图案的图像，而自动地验证图案是否正确地形成在工序裕量范围内，使得能够准确并容易地验证图案形成结果。 
对于本领域技术人员而言，显然可以在不偏离本发明的精神及范围的情况下对本发明进行各种修改及变动。因此，本发明意图涵盖落入所附权利要求书及其等同物范围内的对本发明的各种修改及变动。 
本申请要求2007年10月31日提交的韩国专利申请No.10-2007-0110680的优先权，该韩国专利申请的全部内容以引用的方式并入本文。 

Claims (11)

1.一种半导体器件的图案验证装置，包括：
设计布局数据输入单元，其接收图案的设计布局数据；
图案图像测量单元，其通过测量根据所述设计布局数据所形成的图案的上部及下部的扫描电子显微镜图像来获得上部图案图像数据及下部图案图像数据；
比较确定单元，其利用所述设计布局数据、所述上部图案图像数据及所述下部图案图像数据来生成误差数据，所述误差数据指示所述图案的倾斜程度；以及
可靠度判断单元，其通过将所述误差数据与预设工序裕量数据进行比较来判断所述图案的可靠度。
2.根据权利要求1所述的图案验证装置，其中，
所述比较确定单元利用所述设计布局数据及所述下部图案图像数据来布置下部图案及设计布局。
3.根据权利要求2所述的图案验证装置，其中，
所述比较确定单元利用矢量匹配来布置所述设计布局及所述下部图案。
4.根据权利要求2所述的图案验证装置，其中，
在布置所述设计布局及所述下部图案后，所述图案图像测量单元测量所述图案的上部扫描电子显微镜图像。
5.根据权利要求4所述的图案验证装置，其中，
所述比较确定单元通过利用所述设计布局数据及所述上部图案图像数据来计算所述设计布局与上部图案之间的边缘布置误差，从而计算所述误差数据。
6.一种半导体器件的图案验证方法，包括：
测量图案的下部图像；
以所述图案的设计布局布置所述下部图像；
测量所述图案的上部图像；以及
通过将所述设计布局与所述上部图像进行比较来检测所述图案的倾斜。
7.根据权利要求6所述的图案验证方法，其中，
测量所述图案的下部图像及上部图像的每一个步骤都包括扫描电子显微镜成像。
8.根据权利要求6所述的图案验证方法，其中，
以所述图案的设计布局布置所述下部图像的步骤包括将所述下部图像与所述设计布局进行矢量匹配。
9.根据权利要求6所述的图案验证方法，其中，
测量所述图案的上部图像的步骤跟随在以所述设计布局布置所述下部图像的步骤之后。
10.根据权利要求6所述的图案验证方法，其中，
检测所述图案的倾斜的步骤包括：
计算所述设计布局与所述上部图像之间的左/右边缘布置误差；以及
计算所述左/右边缘布置误差之间的差值。
11.根据权利要求6所述的图案验证方法，还包括：
判断倾斜程度是否处于预设工序裕量的范围内。
CN2008101266844A 2007-10-31 2008-06-20 用于验证半导体器件的图案的装置及方法 Expired - Fee Related CN101425104B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR1020070110680 2007-10-31
KR10-2007-0110680 2007-10-31
KR1020070110680A KR100934833B1 (ko) 2007-10-31 2007-10-31 반도체 소자의 패턴 검증 방법

Publications (2)

Publication Number Publication Date
CN101425104A CN101425104A (zh) 2009-05-06
CN101425104B true CN101425104B (zh) 2012-05-30

Family

ID=40582906

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2008101266844A Expired - Fee Related CN101425104B (zh) 2007-10-31 2008-06-20 用于验证半导体器件的图案的装置及方法

Country Status (4)

Country Link
US (1) US20090110261A1 (zh)
KR (1) KR100934833B1 (zh)
CN (1) CN101425104B (zh)
TW (1) TW200919610A (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4988274B2 (ja) * 2006-08-31 2012-08-01 株式会社日立ハイテクノロジーズ パターンのずれ測定方法、及びパターン測定装置
US8148682B2 (en) * 2009-12-29 2012-04-03 Hitachi, Ltd. Method and apparatus for pattern position and overlay measurement
KR101670458B1 (ko) 2010-06-25 2016-10-28 삼성전자주식회사 오버레이 계측 방법
CN103065992A (zh) * 2012-12-14 2013-04-24 上海集成电路研发中心有限公司 半导体表面结构侧壁表征方法
KR102481295B1 (ko) 2015-11-12 2022-12-27 삼성전자주식회사 광 근접 보정을 수행하여 마스크를 제작하는 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1601225A (zh) * 2003-09-25 2005-03-30 株式会社东芝 集成电路图形检验装置和检验方法
CN1945208A (zh) * 2005-10-07 2007-04-11 株式会社拓普康 位置检测装置、测量机的倾斜传感器装置及位置测定方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6928634B2 (en) * 2003-01-02 2005-08-09 Yuri Granik Matrix optical process correction
KR100686443B1 (ko) * 2005-12-26 2007-02-26 동부일렉트로닉스 주식회사 반도체 소자의 패턴 불량 측정 장치 및 그 방법
KR100677035B1 (ko) * 2005-12-26 2007-02-01 동부일렉트로닉스 주식회사 미세 패턴의 임계 치수 및 측벽 경사 각도 측정 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1601225A (zh) * 2003-09-25 2005-03-30 株式会社东芝 集成电路图形检验装置和检验方法
CN1945208A (zh) * 2005-10-07 2007-04-11 株式会社拓普康 位置检测装置、测量机的倾斜传感器装置及位置测定方法

Also Published As

Publication number Publication date
KR100934833B1 (ko) 2009-12-31
KR20090044544A (ko) 2009-05-07
US20090110261A1 (en) 2009-04-30
TW200919610A (en) 2009-05-01
CN101425104A (zh) 2009-05-06

Similar Documents

Publication Publication Date Title
CN101425104B (zh) 用于验证半导体器件的图案的装置及方法
JP3615182B2 (ja) 光近接効果補正方法及び光近接効果補正システム
JP3735517B2 (ja) 模擬欠陥ウェーハおよび欠陥検査レシピ作成方法
KR20160040658A (ko) 프로그램된 결함을 사용한 웨이퍼 검사 프로세스의 설정
JPH11251224A (ja) パターン寸法測定方法
US20100092876A1 (en) Method for repairing photo mask, system for repairing photo mask and program for repairing photo mask
KR20080072388A (ko) 식별 영역을 이용하여 정상 다이를 선별하는 방법
KR20080102708A (ko) 프로빙 검사장치용 맵 생성 시스템 및 이를 이용하는 맵생성 방법
CN101459095A (zh) 晶圆在线检测方法及在线检测装置
JP5123244B2 (ja) 形状欠損検査装置、形状モデリング装置および形状欠損検査プログラム
CN107561875B (zh) 一种套刻误差量测和问题评估的方法
TWI608232B (zh) 用於次表面缺陷再檢測之樣本之準備的系統與方法
US6961670B2 (en) Probe testing method and apparatus for determining acceptable/defective end shape of contact probe through image analysis
Fanton et al. Advanced in-production hotspot prediction and monitoring with micro-topography
US6969620B2 (en) Semiconductor device inspection system
KR20100073374A (ko) 반도체 소자의 결함 검출 방법
JP4983006B2 (ja) 基板検査装置及び方法
CN111128780A (zh) 晶圆背面固体颗粒侦测方法
JPH0888256A (ja) パターンの重合わせ検査方法
EP0890983A1 (en) Measurement pattern set and method for measuring dimension accuracy and overlay accuracy of circuit pattern
CN112213922B (zh) 一种光刻曝光条件的设定方法
JPH0894537A (ja) 回路パターン検査装置
JP2002094230A (ja) 外形検査装置
JP2008192809A (ja) 半導体基板の検査方法
JPH0372203A (ja) 半田付け部の外観検査方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20120530

Termination date: 20130620