KR100934833B1 - 반도체 소자의 패턴 검증 방법 - Google Patents

반도체 소자의 패턴 검증 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 패턴 검증 방법에 관한 것으로, 라인 패턴과 같은 반도체 소자에 기울어짐(Leaning) 현상이 발생할 경우 이를 일반적인 결함 검출장치로는 발견할 수 없는 문제를 해결하기 위하여, SEM(Scanning Electron Microscope) 이미지를 측정하고 이를 비교하는 분석 장치를 이용하여 웨이퍼 전면에 대한 패턴 이미지 데이타를 저장하고 이를 설계 레이아웃 데이타와 비교분석함으로써, 패턴의 정렬 상태 및 기울어짐 정도와 같은 반도체 소자의 신뢰성을 용이하게 검출할 수 있도록 하는 발명에 관한 것이다.

Description

반도체 소자의 패턴 검증 방법{METHOD FOR VERIFYING PATTERN OF SEMICONDUCTOR DEVICE}
도 1은 종래 기술에 따른 반도체 소자를 도시한 단면사진.
도 2는 본 발명에 따른 공정 순서를 도시한 개념도.
도 3 및 도 4는 모드별 SEM 이미지 측정 방법을 도시한 개략도들.
도 5는 설계 레이아웃 데이타 및 패턴 이미지 데이타를 비교 분석하는 것을 도시한 개략도.
도 6 및 도 7은 비교 분석 데이타를 바탕으로 반도체 소자의 신뢰성을 판정하는 것을 도시한 개략도.
도 8은 본 발명에 따른 반도체 소자의 패턴 검증 방법을 도시한 순서도.
본 발명은 반도체 소자의 패턴 검증 방법에 관한 것으로, 라인 패턴과 같은 반도체 소자에 기울어짐(Leaning) 현상이 발생할 경우 이를 일반적인 결함 검출장치로는 발견할 수 없는 문제를 해결한 것으로 패턴의 정렬 상태 및 기울어짐 정도를 용이하게 검출할 수 있도록 하는 발명에 관한 것이다.
반도체 소자를 형성하는데 있어서, 반도체 소자가 고집적화됨에 따라서 반도체 소자의 종횡비는 더욱더 증가하게 되었다. 따라서 라인 패턴과 같은 경우 최종 에치 공정 후 스트레스로 인하여 기울어지는 현상(Leaning)이 발생할 수 있다.
도 1은 종래 기술에 따른 반도체 소자를 도시한 단면사진이다.
도 1은 라인 패턴의 반도체 소자에 기울어짐 현상이 발생한 것을 나타낸 것으로, 이를 판독하기 위해서는 사진과 같이 특정 부분을 절단하여 그 이미지를 육안으로 확인하여야 한다. 그러나 미세한 반도체 소자를 일일이 절단하여 결함을 검출해 낸다는 것은 불가능한 일이다.
따라서 기울어짐 현상에 대해서는 별도의 검사 없이 공정을 진행하고 있으나, 반도체 소자가 고집적화되면서 후속의 공정에서 문제가 더 심각해지고 반도체 소자의 불량을 유발하여 공정 수율이 감소하게 되는 문제가 있다.
상기한 종래기술의 문제점을 해결하기 위하여, SEM 이미지 분석 장치를 이용하여 웨이퍼 전면에 대한 패턴 이미지 데이타를 저장하고 이를 설계 레이아웃 데이타와 비교분석함으로써, 패턴의 정렬 상태 및 쓰러짐 정도와 같은 반도체 소자의 신뢰성을 용이하게 검출할 수 있도록 하는 반도체 소자의 패턴 검증 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 반도체 소자의 패턴 검증 방법은
설계 레이아웃에 대한 데이타를 준비하는 단계와,
상기 설계 레이아웃 데이타에 따라 반도체 기판상에 형성된 패턴을 준비하는 단계와,
상기 패턴을 SEM(Scanning Electron Microscope) 장치로 분석하여 패턴의 데이타를 얻는 단계와,
상기 설계 레이아웃의 데이타 및 패턴의 데이타를 비교하여 패턴의 신뢰성을 검사하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 SEM 분석은 제 1 모드 및 제 2 모드로 수행하는 것을 특징으로 하고, 상기 제 1 모드는 상기 웨이퍼에 형성된 패턴의 바닥 부분을 측정하는 것을 특징으로 하고, 상기 제 2 모드는 상기 웨이퍼에 형성된 패턴의 상부를 측정하는 것을 특징으로 한다.
또한, 상기 신뢰성을 검사하는 단계는 상기 웨이퍼에 형성된 패턴의 바닥 부분을 측정하여 얻은 제 1 패턴 이미지 데이터를 상기 설계 레이아웃 데이터에 제 1 매칭 시키는 제 1 단계와,
상기 제 1 매칭 결과를 기준으로 하고, 상기 웨이퍼에 형성된 패턴의 상부를 측정하여 얻은 제 2 패턴 이미지 데이터를 상기 설계 레이아웃 데이터에 제 2 매칭 시키는 제 2 단계 및
상기 제 2 매칭 결과 나타나는 상/하 또는 좌/우의 EPE(Edge Placement Error) 값을 추출하는 제 3 단계를 포함하는 것을 특징으로 하고, 상기 제 1 매칭은 벡터 매칭(Vector Matching)인 것을 특징으로 하고, 상기 신뢰성을 검사하는 단계의 분석 기준(오차 범위)은 장비의 측정오차인 1 ~ 5nm 의 범위인 것을 특징으로 한다.
아울러, 본 발명에 따른 반도체 소자의 패턴 검증 방법을 실시하기 위한 장치의 일 실시예로
반도체 기판상에 형성된 실제 패턴의 CD(Critical Dimension) 또는 EPE(Edge Placement Error)을 측정하는 SEM(Scanning Electron Microscope) 장치 및
상기 SEM 장치를 이용하여 얻은 데이타를 비교하여 패턴의 기울어짐 상태를 검출하는 장치를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명에 따른 반도체 소자 및 형성 방법에 관하여 상세히 설명하면 다음과 같다.
최근에 출시되는 DFM(Design for Manufacturing) 시스템을 이용한 SEM(Scanning Electron Microscope) 이미지 측정 장치(SEM 장치)들은 설계 레이아웃과 실제 웨이퍼 패턴을 비교하여 그 차이를 측정하고 계산하여 CD(Critical Dimension) 또는 EPE(Edge Placement Error)를 분석해 낸다. 기존의 CD SEM은 그냥 웨이퍼의 패턴 CD만을 측정할 수 있지만, 상기 SEM(Scanning Electron Microscope) 이미지 측정 장치를 이용하면 원래의 목표치 대비 얼마나 차이가 있는지 검출하여 OPC 또는 반도체 소자의 제조 공정에 피드백할 수 있다. 또한 식각 공정 후 두 개의 레이어(Layer)가 보이는 경우, 두 레이어(Layer)간 설계 레이아웃 비교를 통하여 중첩도 정도를 측정할 수 있다. 즉, 임의의 레이어(Layer)에서 설계 레이아웃과 패턴을 매칭시켜 놓고 다른 레이어(Layer)의 설계 레이아웃 대비 패턴의 틀어진 위치를 추출해내면 두 레이어(Layer)간 중첩도를 측정할 수 있다.
따라서 본 발명에서는 두 레이어(Layer)간 비교를 통한 중첩도 측정 방식과 유사한 기능을 이용하는 것으로 설계 레이아웃을 패턴의 바닥부분을 기준으로 매칭시켜 놓고, 그때 설계 레이아웃과 패턴 상부의 위치 차이를 분석하여 패턴 기울어짐(leaning)을 검출한다. 즉, 패턴 기울어짐이 없으면 패턴의 바닥부분과 상부간의 중첩도 차이가 없지만, 기울어짐이 있으면 둘 간의 중첩도 차이가 발생하므로 이것을 SEM(Scanning Electron Microscope) 이미지 측정 장치를 이용하여 측정하여 기울어짐을 검출할 수 있는 것이다.
도 2는 본 발명에 따른 공정 순서를 도시한 개념도이다.
도 2를 참조하면, 반도체 소자의 레이 아웃을 디지털 신호로 저장하여 설계 레이아웃 데이타(S100)를 형성한다.
다음에는, 레이아웃 데이타(S100)를 적용하여 형성된 마스크를 웨이퍼 상부에 실제 패턴을 형성하고, SEM 이미지 측정 장치를 이용하여 측정한 실제 패턴 이미지를 디지털 신호로 저장하여 패턴 이미지 데이타(S120)를 형성한다.
그 다음에는, 설계 레이아웃 데이타(S100) 및 패턴 이미지 데이타(S120)를 비교분석 데이타(S130)를 형성한다.
그 다음에는, 비교분석 데이타(S130)에 공정 마진 데이타(S140)를 적용하여 반도체 소자의 신뢰성을 판정(S150) 한다.
이와 같이 각 공정 단계마다 형성된 실제 패턴을 SEM 이미지 측정 장치를 이용하여 데이타화 함으로써, 종래에 육안으로 판정하는 방법으로 검출할 수 없었던 패턴의 쓰러짐 문제들을 용이하게 검출해 낼 수 있다.
여기서, 패턴의 쓰러짐 문제를 검출하는 방법은 SEM 이미지 측정을 실제 패턴의 바닥 부분을 측정하는 제 1 모드 및 실제 패턴의 상부를 측정하는 제 2 모드로 나누어 수행함으로써 가능하다. 바닥 부분 이미지는 패턴이 형성되는 영역을 정의하므로 패턴이 올바르게 정렬되어 있는지를 판정할 수 있다. 또한 패턴의 상부 이미지는 패턴이 형성된 상태를 반영하므로 쓰러짐 문제를 판정할 수 있다.
따라서, 제 1 모드로 측정된 패턴 이미지 데이타 및 설계 레이아웃 데이타를 비교하여 패턴의 정렬 상태를 판정한 후, 제 2 모드로 측정된 패턴 이미지 데이타를 셀계 레이아웃 데이타에 비교하여 패턴의 쓰러짐 상태를 판정한다.
도 3 및 도 4는 모드별 SEM 이미지 측정 방법을 도시한 개략도들이다.
도 3은 반도체 기판(200) 상부에 형성된 라인 패턴(220)을 도시한 단면도이고, 도 4는 라인 패턴(220)의 평면도이다.
여기서, SEM 이미지 측정 공정은 장치의 측정 범위(Threshold)를 하부(220b)에 맞추는 'T0' 모드(Threshold 0)와 측정 범위를 상부(220a)에 맞추는 'T100' 모드(Threshold 100)로 나누어 실시한다.
도 5는 설계 레이아웃 데이타 및 패턴 이미지 데이타를 비교 분석하는 것을 도시한 개략도이다.
도 5를 참조하면, 웨이퍼에 실제 패턴을 형성하기 위하여 설계한 레이아웃(320)에 실제로 형성된 라인 패턴(220)을 중첩시켜서 소자의 신뢰성을 판단하는 것을 알 수 있다. 여기서, 실제로는 레이아웃(320)과 라인 패턴(220)의 이미지가 디지털 신호로 저장되어 분석되고 있으나 본 도면에서는 이들을 형상화하기 위하여 이들을 개념적으로 도시한다.
도 6 및 도 7은 비교 분석 데이타를 바탕으로 반도체 소자의 신뢰성을 판정하는 것을 도시한 개략도이다.
도 6은 SEM 이미지 측정 장치의 'T0' 모드로 측정하여 라인 패턴의 하부(220b) 이미지 데이타와 레이아웃(320) 데이타를 비교한 것이다. 하부(220b)의 이미지 데이타를 레이아웃(320)의 중심부에 위치시키는 것을 벡터 매칭(Vector Matching)이라 하는데, 여기서, 라인 패턴의 하부(220b) 이미지와 레이아웃(320) 사이에 발생하는 EPE(Edge Placement Error)를 측정하여 라인 패턴의 정확한 CD를 측정할 수 있다. 즉, 레이아웃(320)의 라인 선폭에서 EPE를 뺀 값이 실제 라인 패턴의 정확한 CD가 되는 것이다.
또한, 벡터 매칭 과정에서 발생하는 중심부의 오차 범위를 측정하여 라인 패턴의 정확한 정렬 상태를 파악할 수 있다.
도 7은 SEM 이미지 측정 장치의 'T100' 모드로 측정하여 라인 패턴의 상부(220a) 이미지 데이타와 레이아웃(320) 데이타를 비교한 것이다. 도 6의 벡터 매칭 결과를 이용하여 정렬 위치가 고정된 상태에서 상부(220a) 이미지 데이타를 레이아웃(320) 데이터에 고정시키면, 상/하 또는 좌/우에 EPE 측정값이 추출된다.
다음에는, EPE 값을 비교 분석하여 라인 패턴의 기울어짐 상태를 판정할 수 있다. 상부(220a)의 이미지 데이타가 레이아웃(320)의 일측벽에 편중된 EPE 값을 갖을 경우 라인 패턴에 기울어짐 현상이 발생한 것을 알 수 있다.
도 8은 본 발명에 따른 반도체 소자의 패턴 검증 방법을 도시한 순서도이다.
도 8을 참조하면, 반도체 소자의 레이 아웃을 디지털 신호로 저장하여 설계 레이아웃 데이타(S400)를 형성한다.
다음에는, 설계 레이아웃 데이타(S400)를 적용한 마스크를 이용하여 웨이퍼 상부에 실제 패턴을 형성하고, SEM 이미지 측정 장치를 이용하여 측정한 실제 패턴 이미지를 디지털 신호로 저장하여 패턴 이미지 데이타(S420)를 형성한다.
그 다음에는, 패턴 이미지 데이타(S420) 중에서 'T0' 모드(S430)로 측정된 패턴 이미지의 하부 데이타를 설계 레이아웃 데이타(S400)와 비교분석하는 벡터 매칭 공정을 수행하여 실제 패턴의 CD 및 정렬 상태를 조사한다.
그 다음에는, 패턴 이미지 데이타(S420) 중에서 'T100' 모드(S440)로 측정된 패턴 이미지의 상부 데이타를 설계 레이아웃 데이타(S400)와 비교분석하여 실제 패턴의 기울어짐 상태를 조사한다.
여기서, 'T100' 모드(S440)의 측정값이 설계 레이아웃 데이타(S400)에 'T0'모드(S430)를 기준으로 정렬하였을 때 나타나는 EPE 값을 추출(S450)한 후에 EPE 값을 기준값과 비교(S460)한다. 이때, 상기 도 6 및 도 7의 설명에 의하여 EPE 값이 기준값을 초과하는 경우에는 실제 패턴에 기울어짐이 발생한 것이고, 기준값 이내에 있을 경우 패턴이 정상적으로 형성된 것임을 알 수 있다.
상술한 바와 같이 본 발명은 반도체 기판인 웨이퍼 상부에 각각의 반도체 소자를 형성하는 공정마다 SEM 이미지 분석 장치를 이용한 패턴 이미지 데이타를 활용하여 실제로 형성된 반도체 소자의 신뢰성을 판정할 수 있다. 설계 레이아웃 데이타의 CD(Critical Dimension) 및 패턴 이미지 데이타의 CD의 차이가 상, 하, 좌 및 우 변에 대하여 동일하면 정상적으로 정렬되거나 기울어짐 현상이 발생하지 않은 것이고, CD 차이가 비대칭이면 정렬이 흐트러지거나 기울어짐 현상이 발생한 것을 알 수 있다. 이와 같이 패턴의 정렬 상태 및 쓰러짐 정도를 용이하게 검출할 수 있으며 각 패턴들의 CD(Critical Dimension) 관리도 용이하게 수행할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 패턴 검증 방법은 반도체 기판인 웨이퍼 상부에 각각의 반도체 소자를 형성하는 공정마다 SEM 이미지 분석 장치를 이용하여 패턴 이미지 데이타를 저장하고 이를 설계 레이아웃 데이타와 비교분석함으로써, 패턴의 정렬 상태 및 쓰러짐 정도와 같은 반도체 소자의 신뢰성을 용이하게 검출할 수 있다. 따라서, 반도체 소자의 형성 공정 마진을 증가시키고 신뢰성을 향상시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

  1. 설계 레이아웃에 대한 데이타를 준비하는 단계;
    상기 설계 레이아웃 데이타에 따라 반도체 기판상에 형성된 패턴을 준비하는 단계;
    상기 패턴을 SEM(Scanning Electron Microscope) 장치로 분석하여 패턴의 데이터를 얻는 단계;
    제 1 모드로 측정하여 얻은 제 1 패턴 이미지 데이터를 상기 설계 레이아웃 데이터에 제 1 매칭시키는 제 1 단계;
    상기 제 1 매칭 결과를 기준으로 하고, 제 2 모드로 측정하여 얻은 제 2 패턴 이미지 데이터를 상기 설계 레이아웃 데이터에 제 2 매칭시키는 제 2 단계; 및
    상기 제 2 매칭 결과를 나타내는 상/하 또는 좌/우의 EPE(edge placement Error) 값을 추출하는 제 3 단계를 포함하는 것을 특징으로 하는 반도체 소자의 패턴 검증 방법.
  2. 제 1 항에 있어서,
    상기 SEM 분석은 상기 제 1 모드 및 상기 제 2 모드로 수행하되, 상기 제 1 모드는 상기 반도체 기판 상에 형성된 패턴의 바닥 부분을 측정하고, 상기 제 2 모드는 상기 반도체 기판 상에 형성된 패턴의 상부를 측정하는 것을 특징으로 하는 반도체 소자의 패턴 검증 방법.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제 1 매칭은 벡터 매칭(Vector Matching)인 것을 특징으로 하는 반도체 소자의 패턴 검증 방법.
  5. 제 1 항에 있어서,
    상기 신뢰성을 검사하는 단계의 분석 기준(오차 범위)은 장비의 측정오차인 1 ~ 5nm 의 범위인 것을 특징으로 하는 반도체 소자의 패턴 검증 방법.
  6. 삭제
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