KR101670458B1 - 오버레이 계측 방법 - Google Patents

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Abstract

오버레이 계측 방법에 따르면, 제 1 구조물에 대한 제 1 정보를 획득한다. 상기 제 1 구조물 상에 제 2 예비 구조물을 형성한다. 상기 제 2 예비 구조물에 대한 제 2 정보를 획득한다. 상기 제 1 정보와 상기 제 2 정보를 합성하여, 상기 제 2 예비 구조물에 대한 공정을 통해 형성될 제 2 구조물이 상기 제 1 구조물 상에 중첩된 구조에 대한 가상 정보를 획득한다. 상기 가상 정보로부터 상기 제 1 구조물과 상기 제 2 구조물 간의 가상 오버레이를 계측한다. 따라서, 상부막에 대한 패터닝 공정 전에 가상 이미지로부터 상하부 패턴들 간의 오버레이를 정확하게 계측할 수가 있다.

Description

오버레이 계측 방법{METHOD OF MEASURING AN OVERLAY OF AN OBJECT}
본 발명은 오버레이 계측 방법에 관한 것으로서, 보다 구체적으로는 적층된 패턴들의 오버레이를 계측하는 방법에 관한 것이다.
일반적으로, 반도체 기판에 여러 가지 반도체 공정들을 수행하여 복수개의 패턴들을 형성한다. 또한, 상부 패턴과 하부 패턴이 정확하게 정렬되었는지를 확인하기 위해서, 패턴들의 오버레이를 계측하는 공정이 각 공정들 사이에 수행된다.
종래에는, 패턴들의 오버레이는 반도체 기판의 스크라이브 레인에 형성된 정렬 마크를 이용해서 간접적으로 계측한다. 그러나, 정렬 마크를 이용해서 계측된 오버레이는 실제 패턴들의 오버레이를 정확하게 나타낼 수는 없다.
반면에, 실제 패턴들의 이미지들을 이용해서 계측된 오버레이는 정렬 마크를 이용해서 계측된 오버레이보다 상대적으로 정확하다. 그러나, 실제 오버레이는 상부 패턴을 형성한 이후에야 획득할 수가 있다. 즉, 상부막에 대한 패터닝 공정, 예를 들면 식각 공정을 수행해서 상부 패턴을 형성한 이후에야 실제 오버레이를 계측할 수가 있다.
여기서, 계측된 실제 오버레이가 상부 패턴의 불량을 나타낼 경우, 패터닝 공정이 수행된 상부 패턴의 보수가 불가능한 관계로 패턴들이 형성된 반도체 기판을 폐기 처분할 수밖에 없었다.
본 발명의 실시예들은 상부막에 대한 공정 전에 상하부 패턴들 간의 오버레이를 정확하게 계측할 수 있는 방법을 제공한다.
본 발명의 일 견지에 따른 오버레이 계측 방법에 따르면, 제 1 구조물에 대한 제 1 정보를 획득한다. 상기 제 1 구조물 상에 제 2 예비 구조물을 형성한다. 상기 제 2 예비 구조물에 대한 제 2 정보를 획득한다. 상기 제 1 정보와 상기 제 2 정보를 합성하여, 상기 제 2 예비 구조물에 대한 공정을 통해 형성될 제 2 구조물이 상기 제 1 구조물 상에 중첩된 구조에 대한 가상 정보를 획득한다. 상기 가상 정보로부터 상기 제 1 구조물과 상기 제 2 구조물 간의 가상 오버레이를 계측한다.
본 발명의 일 실시예에 따르면, 상기 계측 방법은 상기 제 1 구조물과 상기 제 2 예비 구조물을 정렬하는 단계를 더 포함할 수 있다. 상기 정렬 단계는 정렬 기준점을 설정하는 단계, 상기 정렬 기준점에 대해서 상기 제 1 구조물을 정렬시키는 단계, 및 상기 정렬 기준점에 대해서 상기 제 2 예비 구조물을 정렬시키는 단계를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제 1 구조물은 반도체 기판 상에 형성된 제 1 패턴막(patterned layer)을 포함할 수 있다. 상기 제 2 예비 구조물은 상기 제 1 패턴 상에 형성된 제 2 비패턴막(non-patterned layer)을 포함할 수 있다. 상기 제 2 구조물은 상기 제 2 비패턴막을 패터닝하여 형성된 제 2 패턴막을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제 1 정보, 상기 제 2 정보 및 상기 가상 정보는 이미지들을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 계측 방법은 상기 가상 오버레이가 허용 범위 이내일 경우, 상기 제 2 예비 구조물에 대해 상기 공정을 수행하여 상기 제 2 구조물을 형성하는 단계, 상기 제 2 구조물에 대한 실제 이미지를 획득하는 단계, 상기 실제 이미지로부터 실제 오버레이를 계측하는 단계, 및 상기 실제 오버레이와 상기 가상 오버레이를 비교하는 단계를 더 포함할 수 있다.
본 발명의 다른 견지에 따른 오버레이 계측 방법에 따르면, 정렬 기준점에 대해서 제 1 패턴막을 정렬시킨다. 상기 제 1 패턴막에 대한 제 1 이미지를 획득한다. 상기 제 1 패턴막 상에 제 2 비패턴막을 형성한다. 상기 제 2 비패턴막을 상기 정렬 기준점에 대해 정렬시킨다. 상기 제 2 비패턴막에 대한 제 2 이미지를 획득한다. 상기 제 1 이미지와 상기 제 2 이미지를 합성하여, 상기 제 2 비패턴막을 패터닝하여 형성될 제 2 패턴막이 상기 제 1 패턴막 상에 중첩된 구조에 대한 가상 이미지를 획득한다. 상기 가상 이미지로부터 상기 제 1 패턴막과 상기 제 2 패턴막 간의 가상 오버레이를 계측한다.
본 발명의 일 실시예에 따르면, 상기 계측 방법은 상기 가상 오버레이가 허용 범위 이내이면, 상기 제 2 비패턴막을 패터닝하여 상기 제 2 패턴막을 형성하는 단계, 상기 제 2 패턴막에 대한 실제 이미지를 획득하는 단계, 상기 실제 이미지로부터 실제 오버레이를 계측하는 단계, 및 상기 실제 오버레이와 상기 가상 오버레이를 비교하는 단계를 더 포함할 수 있다.
이와 같은 본 발명에 따르면, 상부막에 대한 패터닝 공정 전에 가상 이미지로부터 상하부 패턴들 간의 오버레이를 정확하게 계측할 수가 있다. 따라서, 계측된 오버레이가 패턴들의 오정렬을 나타내면, 상부막에 대해서 보수를 할 수가 있게 된다.
도 1은 본 발명의 실시예에 따른 오버레이 계측 방법을 순차적으로 나타낸 흐름도이다.
도 2는 제 1 패턴막의 제 1 이미지를 나타낸 SEM 사진이다.
도 3은 도 2의 제 1 패턴막과 정렬된 제 2 비패턴막의 제 2 이미지를 나타낸 SEM 사진이다.
도 4는 도 2의 제 1 이미지와 도 3의 제 2 이미지를 합성한 가상 이미지를 나타낸 SEM 사진이다.
도 5는 도 3의 제 2 비패턴막을 패터닝하여 형성된 제 2 패턴막이 도 2의 제 1 패턴막 상에 배치된 구조의 실제 이미지를 나타낸 SEM 사진이다.
도 6은 제 1 패턴막의 제 1 이미지를 나타낸 SEM 사진이다.
도 7은 도 6의 제 1 패턴막과 오정렬된 제 2 비패턴막의 제 2 이미지를 나타낸 SEM 사진이다.
도 8은 도 6의 제 1 이미지와 도 7의 제 2 이미지를 합성한 가상 이미지를 나타낸 SEM 사진이다.
도 9는 도 7의 제 2 비패턴막을 패터닝하여 형성된 제 2 패턴막이 도 6의 제 1 패턴막 상에 배치된 구조의 실제 이미지를 나타낸 SEM 사진이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 실시예에 따른 오버레이 계측 방법을 순차적으로 나타낸 흐름도이다.
도 1을 참조하면, 단계 ST110에서, 오버레이 계측을 위한 정렬 기준점을 설정한다. 본 실시예에서, 정렬 기준점은 반도체 기판이 안치되는 오버레이 계측 장비의 스테이지의 위치에 대한 좌표를 설정하는 것에 의해서 결정될 수 있다.
단계 ST120에서, 반도체 기판 상에 형성된 제 1 구조물을 정렬 기준점에 대해서 정렬시킨다. 본 실시예에서, 제 1 구조물은 제 1 패턴막을 포함할 수 있다. 제 1 패턴막은 반도체 기판 상에 하부막을 형성하고, 하부막 상에 포토레지스트 패턴을 형성한 후, 및 포토레지스트 패턴을 식각 마스크로 이용해서 하부막을 식각하여 형성할 수 있다.
단계 ST130에서, 도 2 또는 도 6에 도시된 제 1 패턴막에 대한 제 1 정보를 획득한다. 본 실시예에서, 제 1 정보는 제 1 이미지를 포함할 수 있다. 제 1 이미지는 SEM 장비를 이용해서 획득할 수 있다.
단계 ST140에서, 제 2 예비 구조물을 제 1 구조물 상에 형성한다. 본 실시예에서, 제 2 예비 구조물은 제 2 비패턴막, 및 제 2 비패턴막 상에 형성된 포토레지스트 패턴을 포함할 수 있다. 즉, 제 2 비패턴막은 포토레지스트 패턴을 이용한 식각 공정을 수행하기 전의 상부막이다.
단계 ST150에서, 제 2 예비 구조물이 형성된 반도체 기판을 스테이지 상에 안치시킨다. 스테이지를 정렬 기준점에 대해서 정렬시킨다. 따라서, 제 2 예비 구조물은 제 1 구조물과 동일하게 정렬 기준점에 대해서 정렬될 수 있다.
단계 ST160에서, 도 3 또는 도 7에 도시된 제 2 예비 구조물에 대한 제 2 정보를 획득한다. 본 실시예에서, 제 2 정보는 제 2 이미지를 포함할 수 있다.
단계 ST170에서, 제 1 이미지와 제 2 이미지를 합성하여 가상 정보를 획득한다. 본 실시예에서, 가상 정보는 도 4 또는 도 8에 도시된 가상 이미지를 포함할 수 있다. 가상 이미지는 제 2 비패턴막에 대해 포토레지스트 패턴을 이용한 식각 공정을 수행하여 형성될 제 2 패턴막이 제 1 패턴막 상에 적층된 구조에 대한 가상 정보를 포함한다. 따라서, 제 1 패턴막이 제 2 패턴막의 개구를 통해 정확하게 노출되는지 여부를 가상 이미지를 통해 확인할 수 있다.
본 실시예에서, 가상 이미지는 증강 현실(augmented reality) 기술을 이용해서 획득할 수 있다. 증강 현실이란 실상(real image)의 움직임에 따라 가상 현실(virtual reality)의 내용을 실상에 정합하는 기술을 의미한다. 즉, 포토레지스트 패턴을 이용한 식각 공정을 제 2 비패턴막에 대해 수행하여 형성될 제 2 패턴막의 구조에 관한 예측 정보를 제 1 이미지와 제 2 이미지에 포함된 정보들에 포함시켜서, 제 1 패턴막 상에 제 2 패턴막이 가상적으로 적층된 구조에 대한 가상 이미지를 획득할 수가 있다.
단계 ST180에서, 가상 이미지로부터 제 1 구조물과 제 2 구조물 간의 가상 오버레이를 계측한다. 즉, 제 2 구조물이 제 1 구조물 상의 정해진 위치로부터 벗어난 정도를 계측한다. 본 실시예에서, 가상 이미지의 제 2 패턴막이 갖는 개구 내에서 가상 이미지의 제 1 패턴막이 벗어난 정도를 계측한다.
단계 ST190에서, 도 4의 가상 이미지와 같이 가상 오버레이가 사전 설정된 허용 범위 이내이면, 단계 ST200에서 제 2 예비 구조물을 패터닝하여 제 2 구조물을 형성한다.
본 실시예에서, 도 3의 제 2 이미지에 있는 포토레지스트 패턴은 제 1 패턴막 상에 정확하게 배치되어 있다. 따라서, 정확하게 정렬된 포토레지스트 패턴을 이용해서 제 2 비패턴막을 식각하게 되면, 도 4의 가상 이미지에서와 같이 제 1 패턴막의 원하는 부분이 제 2 패턴막의 개구를 통해서 정확하게 노출될 것으로 예측할 수 있다.
부가적으로, 단계 ST210에서 도 5에 도시된 제 2 구조물에 대한 실제 이미지를 획득한다. 단계 ST220에서, 실제 이미지로부터 제 1 패턴막과 제 2 패턴막 간의 실제 오버레이를 계측한다. 이어서, 단계 ST230에서, 실제 오버레이와 가상 오버레이를 비교하여, 가상 오버레이와 실제 오버레이 간의 차이를 측정한다.
여기서, 단계 ST210부터 단계 ST230까지의 공정들은 가상 이미지로부터 획득한 가상 오버레이의 신뢰도를 확인하기 위한 것이다. 가상 오버레이와 실제 오버레이 간의 차이가 공정 에러로 판정되지 않을 정도의 허용 범위 이내라면, 가상 오버레이가 원하는 신뢰도를 갖는 것으로 볼 수 있다. 따라서, 실제 이미지 획득 및 실제 오버레이 계측 공정을 생략할 수가 있다.
반면에, 단계 ST190에서, 가상 오버레이가 허용 범위를 벗어난 경우, 단계 ST240에서 제 2 예비 구조물에 대한 보수 공정을 수행한다.
본 실시예에서, 도 7의 제 2 이미지에 있는 포토레지스트 패턴은 제 1 패턴막 상에 부정확하게 배치되어 있다. 따라서, 부정확하게 정렬된 포토레지스트 패턴을 이용해서 제 2 비패턴막을 식각하게 되면, 도 8의 가상 이미지에서와 같이 제 1 패턴막의 원하는 부분이 제 2 패턴막의 개구를 통해서 정확하게 노출되지 않을 것으로 예측할 수 있다.
실제로, 도 7의 포토레지스트 패턴을 이용해서 제 2 비패턴막을 식각하여 형성된 제 2 패턴막을 나타낸 도 9의 실제 이미지에서, 제 1 패턴막이 제 2 패턴막의 개구를 통해 정확하게 노출되지 않음을 알 수 있다.
따라서, 부정확하게 정렬된 포토레지스트 패턴을 이용해서 제 2 비패턴막을 식각하기 전에, 오정렬된 포토레지스트 패턴을 제거한다. 이어서, 새로운 포토레지스트 패턴을 제 2 비패턴막 상에 형성한다. 그런 다음, 가상 오버레이가 허용 범위 이내에 속할 때까지, 단계 ST150부터 단계 180까지의 공정을 수행한다.
결과적으로, 상부막인 제 2 비패턴막을 식각하기 전에, 포토레지스트 패턴의 오정렬을 인식할 수가 있으므로, 패턴들이 형성된 반도체 기판 전체를 폐기 처분하지 않고 오직 포토레지스트 패턴에 대해서만 보수 공정을 수행할 수가 있게 된다.
본 실시예에 따르면, 상부막에 대한 패터닝 공정 전에 가상 이미지로부터 상하부 패턴들 간의 오버레이를 정확하게 계측할 수가 있다. 따라서, 계측된 오버레이가 패턴들의 오정렬을 나타내면, 반도체 기판의 폐기 처분없이 상부막에 대해서 보수를 할 수가 있게 된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 제 1 구조물에 대한 제 1 정보를 획득하는 단계;
    상기 제 1 구조물 상에 제 2 예비 구조물을 형성하는 단계;
    상기 제 2 예비 구조물에 대한 제 2 정보를 획득하는 단계;
    상기 제 1 정보와 상기 제 2 정보를 합성하여, 포토레지스트 패턴을 이용한 식각 공정을 통해 상기 제 2 예비 구조물로부터 형성될 제 2 구조물이 상기 제 1 구조물 상에 중첩된 구조에 대한 가상 정보를 획득하는 단계; 및
    상기 가상 정보로부터 상기 제 1 구조물과 상기 제 2 구조물 간의 가상 오버레이를 계측하는 단계를 포함하고,
    상기 제 1 구조물은 반도체 기판 상에 형성된 제 1 패턴막을 포함하고, 상기 제 1 정보는 상기 제 1 패턴막의 실제 이미지를 포함하며,
    상기 제 2 예비 구조물은 상기 제 1 패턴막 상에 형성된 제 2 비패턴막을 포함하고, 상기 제 2 정보는 상기 제 2 비패턴막의 실제 이미지를 포함하며, 상기 제 2 비패턴막은 상기 포토레지스트 패턴을 이용한 상기 식각 공정을 수행하기 전의 막인 오버레이 계측 방법.
  2. 제 1 항에 있어서, 상기 제 1 구조물과 상기 제 2 예비 구조물을 정렬하는 단계를 더 포함하는 오버레이 계측 방법.
  3. 제 2 항에 있어서, 상기 정렬 단계는
    정렬 기준점을 설정하는 단계; 및
    상기 정렬 기준점에 대해서 상기 제 1 구조물을 정렬시키는 단계; 및
    상기 정렬 기준점에 대해서 상기 제 2 예비 구조물을 정렬시키는 단계를 포함하는 오버레이 계측 방법.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 제 1 항에 있어서, 상기 가상 오버레이가 허용 범위 이내이면,
    상기 제 2 예비 구조물에 대해 상기 식각 공정을 수행하여 상기 제 2 구조물을 형성하는 단계;
    상기 제 2 구조물에 대한 실제 이미지를 획득하는 단계;
    상기 실제 이미지로부터 실제 오버레이를 계측하는 단계; 및
    상기 실제 오버레이와 상기 가상 오버레이를 비교하는 단계를 더 포함하는 오버레이 계측 방법.
  9. 정렬 기준점에 대해서 제 1 패턴막을 정렬시키는 단계;
    상기 제 1 패턴막에 대한 제 1 실제 이미지를 획득하는 단계;
    상기 제 1 패턴막 상에 제 2 비패턴막을 형성하는 단계;
    상기 제 2 비패턴막을 상기 정렬 기준점에 대해 정렬시키는 단계;
    상기 제 2 비패턴막에 대한 제 2 실제 이미지를 획득하는 단계;
    상기 제 1 실제 이미지와 상기 제 2 실제 이미지를 합성하여, 포토레지스트 패턴을 이용한 식각 공정에 의해 상기 제 2 비패턴막으로부터 형성될 제 2 패턴막이 상기 제 1 패턴막 상에 중첩된 구조에 대한 가상 이미지를 획득하는 단계; 및
    상기 가상 이미지로부터 상기 제 1 패턴막과 상기 제 2 패턴막 간의 가상 오버레이를 계측하는 단계를 포함하고,
    상기 제 2 비패턴막은 상기 포토레지스트 패턴을 이용한 상기 식각 공정을 수행하기 전의 막인 오버레이 계측 방법.
  10. 제 9 항에 있어서, 상기 가상 오버레이가 허용 범위 이내이면,
    상기 제 2 비패턴막을 패터닝하여 상기 제 2 패턴막을 형성하는 단계;
    상기 제 2 패턴막에 대한 실제 이미지를 획득하는 단계;
    상기 실제 이미지로부터 실제 오버레이를 계측하는 단계; 및
    상기 실제 오버레이와 상기 가상 오버레이를 비교하는 단계를 더 포함하는 오버레이 계측 방법.
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