JP2008053474A - ウェハ及びそれを用いた半導体装置の製造方法 - Google Patents
ウェハ及びそれを用いた半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2008053474A JP2008053474A JP2006228384A JP2006228384A JP2008053474A JP 2008053474 A JP2008053474 A JP 2008053474A JP 2006228384 A JP2006228384 A JP 2006228384A JP 2006228384 A JP2006228384 A JP 2006228384A JP 2008053474 A JP2008053474 A JP 2008053474A
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- semiconductor device
- different
- pattern
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
【課題】半導体装置に不良が発生した場合に装置に使用しているチップがウェハの状態でどの位置にあるか判別し、不良解析に要する時間を短縮する。
【解決手段】ウェハ10は縮小投影露光装置を用いて露光され、ウェハ中心部のチップ1とウェハ周辺部のチップ2とで異なるパターンを形成し、ウェハ10をダイシングしてチップ1および2として切り離した後もウェハ状態でのチップ位置の概要が簡単に把握できる。
【選択図】図1
【解決手段】ウェハ10は縮小投影露光装置を用いて露光され、ウェハ中心部のチップ1とウェハ周辺部のチップ2とで異なるパターンを形成し、ウェハ10をダイシングしてチップ1および2として切り離した後もウェハ状態でのチップ位置の概要が簡単に把握できる。
【選択図】図1
Description
本発明は、ウェハ及びそれを用いた半導体装置の製造方法に関するものであり、半導体集積回路の製造履歴記憶手段に関するものである。
製造工程が終了した半導体集積回路装置(以下、単に半導体装置と称する)には、装置表面に装置型名、製造時期などが記載されている。上記半導体装置に不良が発生した場合には、前記の装置型名、製造時期などから該当する半導体装置の製造工程履歴の調査が実施される。上記製造工程履歴の調査は、ウェハ製造工程、組立工程などについて行われる。
上記半導体装置に発生する不良としては、たとえばウェハ製造工程においては、酸化膜破壊、表面特性劣化、エレクトロマイグレーションなどがある。これらの不良は、上記半導体装置の微細化、高集積化に伴って増加する傾向にある。
しかし、上記製造工程履歴の調査では、ウェハロットの何番のウェハのどの位置のチップで不良が発生しているかを知ることはできない。従って、信頼性試験や市場で不良が発生した場合、その不良品のウェハ番号、ウェハ内での位置、電気的特性等の情報が分からないので、不良解析、製造プロセスへのフィードバックを迅速に行えないという問題点があった。このため、ICチップ出荷後の履歴追跡のための手段として、多くの手法が開示されている。
特許文献1においては、チップへ直接履歴を書き込む方法として、チップがスクライブされて個片に分割される前のウェハの段階で、プローバ試験で用いられる探針によって、空きパッドに刻印が記す方法が開示されている。この方法では、空きパッドに記す刻印の有無の夫々を、2進数の1と0とに対応させることにより、チップの履歴を追跡することができる。
特許文献2においては、チップ内に不揮発性メモリーを配置し、履歴を書き込む方法が開示されている。
特開平3−64941号公報(平成3年3月20日公開)
特開平7−335509号公報(平成7年12月22日公開)
しかしながら、上記従来の製造工程履歴の調査では、ウェハロットの何番のウェハのどの位置(例えばウェハ中心部とか周辺部等)のチップで不良が発生しているかを知ることはできない。従って、チップの不良解析に時間が掛かるという問題点を有する。なお、チップの不良が発生する要因としては、ウェハ製造時のウェハ面内の温度バラツキや、エッチング速度の違い等に依存する電気的特性のバラツキ等がある。
また、上記特許文献1、2に開示されている方法は、テスト工数の増加やICチップコストの上昇を招くため、高価格の製品にしか適用できないという問題点を有する。
本発明は、上記従来の問題点に鑑みてなされたものであって、その目的は、コストの増加を招くことなく、不良が発生した位置を迅速に把握することができるウェハ及びそれを用いた半導体装置の製造方法を提供することにある。
本発明のウェハは、上記課題を解決するために、複数の半導体装置が形成されるウェハにおいて、ウェハ内が複数の領域に分けられ、各領域に形成される半導体装置の有するパターンが、各領域ごとに異なっていることを特徴とする。
上記の発明によれば、ウェハをダイシングして半導体装置として切り離した後も、半導体装置の有するパターンが、各領域ごとに異なっているので、ウェハ状態での半導体装置の位置の概要が簡単に把握できる。このため、不良解析において、ウェハでの面内傾向が類推可能となり、原因の把握が迅速に行えるようになり、製造条件へフィードバックすることにより、歩留まりの向上を図ることができる。
また、本発明のウェハでは、ウェハの中心部の領域と周辺部の領域とで、半導体装置の有するパターンが異なっていることを特徴とする。
これにより、ウェハにダイシングを行い、切り離された半導体装置について、半導体装置の有するパターンが、ウェハの中心部と周辺部とで異なっているので、ウェハの中心部に位置した半導体装置か、周辺部に位置した半導体装置かを判別可能となる。従って、製造条件へフィードバックすることにより、歩留まりの向上を図ることができる。
また、本発明のウェハでは、それぞれ異なる領域に形成されている半導体装置は、一部のパッド形状を異ならせることによって、それぞれの半導体装置の有するパターンが異なっていることを特徴とする。
これにより、ウェハにダイシングを行い、切り離された半導体装置について、パターンが異なるパッド形状を確認することにより、ウェハ面内における位置の判別が可能となる。
また、本発明のウェハでは、それぞれ異なる領域に形成されている半導体装置は、一部のバンプ形状を異ならせることによって、それぞれの半導体装置の有するパターンが異なっていることを特徴とする。
これにより、ウェハにダイシングを行い、切り離された半導体装置について、パターンが異なるバンプ形状を確認することにより、ウェハ面内における位置の判別が可能となる。
また、本発明のウェハでは、形状を異ならせているパッドは、信号線が接続されていないパッドであることを特徴とする。
これにより、信号線が接続されていないパッドの形状を一部変更しても、アセンブリ等での問題は発生しない。
また、本発明のウェハでは、形状を異ならせているバンプは、信号線が接続されていないバンプであることを特徴とする。
これにより、信号線が接続されていないバンプの形状を一部変更しても、アセンブリ等での問題は発生しない。
また、本発明の半導体装置の製造方法では、ウェハ上に複数の半導体装置を形成した後、個片に切り分けることによって個々の半導体装置を得る半導体装置の製造方法において、ウェハ内が複数の領域に分けられ、各領域に形成される半導体装置の有するパターンが、各領域ごとに異なっていることを特徴とする。
これにより、同一ウェハ上で異なるパターンを半導体装置に形成することができる。従って、ウェハをダイシングして半導体装置として切り離した後も、半導体装置の有するパターンが、各領域ごとに異なっているので、ウェハ状態での半導体装置の位置の概要が簡単に把握できる。
また、本発明の半導体装置の製造方法では、各半導体装置が有するパターンはフォトリソグラフィー法によって形成されるものであり、ウェハ上の各領域に形成される半導体装置の有するパターンは、露光時に使用するレチクルを交換することによって異ならせられることを特徴とする。
これにより、同一ウェハ上で異なるパターンを半導体装置に形成することができる。従って、ウェハをダイシングして半導体装置として切り離した後も、半導体装置の有するパターンが、使用するレチクルごとに異なっているので、ウェハ状態での半導体装置の位置の概要が簡単に把握できる。
また、本発明の半導体装置の製造方法では、個片に切り分けられた後で不良が発見された半導体装置に対して、半導体装置のウェハ上の位置情報をパターンの形状から判断し、
位置情報と不良結果とを製造工程にフィードバックすることを特徴とする。
位置情報と不良結果とを製造工程にフィードバックすることを特徴とする。
これにより、半導体装置製造時のウェハ面内の温度バラツキや、エッチング速度の違い等に依存する特性バラツキ等の不良解析に要する時間が短縮可能となり、歩留まりの向上を図ることができる。
本発明のウェハは、以上のように、複数の半導体装置が形成されるウェハにおいて、ウェハ内が複数の領域に分けられ、各領域に形成される半導体装置の有するパターンが、各領域ごとに異なっていることを備えているものである。
それゆえ、ウェハをダイシングして半導体装置として切り離した後も、半導体装置の有するパターンが、各領域ごとに異なっているので、ウェハ状態での半導体装置の位置の概要が簡単に把握できる。従って、不良解析において、ウェハでの面内傾向が類推可能となり、原因の把握が迅速に行うことができるという効果を奏する。
本発明の一実施形態について図1〜図4に基づいて説明すれば、以下の通りである。
半導体装置の製造方法においては、シリコンウェハ(以下、ウェハ)上に金属パターン層や絶縁層を積層して各種配線やロジック素子を作り込むことによって、所定の機能を有する半導体装置を製造する。上記ウェハには、多数の半導体装置が一括して作り込まれ、その後、上記ウェハを個別のチップに切り分けることによって個々の半導体装置が得られる。
上記ウェハに金属パターン層を形成する時には、一般的なフォトリソグラフィー工程が用いられる。以下に、金属パターン層の形成工程について図4を参照して説明する。尚、図4は、フォトリソグラフィー工程に用いられる縮小投影露光装置40の模式図である。
先ず、ウェハへ金属パターンを書き込むには、ウェハの全面に金属層を形成し、さらにその上にレジストを成膜する。そして、上記レジストに対して露光工程を行う。この露光工程では、所定のパターンが形成されたマスクを使用し、該マスクのパターンを光やX線でレジスト上に転写する。
上記露光工程では、縮小投影露光装置40のX−Yステージ46上に、金属層およびレジストが成膜されたウェハ10を載置し、光源(例えば、水銀ランプ)41の光を集光レンズ42、マスク43、縮小投影レンズ44を介してウェハ10に照射する。マスク43としては、1から数チップ分の拡大寸法マスクすなわちレチクル43を使用する。レチクル43のパターンは縮小投影レンズ44で縮小されてウェハ10上に結像される。1回の露光は1から数チップ分なので、ウェハ10全体を露光するには、X−Yステージ46を移動させ、図5(a)、もしくは図5(b)に示すような順序で、1レチクル分のパターンを繰り返し露光するステップ アンド リピート露光を行う。
本発明においては、このステップ アンド リピート露光時にレチクル43を交換することにより、同一ウェハ10上に異なるパターンを有するチップを形成する。例えば、1枚のウェハ10を露光中にウェハ10の中心部と周辺部とでパターンを変更することが可能となる。
図1にレチクル43の交換を行ってパターンを形成したウェハ10の一例を示す。図1では、ウェハ中心部のチップにおいてパターン(1)を形成し、ウェハ周辺部のチップにおいてパターン(2)を形成した例を示している。
尚、図1の例では、1枚のウェハに対して2枚のマスクを用い、2種類のパターンのチップを形成しているが、本発明はこれに限定されるものではない。露光時のマスク交換枚数を増やせば、1枚のウェハに対して3種類以上のパターンのチップを形成することも可能である。例えば、1枚のウェハに対して4枚のマスクを用い、ウェハの左上、左下、右上、右下の4つの領域でパターンを異ならせることも可能である。但し、使用マスクの枚数を増やした場合には、マスクの交換による生産工数の増加が生じるため、コストや生産効率を考慮して使用マスクの枚数を決定することが適当である。通常は、図1に示すように、周辺と中央との2パターン程度が適当であると考えられる。
このように、本実施の形態に係る半導体装置の製造方法では、同一のウェハから製造されるチップ(すなわち半導体装置)において、該チップが有する金属パターンをウェハ上における位置によって異ならせている。このため、製造されたチップが個片に切り離された後であっても、該チップが有するパターンを確認することによって、そのチップがウェハのどの位置にあったかの情報を容易かつ迅速に認識することができる。例えば、パターン形状の異なるチップをアセンブリし、エージングを行う。エージング後、不良デバイスのパッケージからチップを取り出し、そのチップ表面を観察するだけで、該不良チップのウェハの面内での位置情報(中心部または周辺部など)がわかる、これにより、不良チップにおける不良解析の結果を、上記位置情報を含めて製造条件へフィードバックすることができ、歩留まりの向上、すなわち不良発生率の低下を図ることができる。
続いて、チップのウェハ上における位置情報を確認可能とするための、チップパターンについて具体例を挙げて説明する。
半導体装置であるチップは、通常、他のプリント基板上にワイヤボンディングやフリップチップ実装等により実装される。このため、チップ周辺部には、プリント基板との接続を行うためにバンプパターン(フリップチップ実装の場合)やパッドパターン(ワイヤボンディングの場合)が形成される。
このようなバンプパターンまたはパッドパターンは、確実にチップの表面に存在し、また、チップの周辺部に配される、このことから、これらのバンプパターンまたはパッドパターンに位置情報を含ませた場合、不良チップに対しての位置分析を行う場合に、該位置情報を含むパターンの認識が容易に行える。以下の説明では、チップにバンプパターンが形成されており、該バンプパターンの形状をチップのウェハ上における位置によって異ならせる場合を例示する。尚、以下の説明において、図2は例えばウェハの中心部にて形成されるチップ1のバンプパターンを示すものであり、図3はウェハの周辺部にて形成されるチップ2のバンプパターンを示すものである。また、図2および図3ともチップ周辺部に形成されるバンプパターンのみを図示しており、他の配線パターン等は図示を省略している。
図2に示すチップ1には、半導体装置において通常設けられる入力パッド21および出力パッド22以外に、認識用パッド23が設けられている。チップ1においては、入力21からチップを制御する信号が入り、出力パッド22から結果が出力される。認識用パッド23は、該チップ1がウェハのどの位置にあったかを示す位置情報を含めるためのパッドである。認識用パッド23には、信号線の接続はないものとする。
また、図3に示すチップ2においても同様に、入力パッド31、出力パッド32、および認識用パッド33が形成されている。
チップ1とチップ2とを比較した場合、チップ1における認識用パッド23と、チップ2における認識用パッド33とではその形状が異なるものとされており、このことによって、チップ1とチップ2とは異なるパターンを有するものとなっている。
このように、チップ1とチップ2とでは、認識用パッド23および33の形状が異なることにより、これらのチップが個片に切り離された状態であっても、各チップがウェハの中心部で製造されたのか、周辺部で製造されたのかが一目で確認ができる。
また、認識用パッド23および33は、パッケージへの端子接続に使用されるものではなく、チップ内部との電気的接続はない。このため、バンプの形状を一部変更しても、アセンブリ等での問題は発生しない。
尚、本発明において、認識用パッドのパターンは上記説明のようなバンプパターンに限るものではなく、メタル配線層等、チップの表面から認識可能なものであればよい。また、上記説明では、認識用パッドの形状の違いによってチップの位置情報を判別するものとしたが、認識用パッドの有無によってチップを判別するものであってもよい。
さらに、本実施の形態では、信号線の接続がないパターンにてチップ判別を行っているが、アセンブリ等での問題ないことを確認できれば、信号線の接続があるパッド等のパターンにおいても、その形状を異ならせることでチップ判別を行うことも可能である。すなわち、信号線の接続がある入力パッドもしくは出力パッドにおいて、認識用パッドの機能を兼用させることができる。この構成は、チップ区別専用の認識用パッドを別個に形成するためのスペース上の余裕が無い場合において有効である。
なお、本発明は、上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
1:ウェハ中心部にて形成されるチップ
2:ウェハ周辺部にて形成されるチップ
10:ウェハ
21、31:入力パッド
22、32:出力パッド
23、33:認識用パッド
40:縮小投影露光装置
41:光源
42:集光レンズ
43:マスク(レチクル)
44:縮小投影レンズ
46:X−Yステージ
2:ウェハ周辺部にて形成されるチップ
10:ウェハ
21、31:入力パッド
22、32:出力パッド
23、33:認識用パッド
40:縮小投影露光装置
41:光源
42:集光レンズ
43:マスク(レチクル)
44:縮小投影レンズ
46:X−Yステージ
Claims (9)
- 複数の半導体装置が形成されるウェハにおいて、
該ウェハ内が複数の領域に分けられ、各領域に形成される半導体装置の有するパターンが、各領域ごとに異なっていることを特徴とするウェハ。 - ウェハの中心部の領域と周辺部の領域とで、半導体装置の有するパターンが異なっていることを特徴とする請求項1に記載のウェハ。
- それぞれ異なる領域に形成されている半導体装置は、一部のパッド形状を異ならせることによって、それぞれの半導体装置の有するパターンが異なっていることを特徴とする請求項1に記載のウェハ。
- それぞれ異なる領域に形成されている半導体装置は、一部のバンプ形状を異ならせることによって、それぞれの半導体装置の有するパターンが異なっていることを特徴とする請求項1に記載のウェハ。
- 形状を異ならせている前記パッドは、信号線が接続されていないパッドであることを特徴とする請求項3に記載のウェハ。
- 形状を異ならせている前記バンプは、信号線が接続されていないバンプであることを特徴とする請求項4に記載のウェハ。
- ウェハ上に複数の半導体装置を形成した後、個片に切り分けることによって個々の半導体装置を得る半導体装置の製造方法において、
上記ウェハ内が複数の領域に分けられ、各領域に形成される半導体装置の有するパターンが、各領域ごとに異なっていることを特徴とする半導体装置の製造方法。 - 各半導体装置が有するパターンはフォトリソグラフィー法によって形成されるものであり、
上記ウェハ上の各領域に形成される半導体装置の有するパターンは、露光時に使用するレチクルを交換することによって異ならせられることを特徴とする請求項7に記載の半導体装置の製造方法。 - 個片に切り分けられた後で不良が発見された半導体装置に対して、該半導体装置のウェハ上の位置情報を上記パターンの形状から判断し、
上記位置情報と不良結果とを製造工程にフィードバックすることを特徴とする請求項7に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006228384A JP2008053474A (ja) | 2006-08-24 | 2006-08-24 | ウェハ及びそれを用いた半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006228384A JP2008053474A (ja) | 2006-08-24 | 2006-08-24 | ウェハ及びそれを用いた半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008053474A true JP2008053474A (ja) | 2008-03-06 |
Family
ID=39237234
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006228384A Pending JP2008053474A (ja) | 2006-08-24 | 2006-08-24 | ウェハ及びそれを用いた半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2008053474A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009277853A (ja) * | 2008-05-14 | 2009-11-26 | Sharp Corp | 半導体チップ及びその製造方法 |
US9508559B2 (en) | 2012-10-22 | 2016-11-29 | Fujitsu Semiconductor Limited | Semiconductor wafer and method for manufacturing semiconductor device |
-
2006
- 2006-08-24 JP JP2006228384A patent/JP2008053474A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009277853A (ja) * | 2008-05-14 | 2009-11-26 | Sharp Corp | 半導体チップ及びその製造方法 |
US9508559B2 (en) | 2012-10-22 | 2016-11-29 | Fujitsu Semiconductor Limited | Semiconductor wafer and method for manufacturing semiconductor device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5076407B2 (ja) | 半導体装置及びその製造方法 | |
JP2006286966A (ja) | 半導体装置の生産管理方法及び半導体基板 | |
JP4717523B2 (ja) | 半導体装置及びその製造方法 | |
JP4509901B2 (ja) | 半導体部品製造システム、制御装置、およびコンピュータプログラム | |
JP2005277337A (ja) | 半導体装置及びその製造方法 | |
WO2019069192A1 (en) | TRENCH SCALE TESTING AND INITIALIZATION OF SMALL CHIPS | |
US20070082298A1 (en) | Method of manufacturing semiconductor device from semiconductor wafer | |
JP2008053474A (ja) | ウェハ及びそれを用いた半導体装置の製造方法 | |
JP2000228341A (ja) | 半導体集積回路 | |
JP2007036252A (ja) | 改善されたパッド構造を有する半導体装置及び半導体装置のパッド形成方法 | |
JP2006332177A (ja) | 半導体ウエハ、その製造方法及びマスク | |
JP2007081293A (ja) | 検査方法、半導体装置の製造方法およびプログラム | |
US10102615B2 (en) | Method and system for detecting hotspots in semiconductor wafer | |
TWI514492B (zh) | 驗證晶圓之電性測試是否存在偏移誤差的方法 | |
JP5426885B2 (ja) | 半導体装置、半導体装置の製造方法、半導体装置の製造装置 | |
US20080303177A1 (en) | Bonding pad structure | |
CN107632495B (zh) | 一种掩膜板微尘影响评估方法和系统 | |
JP2007042882A (ja) | 半導体装置、その製造方法及び半導体装置の個別管理情報認識方法 | |
TWI820734B (zh) | 具有辨識結構的半導體裝置、其製造方法及追溯其生產資訊的方法 | |
JP5341390B2 (ja) | 半導体チップ及びその製造方法 | |
US11257723B2 (en) | Inspection system and method for inspecting semiconductor package, and method of fabricating semiconductor package | |
JP7251014B2 (ja) | 半導体集積回路のパターンレイアウト方法、半導体チップの製造方法、半導体チップの評価方法および半導体チップ | |
US11449984B2 (en) | Method and system for diagnosing a semiconductor wafer | |
JP5341359B2 (ja) | 半導体装置の製造方法 | |
JP2007158354A (ja) | 半導体装置及びその製造方法 |