JP4641430B2 - 半導体装置 - Google Patents

Description

本発明は、テスト用プラグとテスト用配線が備えられる半導体装置に関する。

半導体装置は、多数の回路素子が形成された基板を有し、所期の動作、機能等を果たすように、各回路素子を結線して構成される。従来の半導体装置について、図１４を参照して簡単に説明する。

まず、半導体装置４００の製造方法について説明する。
図１４に示すように、まず、ｐ型のシリコンの基板４０２にフォトリソグラフィ技術を用いてヒ素を注入して、ｎ型の半導体領域４０４を形成する。そして、レジストパターンを除去した後、基板４０２上に下層層間絶縁膜４０８を形成する。続いてフォトリソグラフィー技術を用いて下層層間絶縁膜４０８に開孔部４１０を形成し、タングステン等の金属を開孔部４１０に充填してコンタクトプラグ４１４とする。

次いで、チタン膜、窒化チタン膜等からなるバリアメタル膜４１８とアルミニウム膜４２０を形成する。この後、アルミニウム膜４２０にレジストを塗布し、所定の配線パターンに露光して配線レジストパターンを形成する。この配線レジストパターンをマスクにして、バリアメタル膜４１８及びアルミニウム膜４２０をエッチングすることにより、アルミニウム配線４２４を形成する。このとき、コンタクトプラグ４１４の上端とアルミニウム配線４２４の一端とは平面視で重なるよう設定される。

この後、アルミニウム配線に上層層間絶縁膜４２８を形成し、下層層間絶縁膜４０８と同様の手順で開孔部４３０、ビアプラグ４３２を形成する。そして、ビアプラグ４３２と接続される金属電極４３４が上層層間絶縁膜４２８の上部に形成される。

このようにフォトリソグラフィ技術を用いて製造する際には、図１４に示すように、コンタクトプラグ４１４の上端とアルミニウム配線４２４の一端に平面視でずれが生じる場合がある。このずれに起因してコンタクトプラグ４１４とアルミニウム配線４２４が断線すると、半導体装置４００が所期の動作、機能等を果たさなくなる。そこで、断線を検出するべく評価対象のコンタクトプラグ４１４及びアルミニウム配線４２４と同様のテスト回路を作成した半導体装置が知られている。このテスト回路の通電状態を調べることにより、製品の不具合を予め検知することができるようになっている。

また、重ね合わせのずれを検出するものとして、隣接する２つの層のずれ量に応じて電気特性が変化する素子を埋設するものが提案されている（例えば、特許文献１参照。）。
特開２００１−１１８９０１号公報

ところで、平面視でコンタクトプラグ４１４がアルミニウム配線４２４からはみ出すと、図１５に示すように、エッチング工程にて配線下部のバリアメタル膜４１８のサイドエッチングが促進され、コンタクトプラグ４１４とアルミニウム配線４２４の接触面積が小さくなることが知られている。このようにコンタクトプラグ４１４とアルミニウム配線４２４の接触面積が小さくなると、装置の長期信頼性が損なわれる場合がある。

しかしながら、前述のテスト回路では、接触面積が小さくともコンタクトプラグ４１４とアルミニウム配線４２４が通電してしまうことから、サイドエッチング量の検出は困難である。
また、特許文献１に記載の半導体装置は、単に隣接する層のずれ量を検出するのみであり、バリアメタルのサイドエッチング量を検出することはできない。

本発明によれば、基板上の絶縁膜に、テスト用プラグが埋設されるとともに、前記テスト用プラグの上端と接続されるようテスト用配線が形成され、前記テスト用プラグと前記テスト用配線の接続状態に関する試験に供される半導体装置であって、前記テスト用プラグが前記テスト用配線から前記基板の平面視にてはみ出すよう構成し、前記テスト用配線と同層の前記テスト用プラグの近傍に、前記テスト用配線と最小配線ピッチの間隔をおいてサイドエッチング促進用配線を形成したことを特徴とする半導体装置が提供される。

この半導体装置においては、テスト用プラグがテスト用配線からはみ出すよう構成されているので、エッチング工程においてテスト用配線の下部のサイドエッチングが促進される。そして、テスト用プラグとテスト用配線の通電状態を調べることにより、テスト用プラグとテスト用配線が電気的に接続されていないならば、テスト用配線の下部が通電が維持できなくなる程にサイドエッチングが進展したことを把握することができる。
また、製造上の許容誤差よりもテスト用プラグをテスト用配線から大きくはみ出させることにより、製品として製造される装置よりも厳しい条件を設定することができる。これにより、この半導体装置でテスト用プラグとテスト用配線の通電が保証されれば、製品のサイドエッチングに対する安全量が比較的大きく確保される。

本発明の半導体装置によれば、サイドエッチングによる配線の欠損状態を的確に把握することができ、実用に際して極めて有利である。また、テスト結果をプラグと配線の設計にフィードバックすることにより、量産時における不良品の割合を低減して製品の歩留まりを向上させるとともに、装置の信頼性を向上させることができる。

図面を参照しつつ、本発明による半導体装置の好適な実施形態について詳細に説明する。以下の実施形態では、テスト用配線の他に、複数のサイドエッチング促進用配線が形成された例について説明する。尚、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。また、各図において、下層層間絶縁膜及び上層層間絶縁膜については、説明のため、ハッチングを省略して図示することとする。

図１は本発明の一実施形態を示す半導体装置の模式的な平面図であり、図２は図１のＡ−Ａ断面図である。
図１に示すように、この半導体装置１００は、基板１０２上の絶縁膜（例えば、下層層間絶縁膜１０８、上層層間絶縁膜１２８等）に、テスト用プラグ１１４が埋設されるとともに、テスト用プラグ１１４の上端と接続されるようテスト用配線１２４が形成され、テスト用プラグ１１４とテスト用配線１２４の接続状態に関する試験に供される。図２に示すように、半導体装置１００は、テスト用プラグ１１４がテスト用配線１２４から基板１０２の平面視にてはみ出すよう構成されている。

この多層配線構造をとる半導体装置１００の製造方法について、図３〜図１０を参照して説明する。図３は半導体領域が形成された状態の基板の平面図、図４は図３のＢ−Ｂ断面図である。
図３に示すように、まず、ｐ型のシリコンの基板１０２にフォトリソグラフィ技術を用いてヒ素を注入して、ともにｎ型の第１半導体領域１０４及び第２半導体領域１０６を形成する。図４に示すように、これらの半導体領域１０４，１０６は離隔した位置に形成される。そして、レジストパターンを除去した後、基板１０２上に下層層間絶縁膜１０８を形成する。

図５は下層層間絶縁膜にテスト用プラグ及びテスト補助プラグが埋設された状態の基板の平面図、図６は図５のＣ−Ｃ断面図である。
下層層間絶縁膜１０８の形成に続いて、図５に示すように、フォトリソグラフィー技術を用いて下層層間絶縁膜１０８に開孔部１１０，１１２を形成し、タングステン等の金属を開孔部１１０，１１２に充填してテスト用プラグ１１４及びテスト補助プラグ１１６とする。図６に示すように、テスト用プラグ１１４は、下端が第１半導体領域１０４に接続され、離隔して２箇所に形成される。本実施形態においては、各テスト用プラグ１１４は、平面視で１辺が０．２２μｍの正方形を呈する。

また、図５に示すように、テスト補助プラグ１１６は、下端が第２半導体領域１０６に接続され、複数箇所に形成される。各テスト補助プラグ１１６もまた、平面視で１辺が０．２２μｍの正方形を呈する。本実施形態においては、テスト補助プラグ１１６は、テスト用配線１２４に隣接する２つの直線状のサイドエッチング促進用配線１２６ごとに５つずつ長手方向に所定の設定間隔で設けられる。本実施形態においては、直列に並ぶ各テスト補助プラグ１１６の設定間隔は、最小プラグピッチの０．２４μｍである。

図７は下層層間絶縁膜上にバリアメタル膜及びアルミニウム膜が形成され所定のレジストパターンが施された状態の基板の平面図、図８は図７のＤ−Ｄ断面図である。
各プラグ１１４，１１６の形成に続いて、図８に示すように、下層層間絶縁膜１０８の上側に、チタン膜及び窒化チタン膜からなるバリアメタル膜１１８とアルミニウム膜１２０をこの順で形成する。この後、図７に示すように、アルミニウム膜１２０の上面にレジスト１２２を塗布し、所定の配線パターンに露光して配線レジストパターンを形成する。

図７に示すように、この配線レジストパターンは、離隔した各テスト用プラグ１１４を端部とした２つのテスト用配線１２４に対応するよう形成される。具体的には、各テスト用配線１２４のレジストパターンは、各テスト用プラグ１１４から互いに離隔する方向へ直線状に延びるよう形成される。また、各テスト用配線１２４のレジストパターンは幅が０．２２μｍである。ここで、一方のテスト用配線１２４のレジストパターンは、端部がテスト用プラグ１１４と上面視にて一致するよう形成される。また、他方のテスト用配線１２４のレジストパターンは、端部がテスト用プラグ１１４に対して、配線の長手方向に０．０４μｍ、幅方向に０．０４μｍだけずらして形成される。これにより、図７に示すように、平面視でテスト用プラグ１１４が、テスト用配線１２４から長手方向及び幅方向にはみ出すようになっている。

各テスト用プラグ１１４と各テスト用配線１２４は、評価対象のプラグ及び配線を所定のテスト寸法だけ基板１０２の平面視にて相対的にずらした形状となっている。すなわち、本実施形態においては、所定のテスト寸法は、配線の長手方向については０．０４μｍであり、幅方向については０．０４μｍである。また、特に図示していないが、評価対象のプラグ及び配線が同一の基板１０２の同層に形成されている。

また、図７に示すように、この配線レジストパターンは、他方のテスト用配線１２４の近傍に形成されたサイドエッチング促進用配線１２６に対応するよう形成される。このサイドエッチング促進用配線１２６の配線レジストパターンは、テスト用配線１２４の配線レジストパターンと所定の間隔をおいて平行に形成される。各サイドエッチング促進用配線１２６のレジストパターンも幅が０．２２μｍである。また。サイドエッチング促進用配線１２６のレジストパターンは、テスト用配線１２４の幅方向一方に並んで２つ、幅方向他方に並んで２つ形成され、計５つの配線が平行に並んだ状態となっている。図７に示すように、他方のテスト用配線１２４の端部よりも、各サイドエッチング促進用配線１２６の端部が長手方向に突出するよう形成される。また、テスト用配線１２４及び各サイドエッチング促進用配線１２６のレジストパターンは、最小配線ピッチで形成されている。本実施形態においては、最小配線ピッチは０．２４μｍである。

図８に示すように、テスト用配線１２４と隣接する２つのサイドエッチング促進用配線１２６のレジストパターンは、各テスト補助プラグ１１６の上方に形成される。これらのサイドエッチング促進用配線１２６のレジストパターンは、図７に示すように、各テスト補助プラグ１１６に対して幅方向にずらして形成される。一方のサイドエッチング促進用配線１２６においては、各テスト補助プラグ１１６がテスト用配線１２４と反対側に０．０４μｍはみ出し、他方のサイドエッチング促進用配線１２６においては、各テスト補助プラグ１１６がテスト用配線１２４側に０．０４μｍはみ出している。

図９はバリアメタル膜及びアルミニウム膜がエッチングされた状態の基板の平面図、図１０は図９のＥ−Ｅ断面図である。
このように形成された配線レジストパターンをマスクにして、バリアメタル膜１１８及びアルミニウム膜１２０をエッチングすることにより、図９に示すように、各テスト用配線１２４及び各サイドエッチング促進用配線１２６を形成する。このエッチングは、塩素ガスを用いたプラズマドライエッチングにより行われる。この半導体装置１００では、配線に関する許容誤差は０．０２μｍであり、各テスト用配線１２４及び各サイドエッチング促進用配線１２６は設計上の形成位置から幅方向及び長手方向に０．０２μｍまでずれることがあり得る。

ここで、他方のテスト用配線１２４では、テスト用プラグ１１４がテスト用配線１２４からはみ出していることから、図１０に示すように、バリアメタル膜１１８のサイドエッチングが生じやすい状態となっている。また、本実施形態においては、テスト用配線１２４に隣接してサイドエッチング促進用配線１２６が形成されていることからもサイドエッチングが促進される。図１０には、バリアメタル膜１１８にサイドエッチングが生じてテスト用プラグ１１４とテスト用配線１２４の接触面積が小さくなった状態を図示している。

また、各テスト補助プラグ１１６と接続されるサイドエッチング促進用配線１２６においても、各テスト補助プラグ１１６がサイドエッチング用配線１１０からはみ出していることから、バリアメタル膜１１８のサイドエッチングが生じやすい状態となっている。さらに、各テスト補助プラグ１１６と接続されるサイドエッチング促進用配線１２６は、テスト用配線１２４及び他のサイドエッチング促進用配線１２６に隣接していることからもサイドエッチングが促進される。

この後、上層層間絶縁膜１２８を形成し、下層層間絶縁膜１０８と同様の手順で開孔部１３０、ビアプラグ１３２を形成する。図２に示すように、２つのビアプラグ１３２が各テスト用配線１２４に接続される。そして、ビアプラグ１３２と接続される金属電極１３４が上層層間絶縁膜１２８の上部に形成され、図１に示す半導体装置１００となる。

以上のように構成された半導体装置１００は、各金属電極１３４を介して通電を行うことにより、テスト用プラグ１１４とテスト用配線１２４の電気的な接続状態に関する試験が行われる。このとき、試験者は、テスト用プラグ１１４とテスト用配線１２４が電気的に接続されていないならば、通電が維持できなくなる程にテスト用配線１２４の下部のサイドエッチングが進展したことを把握することができる。

また、製造上の許容誤差よりもテスト用プラグ１１４をテスト用配線１２４から大きくはみ出させることにより、製品として製造される装置よりも厳しい条件を設定することができる。これにより、この半導体装置１００でテスト用プラグ１１４とテスト用配線１２４の通電が保証されれば、製品のサイドエッチングに対する安全量が比較的大きく確保される。

このように、本実施形態の半導体装置１００によれば、サイドエッチングによるテスト用配線１２４の欠損状態を的確に把握することができ、実用に際して極めて有利である。また、テスト結果をプラグと配線の設計にフィードバックすることにより、量産時における不良品の割合を低減して製品の歩留まりを向上させるとともに、装置の信頼性を向上させることができる。

また、本実施形態の半導体装置１００は、テスト用プラグ１１４及びテスト用配線１２４が、評価対象のプラグ及び配線を相対的にずらした形状であるので、フォトリソグラフィ技術を用いた際のプラグと配線のずれにより、評価対象のプラグ及び配線においてサイドエッチングがどのように進展するかを確認することができる。

さらに、評価対象のプラグ及び配線が同一の基板１０２の同層に形成されているので、評価対象のプラグ及び配線と同条件でテスト用プラグ１１４及びテスト用配線１２４が形成されており、テスト用プラグ１１４及びテスト用配線１２４の試験結果により評価対象のプラグ及び配線をより的確に評価することができる。

例えば、テスト用プラグ１１４とテスト用配線１２４のテスト結果が良好であれば、評価対象のプラグ及び配線の信頼性を担保することができるので、評価対象のプラグ及び配線を有する半導体装置を製品としてそのまま出荷しても支障はない。また、例えば、テスト用プラグ１１４とテスト用配線１２４の試験結果が不良であれば、評価対象のプラグ及び配線の信頼性が確保されていないとして、評価対象のプラグ及び配線を有する半導体装置を不良品と判別することができる。

また、本実施形態の半導体装置１００によれば、テスト用配線１２４と最小配線ピッチの間隔をおいてサイドエッチング促進用配線１２６を形成したので、テスト用配線１２４のサイドエッチングが促進されやすく、サイドエッチングに関して厳しい状態で試験を行うことができる。

また、本実施形態の半導体装置１００によれば、各テスト補助プラグ１１６をサイドエッチング促進用配線１２６から平面視にてはみ出すよう構成したので、サイドエッチング促進用配線１２６の下部においてもサイドエッチングが促進される。これにより、サイドエッチング促進用配線１２６においても、サイドエッチングの進行度合い等を確認することができる。すなわち、テスト用プラグ１１４及びテスト用配線１２４によりプラグ及び配線の評価を行いつつ、例えば、サイドエッチングによる形状確認を行うことができ便利である。

尚、前記実施形態においては、テスト用配線１２４に隣接する２つのサイドエッチング促進用配線１２６にテスト補助プラグ１１６を形成したものを示したが、図１１及び図１２に示すように、隣接していないサイドエッチング促進用配線１２６にテスト補助プラグ１１６を形成してもよい。

また、同形状のテスト補助プラグ１１６を等間隔で並べ、互いに接続される複数組のテスト補助プラグ１１６及びサイドエッチング促進用配線１２６の接続状態が同じものを示したが、テスト補助プラグ１１６及びサイドエッチング促進用配線１２６の組のうち、少なくとも２組で互いの接続状態が異なるよう構成してもよい。例えば、図１１に示すようにテスト補助プラグ１１６の平面視の大きさを変更したり、図１２に示すようにテスト補助プラグ１１６同士の設定間隔を変えたりして、テスト補助プラグ１１６とサイドエッチング促進用配線１２６の接触状態が互いに異なるよう構成するとよい。このように接触状態が異なるよう構成することにより、一度に複数の条件の接触状態におけるサイドエッチングの進行状態を認識することができる。

図１１にはテスト補助プラグの横断面積を３種類設定したものを示す。各種類のテスト補助プラグ１１６はそれぞれ幅方向に０．２２μｍで形成され、長手方向にはそれぞれ０．１８μｍ、０．２２μｍ及び０．５μｍで形成される。また、長手方向が１．０μｍのテスト補助プラグ１１６を設定してもよい。この半導体装置２００では、１つのサイドエッチング促進用配線１２６について、１種類のテスト補助プラグ１１６が最小プラグピッチで複数並設されている。図１１においても、各テスト補助プラグ１１６とサイドエッチング促進用配線１１０のずれ量は幅方向に０．０４μｍであり、最小プラグピッチは０．２４μｍである。
また、例えば、テスト補助プラグ１１６の幅方向寸法を０．１８μｍ、０．５μｍ、１．０μｍ等に変化させてもよいし、幅方向のずれ量を０．０４μｍより大きくしてもよく、テスト補助プラグ１１６の寸法、形状、ずれ量等は任意に設定可能である。すなわち、接続状態が異なるテスト補助プラグ１１６及びサイドエッチング促進用配線１２６の組は、互いにテスト補助プラグ１１６の平面視の大きさが異なればよい。

図１２にはテスト補助プラグ１１６同士の間隔を３種類設定したものを示す。テスト補助プラグ１１６の形状は前記実施形態のテスト補助プラグ１１６と同形状であり、３種類の間隔は、それぞれ０．２４μｍ、０．４８μｍ、１．０μｍとなっている。この半導体装置３００では、３つのサイドエッチング促進用配線１２６にテスト補助プラグ１１６が形成され、１つのサイドエッチング促進用配線１２６について等間隔でテスト補助プラグ１１６が複数並設されている。図１２においても、テスト補助プラグ１１６とサイドエッチング促進用配線１２６のずれ量は幅方向に０．０４μｍである。
また、この場合も、例えば、テスト補助プラグ１１６の幅方向寸法を０．１８μｍ、０．５μｍ、１．０μｍ等に変化させてもよいし、幅方向のずれ量を０．０４μｍより大きくしてもよく、テスト補助プラグ１１６の寸法、形状、ずれ量等は任意に設定可能である。すなわち、接続状態が異なるテスト補助プラグ１１６及びサイドエッチング促進用配線１２６の組は、それぞれテスト補助プラグ１１６が他のテスト補助プラグ１１６と設定間隔をおいて設けられたものであり、互いに前記設定間隔が異なればよい。

また、前記実施形態においては、テスト用プラグ１１４及びテスト用配線１２４が一組であるものを示したが、複数組のテスト用プラグ１１４及びテスト用配線１２４を備え、各組ごとにテスト用プラグ１１４とテスト用配線１２６の接触状態を異なるようにしてもよい。この場合、各組のテスト用プラグ１１４とテスト用配線１２６で通電の有無を検出することにより、バリアメタル膜１１８のサイドエッチング量を把握することができる。

このとき、接続状態が異なるテスト用プラグ１１４及びテスト用配線１２４の組は、それぞれテスト用プラグ１１４及びテスト用配線１２４が同形状であり、互いにテスト用プラグ１１４とテスト用配線１２４の相対位置が異なるようにするとよい。例えば、テスト用プラグ１１４とテスト用配線１２４の幅方向及び長手方向のずれ量を、前記実施形態のような０．０４μｍのもの（図１３（ｂ）参照）に加え、０μｍのもの（図１３（ａ）参照）、０．１μｍのもの（図１３（ｃ）参照）、０．１６μｍのもの（図１３（ｄ）参照）、０．２２μｍのもの（図１３（ｅ）参照）を形成する。そして、各組のテスト用プラグ１１４とテスト用配線１２４で通電状態を調べ、０．１μｍのずれ量で通電し、０．１６μｍのずれ量で通電しないとする。この場合、０．１μｍのずれ量ではテスト用プラグ１１４とテスト用配線１２４の接触部分は幅方向及び長手方向に０．１２μｍであり、０．１６μｍのずれ量ではテスト用プラグ１１４とテスト用配線１２４の接触部分は幅方向及び長手方向に０．０６μｍであることから、一方向についてのサイドエッチング量は０．０６μｍ〜０．１２μｍであることが判明する。

図１３にはテスト用プラグ１１４とテスト用配線１２４のずれ量を変えることにより接触状態を変えたものを示したが、例えばバリアメタル膜１１８の厚さを変えても接触状態を変えることができる。
また、接触状態の異なる組み合わせのテスト用プラグ１１４とテスト用配線１２４が同一の基板１０２に形成されていなくとも、異なる接触状態のテスト用プラグ１１４とテスト用配線１２４の通電状態を調べることにより、サイドエッチング量を把握することは可能である。

また、前記実施形態においては、テスト用配線１１４とサイドエッチング促進用配線１２６を最小配線ピッチで平行に形成したものを示したが、評価対象のプラグ及び配線の周囲の状況を再現する場合などは、評価対象部位と同様のピッチで配線を形成してもよいし、各配線を平行としなくてもよい。また、テスト用配線１１４及びサイドエッチング促進用配線１２６の幅等も任意であるし、その他、具体的な細部構造等についても適宜に変更可能であることは勿論である。

本発明の一実施形態を示す半導体装置の模式的な平面図である。 図１のＡ−Ａ断面図である。 半導体領域が形成された状態の基板の平面図である。 図３のＢ−Ｂ断面図である。 下層層間絶縁膜にテスト用プラグ及びテスト補助プラグが埋設された状態の基板の平面図である。 図５のＣ−Ｃ断面図である。 下層層間絶縁膜上にバリアメタル膜及びアルミニウム膜が形成され所定のレジストパターンが施された状態の基板の平面図である。 図７のＤ−Ｄ断面図である。 バリアメタル膜及びアルミニウム膜がエッチングされた状態の基板の平面図である。 図９のＥ−Ｅ断面図である。 変形例を示すバリアメタル膜及びアルミニウム膜がエッチングされた状態の基板の平面図である。 変形例を示すバリアメタル膜及びアルミニウム膜がエッチングされた状態の基板の平面図である。 変形例を示すテスト用プラグとテスト用配線の平面説明図であって、（ａ）はずれ量が０μｍのものを示し、（ｂ）はずれ量が０．０４μｍのものを示し、（ｃ）はずれ量が０．１μｍのものを示し、（ｄ）はずれ量が０．１６μｍのものを示し、（ｅ）はずれ量が０．２２μｍのものを示す。 従来の半導体装置の模式的な断面図である。 従来の半導体装置の模式的な断面図である。

符号の説明

１００ 半導体装置
１０２ 基板
１０４ 第１半導体領域
１０６ 第２半導体領域
１０８ 下層層間絶縁膜
１１０ 開孔部
１１２ 開孔部
１１４ テスト用プラグ
１１６ テスト補助プラグ
１１８ バリアメタル膜
１２０ アルミニウム膜
１２２ レジスト
１２４ テスト用配線
１２６ サイドエッチング促進用配線
１２８ 上層層間絶縁膜
１３０ 開孔部
１３２ ビアプラグ
１３４ 金属電極
２００ 半導体装置
３００ 半導体装置

Claims (9)

1. 基板上の絶縁膜に、テスト用プラグが埋設されるとともに、前記テスト用プラグの上端と接続されるようテスト用配線が形成され、
   前記テスト用プラグと前記テスト用配線の接続状態に関する試験に供される半導体装置であって、
   前記テスト用プラグが前記テスト用配線から前記基板の平面視にてはみ出すよう構成し、
   前記テスト用配線と同層の前記テスト用プラグの近傍に、前記テスト用配線と最小配線ピッチの間隔をおいてサイドエッチング促進用配線を形成したことを特徴とする半導体装置。
2. 前記テスト用プラグと前記テスト用配線は、評価対象のプラグ及び配線を所定のテスト寸法だけ前記基板の平面視にて相対的にずらした形状であることを特徴とする請求項１に記載の半導体装置。
3. 多層配線構造をとり、
   前記テスト用プラグと前記テスト用配線は、評価対象のプラグ及び配線と同一の基板の同層に形成されることを特徴とする請求項１または２に記載の半導体装置。
4. 前記サイドエッチング促進用配線に上端が接続されるテスト補助プラグを備え、
   前記テスト補助プラグを前記サイドエッチング促進用配線から前記基板の平面視にてはみ出すよう構成したことを特徴とする請求項３に記載の半導体装置。
5. 互いに接続される前記テスト補助プラグ及び前記サイドエッチング促進用配線を複数組備え、
   前記テスト補助プラグ及び前記サイドエッチング促進用配線の組のうち、少なくとも２組で互いの接続状態が異なるよう構成したことを特徴とする請求項４に記載の半導体装置。
6. 接続状態が異なる前記テスト補助プラグ及び前記サイドエッチング促進用配線の組は、互いに前記テスト補助プラグの平面視の大きさが異なることを特徴とする請求項５に記載の半導体装置。
7. 接続状態が異なる前記テスト補助プラグ及び前記サイドエッチング促進用配線の組は、それぞれ該テスト補助プラグが他の前記テスト補助プラグと設定間隔をおいて設けられたものであり、互いに前記設定間隔が異なることを特徴とする請求項５または６に記載の半導体装置。
8. 互いに接続される前記テスト用プラグ及び前記テスト用配線を複数組備え、
   前記テスト用プラグ及び前記テスト用配線を組ごとに接続状態が異なるよう構成したことを特徴とする請求項１から７のいずれか一項に記載の半導体装置。
9. 接続状態が異なる前記テスト用プラグ及び前記テスト用配線の組は、それぞれ前記テスト用プラグ及び前記テスト用配線が同形状であり、互いに前記テスト用プラグと前記テスト用配線の相対位置が異なることを特徴とする請求項８に記載の半導体装置。

Images