JP2013008860A - 半導体装置の評価用ｔｅｇ、オーバーエッチング率の演算方法および半導体装置の評価方法 - Google Patents

Abstract

【課題】評価用ＴＥＧにおいて、ビアエッチングによる層間膜換算におけるオーバーエッチング量を数値化する。
【解決手段】第１の層間絶縁膜１２上の、ＶＩＡ実寸測定用パターン２の形成領域には下部配線を設けずに、ＶＩＡ抵抗測定用パターン４の形成領域には下部配線１４を設け、この上に第２の層間絶縁膜１６を生成する。この第２の層間絶縁膜１６に、エッチングによりビアホール２０ａを形成した後、導電性部材を堆積させてビアＴＥＧ２０を形成する。下層に下部配線１４が配置されたビアＴＥＧ２０（２０４）のビアホール深さｂと下層に下部配線１４が配置されないビアＴＥＧ２０（２０２）のビアホール深さａとの比からオーバーエッチング率（量）を演算する。
【選択図】 図４

Description

本発明は、半導体装置を評価するための評価用ＴＥＧ（Test Element Group）、オーバーエッチング率の演算方法および半導体装置の評価方法に関し、特に半導体装置のビアプラグまたはコンタクトプラグの評価用ＴＥＧ、オーバーエッチング率の演算方法および半導体装置の評価方法に関する。

従来、層間を接続するビアプラグや、半導体基板と接続するコンタクトプラグを評価する方法として評価用ＴＥＧを用いる方法が提案されている。すなわち、評価用のビアプラグやコンタクトプラグであるビアＴＥＧを用い、隣接する２つのビアＴＥＧどうしの上端を、上部配線により接続してその下層にメタル層を配置し、各ビアＴＥＧと上部配線と下層のメタル層とが一筆書き状に電気的に接続されたチェーン接続となるように、各ビアＴＥＧの下端部を前記下層のメタル層により電気的に接続する。そして、チェーン接続の両端のビアＴＥＧに測定用ＰＡＤを接続し、この測定用ＰＡＤを利用してチェーン接続されたビアＴＥＧ全体の電気測定を行うことで、各ビアＴＥＧのコンタクト抵抗のチェックや導通不良の検出などを行っている（例えば、特許文献１参照）。

特開２００６−５９８９５号公報

ところで、一般にビアＴＥＧは、エッチングによりビアホールを作製し（以下、ビアエッチングともいう）、このビアホールに導電性物質を積層して作製している。
このビアＴＥＧの評価を行う際には、上述のコンタクト抵抗のチェックや導通不良の検出などだけではなく、抵抗のオーミック性に関わるビアエッチングにおけるオーバーエッチング量のチェックも行う必要がある。

しかしながら、下層にメタル配線を配置した場合、前記上部配線と下層のメタル層との間に配置される層間絶縁膜の層間膜換算におけるオーバーエッチング量を検出することは困難である。
そのため、ビアエッチングによる層間膜換算におけるオーバーエッチング量を検出することのできる方法が望まれていた。

本発明は、上記した点を鑑みてなされたものであり、ビアエッチングによる層間膜換算におけるオーバーエッチング量を数値化することの可能な半導体装置の評価用ＴＥＧ、オーバーエッチング率の演算方法および半導体装置の評価方法を提供することを目的としている。

本発明の請求項１にかかる半導体装置の評価用ＴＥＧは、半導体基板上に成膜された第１の絶縁層と、当該第１の絶縁層上に成膜された第２の絶縁層と、当該第２の絶縁層中に形成された複数のビアホールと、前記第２の絶縁層上に形成され且つ前記ビアホールの上端側と電気的コンタクトが可能な上部コンタクト部と、を備える半導体装置の評価用ＴＥＧであって、前記複数のビアホールは、当該複数のビアホールのうちの一部の複数のビアホールからなり且つ一列に並んだ第１のパターンと、他の複数のビアホールからなり且つ一列に並んだ第２のパターンとを形成し、前記第１のパターンは、前記上部コンタクト部を、当該上部コンタクト部に接する一のビアホールを経て前記第１の絶縁層上の配線層に形成された下部コンタクト部に電気的に接続し、当該下部コンタクト部を、当該第１のパターン内で隣接する他のビアホールの下端側と接する他の下部コンタクト部および当該隣接するビアホールを経て該ビアホールの上端側に接する上部コンタクト部に電気的に接続することを繰り返すことで、当該第１のパターンに含まれる複数のビアホールを電気的にチェーン接続したパターンであり、前記第２のパターンは、前記第１のパターンにおける前記下部コンタクト部を省略したパターンと同じパターンであって、前記第１のパターンを形成する複数のビアホールの列と、前記第２のパターンを形成する複数のビアホールの列とは、隣接して配置されることを特徴としている。

本発明の請求項２にかかるオーバーエッチング率の演算方法は、請求項１に記載の半導体装置の評価用ＴＥＧを用いたオーバーエッチング率の演算方法であって、前記第１のパターンに含まれるビアホールのビアホール深さおよび前記第２のパターンに含まれるビアホールのビアホール深さを測長するステップと、測長した前記第１のパターンに含まれるビアホールのビアホール深さと前記第２のパターンに含まれるビアホールのビアホール深さとの比に基づいてオーバーエッチング率を演算するステップと、を備えることを特徴としている。

本発明の請求項３にかかる半導体装置の評価方法は、請求項１に記載の半導体装置の評価用ＴＥＧを用いた半導体装置の評価方法であって、前記第１のパターンに含まれるビアホールのビアホール深さおよび前記第２のパターンに含まれるビアホールのビアホール深さを測長するステップと、測長した前記第１のパターンに含まれるビアホールのビアホール深さと前記第２のパターンに含まれるビアホールのビアホール深さとの比に基づいてオーバーエッチング率を演算するステップと、予め設定した前記オーバーエッチ率と前記第１のパターンに含まれるビアホールに形成される評価用プラグの抵抗値のばらつきとの関係および演算した前記オーバーエッチ率に基づき、前記評価用プラグを評価するステップと、を備えることを特徴としている。

また、請求項４にかかる半導体装置の評価方法は、前記オーバーエッチ率と前記第１のパターンに含まれるビアホールに形成される評価用プラグの抵抗値のばらつきとの関係は、前記オーバーエッチ率が大きいときほど、前記抵抗値のばらつきが大きくなる関係にあることを特徴としている。

本発明によれば、ビアホールの下端側が下部コンタクト部に接する第１のパターンに含まれるビアホールと、ビアホールの下端側に下部コンタクト部が設けられていない第２のパターンに含まれるビアホールとが隣接して形成される。前記第１のパターンおよび第２のパターンに含まれるビアホールをエッチングにより形成した場合、第２のパターンに含まれるビアホールの下端側には下部コンタクト部が存在しないため、第２のパターンに含まれるビアホールのビアホール深さは第２の絶縁層のエッチング速度を反映した値となる。よって第１のパターンに含まれるビアホールのビアホール深さと第２のパターンに含まれるビアホールのビアホール深さとの比からオーバーエッチング率を求めることによって、第１のパターンに含まれるビアホールにおける第２の絶縁層換算のオーバーエッチング率を数値化することができる。

また、このようにして求められるオーバーエッチング率と第１のパターンに含まれるビアホールに形成される評価用プラグの抵抗値のばらつきとの関係を求めこれを用いることにより、算出したオーバーエッチング率から、前記第１のパターンに含まれるビアホールに形成される評価用プラグの抵抗値のばらつきを予測することができる。よって、予測結果に基づき評価用ＴＥＧを評価することができる。

本発明の評価用ＴＥＧの一例を示す模式平面図である。 図１のＡ−Ａ断面図である。 図１のＢ−Ｂ断面図である。 図１のＣ−Ｃ断面図である。 ＶＩＡ抵抗測定用パターンのビアＴＥＧの抵抗値を累積確率分布で示した図である。 ＦＩＢ観察画像の一例である。 本発明の評価用ＴＥＧを用いた評価手順の一例を示すフローチャートである。

以下、図面を参照して本発明の実施の形態を説明する。
図１は、本発明の一実施形態を示す、ビアプラグの評価用ＴＥＧ（以下、単に評価用ＴＥＧという。）の模式平面図、図２は、図１のＡ−Ａ断面図、図３は、図１のＢ−Ｂ断面図、図４は、図１のＣ−Ｃ断面図である。なお、図３および図４は断面の一部を省略している。

本発明における評価用ＴＥＧは、図１〜図４に示すように、ビアホールの実寸測定用のＶＩＡ実寸測定用パターン２と評価用のビアプラグであるビアＴＥＧの抵抗値測定用のＶＩＡ抵抗測定用パターン４とを含む。
ＶＩＡ実寸測定用パターン２は図４に示すように、下層の第１の層間絶縁膜１２の上に第２の層間絶縁膜１６が形成され、この第２の層間絶縁膜１６の上に上部配線１８が形成される。そして、この上部配線１８と電気的に接続されるビアＴＥＧ２０が第２の層間絶縁膜１６に一列に複数形成される。

一方、ＶＩＡ抵抗測定用パターン４は、下層の第１の層間絶縁膜１２の上に下部配線１４が形成され、この下部配線１４および第１の層間絶縁膜１２の上に第２の層間絶縁膜１６が形成され、この第２の層間絶縁膜１６の上に上部配線１８が形成される。そして、上部配線１８と下部配線１４とに電気的に接続されるビアＴＥＧ２０が第２の層間絶縁膜１６に一列に複数形成される。また、ＶＩＡ抵抗測定用パターン４を形成するビアＴＥＧ２０は、当該ビアＴＥＧ２０の列と前記ＶＩＡ実寸測定用パターン２を形成するビアＴＥＧ２０の列とが隣接するように配置される。

その結果、上部配線１８と下部配線１４とにより複数のビアＴＥＧ２０が一連に接続されて図３に示すようにチェーン構造が形成される。なお、チェーン構造の端部に相当する上部配線１８部分には図示しない測定用ＰＡＤが接続され、チェーン構造の両端の測定用ＰＡＤを用いることによって抵抗値の測定などができるようになっている。
前述のＶＩＡ実寸測定用パターン２の場合には、下部配線１４が設けられていないため、図２に示すように、ビアＴＥＧ２０のチェーン構造は形成されない。

なお、図１〜図４において、１８ａは上部配線１８に形成された上部コンタクト部、１４ａは下部配線１４に形成された下部コンタクト部である。
前記評価用ＴＥＧは、公知のビアプラグの作製方法と同様の手順で形成する。すなわち図４に示すように、まず第１の層間絶縁膜１２を生成する。そして、第１の層間絶縁膜１２のＶＩＡ抵抗測定用パターン４の形成領域には所定の下部配線１４を形成する。一方、層間絶縁膜１２のＶＩＡ実寸測定用パターン２の形成領域には下部配線１４を形成しない。

次に、ＶＩＡ実寸測定用パターン２およびＶＩＡ抵抗測定用パターン４の形成領域に第２の層間絶縁膜１６を形成する。この第２の層間絶縁膜１６にビアＴＥＧ２０を形成するためのビアホール２０ａをエッチングにより形成する。このエッチングは、ＶＩＡ実寸測定用パターン２およびＶＩＡ抵抗測定用パターン４の形成領域ともに同一のエッチング条件で行い、ＶＩＡ抵抗測定用パターン４の形成領域においてビアホール２０ａが下部配線１４に到達するように行う。

次に、ビアホール２０ａ内に導電性部材を堆積させてビアＴＥＧ２０を作製し、このビアＴＥＧ２０と導通するように上部配線１８を作製する。
これによって、ＶＩＡ実寸測定用パターン２の形成領域には、上端に上部配線１８が設けられてこの上部配線１８と電気的に接続され、下端には下部配線が設けられていないビアＴＥＧ２０（２０２）が形成される。

一方、ＶＩＡ抵抗測定用パターン４の形成領域には、上端には上部配線１８が設けられ下端には下部配線１４が設けられこれら上部配線１８および下部配線１４と電気的に接続されたビアＴＥＧ２０（２０４）が形成される。
次に、本発明の評価用ＴＥＧによる評価方法を説明する。
まず、上述のように作製した評価用ＴＥＧにおいて、図１のＣ−Ｃ線で切断して、図４に示す断面を獲得し、ＶＩＡ実寸測定用パターン２におけるビアＴＥＧ２０２とＶＩＡ抵抗測定用パターン４におけるビアＴＥＧ２０４とのそれぞれについて断面観察を行う。
そして、図４に示すように、ビアＴＥＧ２０２のビアホール深さａと、ビアＴＥＧ２０４のビアホール深さｂとを測長する。

次に、ビアＴＥＧ２０２のビアホール深さａとビアＴＥＧ２０４のビアホール深さｂとの比からオーバーエッチング率（量）ＯＥを演算する。具体的には、次式（１）から演算する。
ＯＥ＝（ａ−ｂ）／ｂ ……（１）
ここで、図５はビアホールを形成するためのエッチングの加工条件を異ならせて、ビアＴＥＧ２０４を形成した場合の、ＶＩＡ抵抗測定用パターン４のチェーン構造について測定した抵抗値の累積確率分布を示したものである。なお、図５において、Ａは加工条件Ｋ１、Ｂは加工条件Ｋ２、Ｃは加工条件Ｋ３でＶＩＡ抵抗測定用パターン４を形成した場合の抵抗値の累積確率分布を表す。横軸はチェーン構造毎の抵抗値「Ｒ（ｏｈｍ）／Ｖｉａ」を表し、縦軸は累積確率分布を表す。

また、加工条件別のビアＴＥＧ２０２およびビアＴＥＧ２０４についてＦＩＢ（収束イオンビーム）分析装置を用いて、ＦＩＢ観察を行ったＦＩＢ観察画像および各ビアホール深さａおよびｂの測定結果を図６に示す。図６（ａ）は加工条件Ｋ１、図６（ｂ）は加工条件Ｋ２、図６（ｃ）は加工条件Ｋ３におけるＦＩＢ観察画像を表す。なお、図６は、ＦＩＢ観察画像写真から図面を起こしたものである。

図５からわかるように、加工条件Ｋ１で作製したＶＩＡ抵抗測定用パターン４は比較的抵抗値のばらつきが小さく良好であるが、加工条件Ｋ２および加工条件Ｋ３で作製したＶＩＡ抵抗測定用パターン４の場合には抵抗値のばらつきが比較的大きい。
また、図６からわかるように、加工条件Ｋ１で作製したＶＩＡ抵抗測定用パターン４のオーバーエッチング率（量）ＯＥは５５％であるのに対し、加工条件Ｋ２の場合のオーバーエッチング率（量）ＯＥは７２％、加工条件Ｋ３の場合のオーバーエッチング率（量）ＯＥは７９％であり、オーバーエッチング率（量）が大きい。

図５および図６から、抵抗値のばらつきはオーバーエッチング率（量）に依存し、オーバーエッチング率（量）が大きいときほど、チェーン構造におけるビアＴＥＧ２０４の抵抗値のばらつきが大きくなることがわかる。
したがって、オーバーエッチング率（量）を測定することによってチェーン構造におけるビアＴＥＧ２０４の抵抗値のばらつきを予測することができる。

ここで、下部配線１４の上に形成されるビアＴＥＧ２０４のビアホール形状は、オーバーエッチングが生じる加工条件でビアエッチングが行われたとしても、下部配線１４によりオーバーエッチングが抑制されやすい。そのため、異なる加工条件で形成されたビアＴＥＧ２０４のビアホール形状を観察したとしてもそれほど差はなく、ビアＴＥＧ２０４のビアホール形状を観察することによりオーバーエッチング量を検出することは困難である。

これに対し、上述のようにビアＴＥＧ２０２および２０４を形成し、下部配線１４が設けられていないビアＴＥＧ２０２と下部配線１４が設けられたビアＴＥＧ２０４のビアホール深さを利用して前記（１）式からオーバーエッチング率（量）を演算することによって、ビアＴＥＧ２０４のオーバーエッチング量を容易且つ的確に数値化することができる。

また、ビアＴＥＧ２０４のビアホール深さｂは第２の層間絶縁膜１６のエッチング速度と下部配線１４のエッチング速度とで決定されるが、第２の層間絶縁膜１６の下に下部配線１４が設けられており下部配線１４によりエッチングが抑制されるため、ビアホール深さｂは第２の層間絶縁膜１６のエッチング速度を略反映した値となる。また、ビアＴＥＧ２０２の下部には下部配線が設けられていないためビアＴＥＧ２０２のビアホール深さａは第２の層間絶縁膜１６のエッチング速度を反映した値となる。

したがってこのように第２の層間絶縁膜１６のエッチング速度を略反映したビアホール深さａおよびｂを用いてオーバーエッチング率（量）を演算することによって、第２の層間絶縁膜換算のオーバーエッチング量を定量化したオーバーエッチング率（量）を容易に得ることができる。
また、図１に示すように、ＶＩＡ実寸測定用パターン２におけるビアＴＥＧ２０２の列とＶＩＡ抵抗測定用パターン４におけるビアＴＥＧ２０４の列とを隣り合うように配置している。

そのため、ビアＴＥＧ２０２とビアＴＥＧ２０４とが距離をもって配置される場合に比較して、ビアＴＥＧ２０２およびビアＴＥＧ２０４のビアホール２０ａをエッチングにより形成する工程において、ビアホール２０ａに対するエッチング条件をより一致させることができる。つまり、ビアＴＥＧ２０２およびビアＴＥＧ２０４の配置位置が距離をもって配置されることに起因する、ビアホール２０ａ作製時におけるエッチング条件の誤差を抑制することができ、すなわち、ビアＴＥＧ２０２およびビアＴＥＧ２０４のビアホール深さａ、ｂとして、第２の層間絶縁膜１６のエッチング速度をより的確に反映した検出値を得ることができる。そのため、より的確にオーバーエッチング率の算出を行うことができる。

また、前述のように、オーバーエッチング率（量）からビアＴＥＧ２０４のチェーン構造の抵抗値のばらつきを予測することができる。したがって、従来から行われている、チェーン構造による抵抗値のオーミック測定やＦＩＢ観察に加えて、オーバーエッチング率（量）の計測を加えることで抵抗値のばらつきすなわち異常を予測することができる。
そのため、オーミック測定やＦＩＢ観察、オーバーエッチング率（量）の測定結果を総合的に判断することによって、例えばチェーン構造による抵抗値のオーミック測定の結果が異常であり且つオーバーエッチング率（量）が大きい場合には、抵抗値の異常の原因がオーバーエッチングによるものであると推定することができる。

図７は、本発明の評価用ＴＥＧを用いた評価方法の一例を示すフローチャートである。
上述の手順で作製した評価用ＴＥＧにおいて、まずＶＩＡ抵抗測定用パターン４を用いてチェーン構造の抵抗値を測定し、オーミック測定を行う（ステップＳ１）。
次に、評価用ＴＥＧを図１のＣ−Ｃ線で切断し、図４のＣ−Ｃ断面を得る。そして、このＣ−Ｃ断面においてＦＩＢ（収束イオンビーム）分析装置を用いてＦＩＢ観察を行う（ステップＳ２）。
また、ＦＩＢ（収束イオンビーム）分析装置を用いたＦＩＢ観察画像からビアＴＥＧ２０２のビアホール深さａと、ビアＴＥＧ２０４のビアホール深さｂとを測長する（ステップＳ３）。

次に、前記（１）式から、オーバーエッチング率（量）を演算する（ステップＳ４）。
次に、求めたオーバーエッチング率（量）の大きさから抵抗値のばらつきを予測する（ステップＳ５）。
そして、ステップＳ１でのオーミック抵抗の抵抗値の測定結果、ステップＳ２でのＦＩＢ観察の結果、ステップＳ５でのオーバーエッチング率（量）に基づく抵抗値のばらつきの予測結果に基づき評価用ＴＥＧを評価する。例えば、抵抗値の測定結果から抵抗値が異常傾向にあり且つオーバーエッチング率（量）が比較的大きければ、抵抗値の異常はオーバーエッチングによるものと予測することができる。
逆にオーバーエッチング率（量）が比較的小さい場合にはその他の要因によるものと予測することができる。さらに、このとき例えばＦＩＢ観察結果からエッチング不足と予測されるときには、エッチング不足によるものと予測することができる。

なお、上記実施の形態においては、評価用ＴＥＧとしてビアプラグを適用した場合について説明したが、コンタクトプラグであっても適用することができる。コンタクトプラグの場合には、下層に半導体装置を配置したコンタクトプラグに相当するビアＴＥＧと、下層に半導体装置を配置しないビアＴＥＧとを設ける。そして、上記と同様にこれらビアＴＥＧのビアホール深さを測長し、これらに基づきオーバーエッチング率（量）を演算すればよい。

ここで、上記実施の形態において、第１の層間絶縁膜１２が第１の絶縁層に対応し、第２の層間絶縁膜１６が第２の絶縁層に対応し、ビアホール２０ａがビアホールに対応し、上部コンタクト部１８ａが上部コンタクト部、下部コンタクト部１４ａが下部コンタクト部に対応し、ＶＩＡ抵抗測定用パターン４が第１のパターンに対応し、ＶＩＡ実寸測定用パターン２が第２のパターンに対応している。また、ビアＴＥＧ２０が評価用プラグに対応している。

また、ビアＴＥＧ２０４のビアホール深さｂが第１のパターンに含まれるビアホールのビアホール深さに対応し、ビアＴＥＧ２０２のビアホール深さａが第２のパターンに含まれるビアホールのビアホール深さに対応し、図７のステップＳ３の処理が、第１のパターンに含まれるビアホールのビアホール深さおよび第２のパターンに含まれるビアホールのビアホール深さを測長するステップに対応し、ステップＳ４の処理がオーバーエッチング率を演算するステップに対応し、ステップＳ６の処理が評価用プラグを評価するステップに対応している。

２ ＶＩＡ実寸測定用パターン（第２のパターン）
４ ＶＩＡ抵抗測定用パターン（第１のパターン）
１２ 第１の層間絶縁膜（第１の絶縁層）
１４ 下部配線
１４ａ 下部コンタクト部
１６ 第２の層間絶縁膜（第２の絶縁層）
１８ 上部配線
１８ａ 上部コンタクト部
２０、２０２、２０４ ビアＴＥＧ

Claims (4)

1. 半導体基板上に成膜された第１の絶縁層と、
   当該第１の絶縁層上に成膜された第２の絶縁層と、
   当該第２の絶縁層中に形成された複数のビアホールと、
   前記第２の絶縁層上に形成され且つ前記ビアホールの上端側と電気的コンタクトが可能な上部コンタクト部と、
   を備える半導体装置の評価用ＴＥＧであって、
   前記複数のビアホールは、当該複数のビアホールのうちの一部の複数のビアホールからなり且つ一列に並んだ第１のパターンと、他の複数のビアホールからなり且つ一列に並んだ第２のパターンとを形成し、
   前記第１のパターンは、前記上部コンタクト部を、当該上部コンタクト部に接する一のビアホールを経て前記第１の絶縁層上の配線層に形成された下部コンタクト部に電気的に接続し、当該下部コンタクト部を、当該第１のパターン内で隣接する他のビアホールの下端側と接する他の下部コンタクト部および当該隣接するビアホールを経て該ビアホールの上端側に接する上部コンタクト部に電気的に接続することを繰り返すことで、当該第１のパターンに含まれる複数のビアホールを電気的にチェーン接続したパターンであり、
   前記第２のパターンは、前記第１のパターンにおける前記下部コンタクト部を省略したパターンと同じパターンであって、
   前記第１のパターンを形成する複数のビアホールの列と、前記第２のパターンを形成する複数のビアホールの列とは、隣接して配置されることを特徴とする半導体装置の評価用ＴＥＧ。
2. 請求項１に記載の半導体装置の評価用ＴＥＧを用いたオーバーエッチング率の演算方法であって、
   前記第１のパターンに含まれるビアホールのビアホール深さおよび前記第２のパターンに含まれるビアホールのビアホール深さを測長するステップと、
   測長した前記第１のパターンに含まれるビアホールのビアホール深さと前記第２のパターンに含まれるビアホールのビアホール深さとの比に基づいてオーバーエッチング率を演算するステップと、を備えることを特徴とするオーバーエッチング率の演算方法。
3. 請求項１に記載の半導体装置の評価用ＴＥＧを用いた半導体装置の評価方法であって、
   前記第１のパターンに含まれるビアホールのビアホール深さおよび前記第２のパターンに含まれるビアホールのビアホール深さを測長するステップと、
   測長した前記第１のパターンに含まれるビアホールのビアホール深さと前記第２のパターンに含まれるビアホールのビアホール深さとの比に基づいてオーバーエッチング率を演算するステップと、
   予め設定した前記オーバーエッチ率と前記第１のパターンに含まれるビアホールに形成される評価用プラグの抵抗値のばらつきとの関係および演算した前記オーバーエッチ率に基づき、前記評価用プラグを評価するステップと、を備えることを特徴とする半導体装置の評価方法。
4. 前記オーバーエッチ率と前記第１のパターンに含まれるビアホールに形成される評価用プラグの抵抗値のばらつきとの関係は、前記オーバーエッチ率が大きいときほど、前記抵抗値のばらつきが大きくなる関係にあることを特徴とする請求項３記載の半導体装置の評価方法。

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