JP2012064807A

JP2012064807A - 半導体装置の製造方法

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Publication number: JP2012064807A
Application number: JP2010208460A
Authority: JP
Inventors: Osamu Fujita; 修藤田
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2010-09-16
Filing date: 2010-09-16
Publication date: 2012-03-29
Also published as: US20120070918A1

Abstract

【課題】深さが深く幅が狭い溝の深さを把握できる半導体装置の製造方法を提供する。
【解決手段】半導体基板１に平面視環状の複数の環状溝２を形成する環状溝形成工程と、環状溝２の下端よりも下層に配置された半導体基板１を介して、複数の環状溝２から選ばれた第１環状溝２ａの平面視内側表面と、第１環状溝２ａとは別の環状溝２である第２環状溝２ｂの平面視内側表面との間の抵抗を測定し、実測抵抗値を得る抵抗測定工程と、実測抵抗値を用いて環状溝２の深さを算出する算出工程とを備える半導体装置の製造方法とする。
【選択図】図５

Description

本発明は、半導体装置の製造方法に関し、特に、半導体基板に形成された溝の深さを測定する工程を備える工程を備える半導体装置の製造方法に関する。

従来から半導体装置を製造する工程において、半導体基板に穴や溝（トレンチ）を形成している。例えば、半導体装置の製造工程において、シリコン基板に、トランジスタなどの能動素子を設ける活性領域を囲む素子分離領域を形成する場合、シリコン基板をエッチングしてシリコン基板に溝を形成している。素子分離領域を形成する場合、シリコン基板自体に溝を形成するため、溝の深さを規定するストッパー層が存在しない状態でシリコン基板のエッチングを実施する。このため、通常、エッチング時間を制御することにより溝の深さを制御している。

エッチング条件を制御することにより溝の深さを制御する方法は、ストッパー層を用いる場合と比較して技術的な難易度が高い。しかし、素子分離領域の溝を形成する場合には、経験的な技術の蓄積に基づいてエッチング条件を制御することにより、高精度で深さを制御できる状況になっている。

また、従来から半導体装置の製造工程において、半導体基板に穴や溝を形成する場合には、穴や溝を形成する条件を決定したり、穴や溝が所定の寸法で形成されているかを確認したりするために、穴や溝の深さの測定が行われている。穴や溝の深さを測定する方法としては、一般に、ＡＦＭ（原子間引力顕微鏡（ＡｔｏｍｉｃＦｏｒｃｅＭｉｃｒｏｓｃｏｐｅ））やＳＣＤ（ＳｐｅｃｔｒａＣｒｉｔｉｃａｌＤｉｍｅｎｓｉｏｎ）などが用いられている。

半導体基板上の微細構造の寸法値および側壁形状を測定する装置としては、半導体基板の主面に対し所定の照射角度を保って順次異なる複数の照射エネルギーで電子ビームを走査すると共に前記半導体基板内に発生する基板電流を測定する測定手段と、測定手段により測定された基板電流値を記憶する記憶手段と、記憶手段に記憶された基板電流と照射エネルギーとの関係に基づき半導体基板上の微細構造を推定する推定手段と、を具備する非破壊測定装置が提案されている（例えば、特許文献１参照）。

また、非破壊で配線穴工程のオーバーエッチ量を定量計測する方法として、下地層の存在する領域に形成された穴の深さと、前記下地層が存在しない領域に形成された穴の深さとを計測・比較することにより、これら穴のエッチング状態を判断して適正深さの穴を形成するエッチングの条件出し工程を有する半導体装置の製造方法が提案されている（例えば、特許文献２参照）。

また、特許文献３には、検査パターン領域における検査パターン上の層抵抗を四探針法で測定することにより製品チップ領域での開口内の埋め込み状態を検査する半導体装置の製造方法が記載されている。

特開２００４−６４００６号公報特開２００５−１５０３４０号公報特開平１０−１５４７３７号公報

しかしながら、従来の穴や溝の深さを測定する方法は、半導体装置の製造工程において、深さが深く幅が狭い穴や溝を形成した場合に、その深さを確認するために用いることは困難であった。
具体的に、半導体装置の製造工程において、半導体基板に深さが深く幅が狭い溝を形成する場合としては、例えば、半導体チップを複数積層してなる積層チップを備える半導体装置を製造するために、半導体基板を貫通する貫通電極を有する半導体チップを形成する場合などが挙げられる。

半導体チップの貫通電極は、半導体基板に貫通電極の形状に対応する溝を設け、溝内に導電材料を充填する方法によって形成されている。貫通電極は、通常、直径１０〜３０μｍ、深さ５０μｍ程度の円柱形状のものである。したがって、貫通電極の形状に対応する溝の深さは、通常０．３μｍ程度の深さである素子分離領域の溝と比較して非常に深いものとなる。しかし、貫通電極の形状に対応する溝は、幅も十分に広いものであるので、素子分離領域の溝と同様に、ＡＦＭやＳＣＤを用いて深さを測定することができる。

しかし、Ｃｕなどからなる貫通電極を形成する場合など、貫通電極の周囲を囲むように、熱拡散防止バリヤ膜として機能する環状の絶縁膜を半導体基板に埋め込み形成する場合には、半導体基板自体に絶縁膜の形状に対応する環状の溝を形成し、環状の溝内に絶縁材料を充填して絶縁膜を形成してから、絶縁膜の平面視内側の領域に貫通電極を形成している。絶縁膜の形状に対応する環状の溝は、貫通電極と同じ深さとされるため深いものであり、幅は半導体装置の微細化に対応させるために狭いものとされている。

このような深さが深く幅が狭い穴や溝は、従来の技術では、半導体装置の製造工程において、非破壊で測定することは困難であった。すなわち、深さが深く幅が狭い穴や溝は、ＡＦＭを用いて深さを測定しようとしても、針が底まで届かないため測定が困難である。また、深さが深く幅が狭い穴や溝は、ＳＣＤを用いて深さを測定しようとしても、光が溝の底に届きにくいため測定が困難である。しかも、絶縁膜の形状に対応する環状の溝にように、壁面が曲面である場合、同じ幅および深さの線状の溝と比較して、より光が溝の底に届きにくく、より一層ＳＣＤを用いての測定が困難であった。

また、深さが深く幅が狭い溝の深さの制御は、浅く広い溝と比較して技術的な難易度が高いものである。また、貫通電極の周囲に形成される絶縁膜の形状に対応する環状の溝のように、半導体基板自体に形成される溝は、溝の深さを規定するストッパー層が存在しない状態で半導体基板をエッチングすることによって形成される。したがって、半導体基板自体に形成された溝は、深さの制御の技術的な難易度が高いものとなる。このような深さの制御の技術的な難易度が高い溝は、形成後に、溝の深さが許容値の範囲となっているかどうかを把握する必要性が高いものである。

特に、貫通電極の周囲に形成される絶縁膜の形状に対応する環状の溝の深さは、積層チップの特性に影響を与えるものであるため、深さが許容値の範囲となっているかどうかは、非常に重要である。このため、半導体装置の製造工程において、貫通電極の周囲に形成される絶縁膜の形状に対応する環状の溝の形成後に、溝の深さが許容値の範囲となっているかどうかを確認する必要性は高かった。

本発明者は、上記課題を解決するために鋭意検討を重ねた。その結果、半導体基板に平面視環状の複数の環状溝を形成し、環状溝の下端よりも下層に配置された前記半導体基板を介して、複数の前記環状溝から選ばれた第１環状溝の平面視内側表面と、前記第１環状溝とは別の前記環状溝である第２環状溝の平面視内側表面との間の抵抗を測定し、その抵抗値を用いて前記環状溝の深さを算出することにより、環状溝が、深さが深く幅が狭いものであったとしても、環状溝の壁面の形状に関わらず非破壊で溝の深さを容易に測定できることを見出し、本発明を想到した。

本発明の半導体装置の製造方法は、半導体基板に平面視環状の複数の環状溝を形成する環状溝形成工程と、前記環状溝の下端よりも下層に配置された前記半導体基板を介して、複数の前記環状溝から選ばれた第１環状溝の平面視内側表面と、前記第１環状溝とは別の前記環状溝である第２環状溝の平面視内側表面との間の抵抗を測定し、実測抵抗値を得る抵抗測定工程と、前記実測抵抗値を用いて前記環状溝の深さを算出する算出工程とを備えることを特徴とする。

本発明の半導体装置の製造方法は、環状溝の下端よりも下層に配置された前記半導体基板を介して、複数の前記環状溝から選ばれた第１環状溝の平面視内側表面と、前記第１環状溝とは別の前記環状溝である第２環状溝の平面視内側表面との間の抵抗を測定し、実測抵抗値を得る抵抗測定工程と、前記実測抵抗値を用いて前記環状溝の深さを算出する算出工程とを備えているので、半導体基板に形成された平面視環状の複数の環状溝が、深さが深く幅が狭いものであったとしても、環状溝の壁面の形状に関わらず非破壊で溝の深さを容易に測定できる。

したがって、本発明の半導体装置の製造方法では、技術的な難易度が非常に高い、例えば、深さが深く幅が狭い溝を形成した後に、溝の深さが許容値の範囲となっているかどうかを容易に把握することができる。その結果、例えば、溝の深さが許容値の範囲となっていることが確認できたもののみ次の工程に進めることや、溝を形成するための装置の不具合を早期に発見することが可能になる。

図１は、本発明の半導体装置の製造方法の一工程を説明するための概略図であり、図１（ａ）は平面図であり、図１（ｂ）は図１（ａ）の断面図である。図２は、本発明の半導体装置の製造方法の一工程を説明するための概略図であり、図２（ａ）は平面図であり、図２（ｂ）は図２（ａ）の断面図である。図３は、本発明の半導体装置の製造方法の一工程を説明するための概略図であり、図３（ａ）は平面図であり、図３（ｂ）は図３（ａ）の断面図である。図４は、本発明の半導体装置の製造方法の一工程を説明するための概略図であり、図４（ａ）は平面図であり、図４（ｂ）は図４（ａ）の断面図である。図５は、本発明の半導体装置の製造方法の一工程を説明するための概略図であり、図５（ａ）は平面図であり、図５（ｂ）は図５（ａ）の断面図である。図６は、本発明の半導体装置の製造方法の一工程を説明するための概略断面図である。図７は、本発明の半導体装置の製造方法の一工程を説明するための概略断面図である。図８は、本発明の半導体装置の製造方法の一工程を説明するための概略断面図である。図９は、本発明の半導体装置の製造方法の一工程を説明するための概略断面図である。図１０は、本発明の半導体装置の製造方法の一工程を説明するための概略断面図である。図１１は、本発明の半導体装置の製造方法の一例を説明するための図であり、半導体チップを形成する工程を説明するためのフローチャートである。図１２は、本発明の半導体装置の製造方法において測定した実測抵抗値と、溝の深さとの関係を説明するためのグラフである。

以下、図面を参照して本発明を適用した実施形態について詳細に説明する。尚、本発明
は以下の実施形態に限定されるものではなく、以下の説明で用いる図面は、本発明の実施
形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実
際の半導体装置の寸法関係とは異なる場合がある。

図１〜図１０は、本発明の半導体装置の製造方法の一工程を説明するための概略図である。なお、説明を容易とするために、図１〜図５においては、複数の環状溝のうち２つの環状溝が形成される領域のみを示している。また、図１〜図５において、図１（ａ）、図２（ａ）、図３（ａ）、図４（ａ）、図５（ａ）は平面図であり、図１（ｂ）、図２（ｂ）、図３（ｂ）、図４（ｂ）、図５（ｂ）は、それぞれ図１（ａ）、図２（ａ）、図３（ａ）、図４（ａ）、図５（ａ）の断面図である。また、図６〜図１０は、図１〜図５に示された２つの環状溝のうち１つの環状溝が形成される領域のみを示した概略断面図である。また、図１１は、本発明の半導体装置の製造方法の一例を説明するための図であり、半導体チップを形成する工程を説明するためのフローチャートである。

本実施形態においては、本発明の半導体装置の製造方法の一例として、半導体チップを複数積層してなる積層チップを備える半導体装置の製造方法を例に挙げて説明する。
本実施形態の半導体装置の製造方法は、図１０に示す半導体チップ１０を形成する工程（図１１参照）と、半導体チップ１０を複数積層して積層チップを形成する工程とを備えている。

まず、図１１に示す本実施形態の半導体装置の製造方法を用いて得られた半導体チップ１０について説明する。半導体チップ１０は、図１０に示すように、半導体基板１と、半導体基板１に形成された平面視環状の複数の環状溝２と、環状溝２に充填された絶縁材料からなる環状絶縁膜３と、半導体基板１上に形成された能動素子（図示略）と配線４と、貫通電極５と、貫通電極５と電気的に接続され、半導体チップ１０を他の半導体チップなど外部と電気的に接続するためのバンプ６ａ、６ｂとを備えている。

図１０に示す半導体チップ１０では、半導体基板１は、シリコン基板からなるものとされ、貫通電極５は、優れた導電性を有する材料であるＣｕからなるものとされ、環状絶縁膜３は、熱拡散防止バリヤ膜として機能するものとされている。また、図１０に示す半導体チップ１０では、環状溝２の平面形状は略円形（図５など参照）とされているが、環状溝２は平面視環状であればいかなる形状であってもよく、例えば、多角形状であってもよい。

また、図１０に示す半導体チップ１０は、ＤＲＡＭ（Dynamic Random Access Memory）素子として機能するものであり、図１０に示す半導体チップ１０には、ＤＲＡＭ素子として機能するためのトランジスタなどの能動素子や、ビット線やワード線などの配線など、複数の部材（図示略）が形成されている。

図１０に示す半導体チップ１０を形成するには、まず、図１１に示すように、環状溝形成工程Ｓ１を行う。環状溝形成工程Ｓ１では、始めに半導体基板１上にレジストを塗布して露光現像を行い、図１（ａ）および図１（ｂ）に示すように、図１０に示す環状溝２の平面形状に対応する所定の平面形状を有するパターンからなるレジスト層７を形成する。

次いで、レジスト層７をマスクとして半導体基板１をドライエッチングし、図２（ａ）および図２（ｂ）に示すように、深さ５０μｍ程度の平面視環状の複数の環状溝２を形成する。なお、図２（ａ）および図２（ｂ）には、図面を見やすくするために、半導体基板１に設けられた複数の環状溝２から選ばれた第１環状溝２ａと、第１環状溝２ａに隣接する他の環状溝２である第２環状溝２ｂのみを記載している。

環状溝２の深さは、半導体基板１をドライエッチングする際におけるエッチング条件を調節することによって制御する。環状溝２の深さは、図１０に示す半導体チップ１０を構成する半導体基板１の厚み寸法および貫通電極５の深さ寸法を規定するものであり、半導体基板１を貫通しない寸法であればよく、特に限定されない。

その後、図３（ａ）および図３（ｂ）に示すように、アッシングを行ってレジスト層７を除去する。なお、レジスト層７の除去は、環状溝２を形成するドライエッチングを行った後、レジスト層７を除去する工程を短時間で開始することができ、生産性に優れているため、半導体基板１をドライエッチングするエッチング装置を用いて行うことが好ましいが、別の装置を用いて行ってもよい。

次に、図１１に示すように、基準抵抗値を得る工程Ｓ２を行う。基準抵抗値を得る工程Ｓ２においては、図４（ａ）および図４（ｂ）に示すように、半導体基板１上の環状溝２の平面視外側表面に、抵抗測定器の一対の測定探針９ａ、９ｂを当接して、半導体基板１の抵抗を測定する。このことにより、基準抵抗値が得られる。
基準抵抗値を得る工程Ｓ２において、一対の測定探針９ａ、９ｂは、後述する実測抵抗値を測定するときの一対の測定探針９ａ、９ｂ間の間隔と同じ間隔で配置される。本実施形態においては、一対の測定探針９ａ、９ｂは、図２（ａ）および図３（ａ）に示す第１環状溝２ａの中心と第２環状溝２ｂの中心との間隔と同じ間隔とされている。

次に、図１１に示すように、抵抗測定工程Ｓ３を行う。抵抗測定工程Ｓ３においては、図５（ａ）および図５（ｂ）に示すように、環状溝２の下端よりも下層に配置された半導体基板１を介して、第１環状溝２ａの平面視内側表面と、第２環状溝２ｂの平面視内側表面との間の抵抗を測定する。このことにより、実測抵抗値が得られる。

抵抗測定工程Ｓ３においては、図５（ａ）および図５（ｂ）に示すように、一対の測定探針９ａ、９ｂを備える抵抗測定器を用い、第１環状溝２ａの平面視内側表面の中心に測定探針９ａを当接し、第２環状溝２ｂの平面視内側表面の中心に測定探針９ｂを当接して抵抗を測定する。測定探針９ａ、９ｂを第１環状溝２ａおよび第２環状溝２ｂの中心に当接することにより、第１環状溝２ａおよび第２環状溝２ｂに囲まれた半導体基板内の抵抗値を安定して測定することができ、より高精度で環状溝２の深さを算出できる。

なお、環状溝２の平面視内側表面は、後の工程において、貫通電極５が形成される領域であるので、環状溝２の平面視内側表面に測定探針９ａ、９ｂを当接することにより、半導体基板１に傷が付いたとしても、半導体チップ１０の機能に支障を来たすことはない。

また、基準抵抗値を得る工程Ｓ２および抵抗測定工程Ｓ３において用いられる抵抗測定器は、単独で動作するスタンドアロン（ｓｔａｎｄ−ａｌｏｎｅ）であってもよいが、半導体基板１をドライエッチングするエッチング装置に組み込まれているものであることが好ましい。抵抗測定器が、半導体基板１をドライエッチングするエッチング装置に組み込まれているものである場合、半導体基板１に環状溝２を形成した後、次の半導体基板１に環状溝２を形成するドライエッチングを行いながら、基準抵抗値を得る工程Ｓ２および／または抵抗測定工程Ｓ３を行うことできる。例えば、半導体基板１に環状溝２を形成した後、次の半導体基板１をドライエッチングしている間に基準抵抗値を得る工程Ｓ２および抵抗測定工程Ｓ３を測定した場合、生産性を低下させることなく、環状溝２の深さを測定できる。

また、基準抵抗値を得る工程Ｓ２および抵抗測定工程Ｓ３において用いられる抵抗測定器は、四探針法により抵抗を計測する装置であることが好ましいが、他の方法により抵抗を測定する装置であってもよい。

次に、図１１に示すように、算出工程Ｓ４を行う。本実施形態の算出工程Ｓ４においては、実測抵抗値と基準抵抗値との差を用いて環状溝２の深さを算出する場合を例に挙げて説明する。図１２は、本発明の半導体装置の製造方法において測定した実測抵抗値と、環状溝の深さをとの関係を説明するためのグラフである。図１２に示すように、実測抵抗値から基準抵抗値を差し引いた数値は、第１環状溝２ａおよび第２環状溝２ｂに囲まれた半導体基板内の抵抗値であり、環状溝２の深さと比例関係にある。

したがって、図１２に示す実測抵抗値は、一対の測定探針９ａ、９ｂ間の配置された間隔（第１環状溝２ａの中心と第２環状溝２ｂの中心との距離）に関わらず、環状溝２の深さに依存する。よって、基準抵抗値を得る工程において実測抵抗値を測定し、算出工程において実測抵抗値と基準抵抗値との差を算出して得られた数値から、容易に高精度で環状溝２の深さを算出できる。

なお、本実施形態の算出工程Ｓ４においては、実測抵抗値と基準抵抗値との差を用いて環状溝２の深さを算出する場合を例に挙げて説明したが、基準抵抗値を用いずに実測抵抗値を用いて環状溝２の深さを算出してもよい。例えば、予め実験を行うことにより、実測抵抗値と環状溝の深さとの関係式を求めておき、その関係式を用いて実測抵抗値から環状溝の深さを算出してもよい。

また、算出工程Ｓ４においては、環状溝２の深さが予め決定された許容値の範囲内となっているか否かを判断する選別工程を行うことが好ましい。そして、選別工程において、環状溝２の深さが許容値の範囲内となっている場合のみ、次の工程に移行することが好ましい。このことにより、深さが許容値の範囲外である環状溝２の形成された不良品となる半導体基板１を除くことができ、不良品となる半導体基板１に対して、算出工程Ｓ４以降の工程を行う時間を省くことができるので、生産性を向上させることができる。

次に、図１１に示すように、素子形成工程Ｓ５を行う。素子形成工程Ｓ５４においては、まず、図６に示すように、各環状溝２内に絶縁材料を充填して環状絶縁膜３を形成する。次いで、図１０に示す半導体チップ１０をＤＲＡＭ素子として機能するものとするために、半導体基板１上にトランジスタなどの能動素子、ビット線やワード線などの配線など、複数の部材（図示略）を形成する。さらに、半導体基板１上に、貫通電極５を介して半導体チップ１０を外部と接続するための配線４とバンプ６ａとを形成する。

次に、図１１に示すように、貫通電極形成工程Ｓ６を行う。貫通電極形成工程Ｓ６においては、まず、貫通電極形成工程Ｓ６を安定して行うために、図７に示すように、半導体基板１の環状絶縁膜３（環状溝２）の形成されている側の面に、ガラスなどで形成されたキャリア８に張り合わせる。次いで、図７に示すように、半導体基板１の環状溝２の形成されていない側の面を環状絶縁膜３が露出するまで研磨する方法などにより、半導体基板１の厚みを薄くする。

次に、図７に示すように、半導体基板１の環状溝２の形成されていない側の面上に、図７に示すように、絶縁膜１３を形成する。
次に、半導体基板１の環状溝２の形成されていない側の面における各環状絶縁膜３の平面視内側をエッチングすることにより、図８に示すように、絶縁膜１３および半導体基板１を貫通し、底部に配線４の露出されたコンタクトホール５ａを形成する。

次に、めっき法などを用いて、図９に示すように、コンタクトホール５ａ内にＣｕを充填し、貫通電極５を形成する。次いで、半導体基板１の環状溝２の形成されていない側の貫通電極５を覆うように、半導体チップ１０を外部と接続するためのバンプ６ｂを形成する。
次に、図１０に示すように、キャリア８を除去する。以上の工程により、図１０に示す半導体チップ１０が得られる。

次に、このようにして得られた半導体チップ１０を複数積層して積層チップを形成する工程を行う。以上の工程により、本実施形態の半導体装置が得られる。
なお、本実施形態においては、基準抵抗値を得る工程Ｓ２を、抵抗測定工程Ｓ３を行う前に行う場合を例に挙げて説明したが、基準抵抗値を得る工程Ｓ２は、算出工程Ｓ４を行う前に行えばよく、抵抗測定工程Ｓ３を行った後に行ってもよい。

また、本実施形態においては、一対の測定探針９ａ、９ｂを備える抵抗測定器を用いて、環状溝２の下端よりも下層に配置された半導体基板１を介して、第１環状溝２ａの平面視内側表面と第２環状溝２ｂの平面視内側表面との間の抵抗を測定する場合を例に挙げて説明したが、抵抗の測定方法は、上記の方法に限定されるものではなく、如何なる方法を用いてもよい。

本実施形態の半導体装置の製造方法は、半導体基板１に平面視環状の複数の環状溝２を形成する環状溝形成工程Ｓ１と、環状溝２の下端よりも下層に配置された半導体基板１を介して、複数の環状溝２から選ばれた第１環状溝２ａの平面視内側表面と、第１環状溝２ａとは別の環状溝２である第２環状溝２ｂの平面視内側表面との間の抵抗を測定し、実測抵抗値を得る抵抗測定工程Ｓ３と、実測抵抗値を用いて環状溝２の深さを算出する算出工程Ｓ４とを備えているので、半導体基板１に形成された壁面が曲面で深さが深く幅の狭い平面視環状の複数の環状溝２の深さを、非破壊で容易に測定できる。

また、本実施形態の半導体装置の製造方法では、抵抗測定工程Ｓ３において、一対の測定探針９ａ、９ｂを備える抵抗測定器を用いて、第１環状溝２ａの平面視内側表面と、第２環状溝２ｂの平面視内側表面とにそれぞれ測定探針９ａ、９ｂを当接して抵抗を測定することにより、実測抵抗値を得ているので、環状溝２の下端よりも下層に配置された半導体基板１の平面視で第１環状溝２ａと第２環状溝２ｂとの間の領域と、第１環状溝２ａおよび第２環状溝２ｂに囲まれた半導体基板内の抵抗値を高精度で測定できる。

また、本実施形態の半導体装置の製造方法では、算出工程Ｓ４を行う前に、半導体基板１上の環状溝２の平面視外側表面に、実測抵抗値を測定するときの一対の測定探針９ａ、９ｂ間の間隔と同じ間隔で一対の測定探針９ａ、９ｂを配置して、半導体基板１の抵抗を測定し、基準抵抗値を得る工程Ｓ２を備え、算出工程Ｓ４において、実測抵抗値と基準抵抗値との差を用いて環状溝２の深さを算出しているので、容易に高精度で環状溝２の深さを算出できる。

また、本実施形態の半導体装置の製造方法では、第２環状溝２ｂが、第１環状溝２ａに隣接して配置されているので、実測抵抗値と基準抵抗値との差が小さくなり、より一層高精度で環状溝２の深さを算出できる。
また、本実施形態の半導体装置の製造方法では、貫通電極５がＣｕからなるものであり、環状絶縁膜３が熱拡散防止バリヤ膜として機能するものであるので、信頼性および導電性に優れた貫通電極５を有する半導体チップ１０を備える半導体装置が得られる。

また、本実施形態の半導体装置の製造方法では、環状溝２内に絶縁材料を充填して環状絶縁膜３を形成し、半導体基板１上に能動素子と配線４とを形成する素子形成工程Ｓ５と、各環状絶縁膜３の平面視内側に、半導体基板１を貫通する貫通電極５を形成する貫通電極形成工程Ｓ６とを備えているので、複数積層された場合に容易に外部と接続できる貫通電極５を備えた半導体チップ１０を有する半導体装置が得られる。

さらに、本実施形態の半導体装置の製造方法では、半導体チップ１０を形成する工程と、半導体チップ１０を複数積層して積層チップを形成する工程とを備え、半導体チップ１０を形成する工程が、環状溝形成工程Ｓ１と抵抗測定工程Ｓ３と算出工程Ｓ４と素子形成工程Ｓ５と貫通電極形成工程Ｓ６とを備えているので、積層チップを備える高性能の半導体装置が得られる。

１…半導体基板、２…環状溝、２ａ…第１環状溝、２ｂ…第２環状溝、３…環状絶縁膜、４…配線、５…貫通電極、６ａ、６ｂ…バンプ、９ａ、９ｂ…測定探針、１０…半導体チップ。

Claims

半導体基板に平面視環状の複数の環状溝を形成する環状溝形成工程と、
前記環状溝の下端よりも下層に配置された前記半導体基板を介して、複数の前記環状溝から選ばれた第１環状溝の平面視内側表面と、前記第１環状溝とは別の前記環状溝である第２環状溝の平面視内側表面との間の抵抗を測定し、実測抵抗値を得る抵抗測定工程と、
前記実測抵抗値を用いて前記環状溝の深さを算出する算出工程とを備えることを特徴とする半導体装置の製造方法。
前記抵抗測定工程において、一対の測定探針を備える抵抗測定器を用いて、第１環状溝の平面視内側表面と、前記第２環状溝の平面視内側表面とにそれぞれ前記測定探針を当接して抵抗を測定することにより、前記実測抵抗値を得ることを特徴とする請求項１に記載の半導体装置の製造方法。
前記算出工程を行う前に、前記半導体基板上の前記環状溝の平面視外側表面に、前記実測抵抗値を測定するときの前記一対の測定探針間の間隔と同じ間隔で前記一対の測定探針を配置して、前記半導体基板の抵抗を測定し、基準抵抗値を得る工程を備え、
前記算出工程において、前記実測抵抗値と前記基準抵抗値との差を用いて前記環状溝の深さを算出することを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
前記第２環状溝が、前記第１環状溝に隣接して配置されていることを特徴とする請求項１〜請求項３のいずれか一項に記載の半導体装置の製造方法。
前記算出工程において、前記環状溝の深さが許容値の範囲内となっているか否かを判断する選別工程を行うことを特徴とする請求項１〜請求項４のいずれか一項に記載の半導体装置の製造方法。
前記選別工程において、前記環状溝の深さが許容値の範囲内となっている場合のみ、次の工程に移行することを特徴とする請求項５に記載の半導体装置の製造方法。
前記環状溝内に絶縁材料を充填して環状絶縁膜を形成し、前記半導体基板上に能動素子と配線とを形成する素子形成工程と、
各環状絶縁膜の平面視内側に、前記半導体基板を貫通する貫通電極を形成する貫通電極形成工程とを備えることを特徴とする請求項１〜請求項６のいずれか一項に記載の半導体装置の製造方法。
前記半導体チップを形成する工程と、前記半導体チップを複数積層して積層チップを形成する工程とを備え、
前記半導体チップを形成する工程が、
前記環状溝形成工程と、前記抵抗測定工程と、前記算出工程と、前記素子形成工程と、前記貫通電極形成工程とを備えていることを特徴とする請求項７に記載の半導体装置の製造方法。
前記貫通電極がＣｕからなるものであり、
前記環状絶縁膜が熱拡散防止バリヤ膜として機能するものであることを特徴とする請求項７または請求項８に記載の半導体装置の製造方法。