JP2008218443A - 多層配線基板及びその検査方法 - Google Patents

多層配線基板及びその検査方法 Download PDF

Info

Publication number
JP2008218443A
JP2008218443A JP2007049225A JP2007049225A JP2008218443A JP 2008218443 A JP2008218443 A JP 2008218443A JP 2007049225 A JP2007049225 A JP 2007049225A JP 2007049225 A JP2007049225 A JP 2007049225A JP 2008218443 A JP2008218443 A JP 2008218443A
Authority
JP
Japan
Prior art keywords
capacitance
conductor layer
pattern
wiring
multilayer wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007049225A
Other languages
English (en)
Other versions
JP2008218443A5 (ja
JP5019909B2 (ja
Inventor
Yoshiyuki Fukami
美行 深見
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micronics Japan Co Ltd
Original Assignee
Micronics Japan Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micronics Japan Co Ltd filed Critical Micronics Japan Co Ltd
Priority to JP2007049225A priority Critical patent/JP5019909B2/ja
Priority to US12/072,704 priority patent/US7659727B2/en
Publication of JP2008218443A publication Critical patent/JP2008218443A/ja
Publication of JP2008218443A5 publication Critical patent/JP2008218443A5/ja
Application granted granted Critical
Publication of JP5019909B2 publication Critical patent/JP5019909B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2801Testing of printed circuits, backplanes, motherboards, hybrid circuits or carriers for multichip packages [MCP]
    • G01R31/281Specific types of tests or tests for a specific type of fault, e.g. thermal mapping, shorts testing
    • G01R31/2812Checking for open circuits or shorts, e.g. solder bridges; Testing conductivity, resistivity or impedance
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2801Testing of printed circuits, backplanes, motherboards, hybrid circuits or carriers for multichip packages [MCP]
    • G01R31/2805Bare printed circuit boards
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0266Marks, test patterns or identification means
    • H05K1/0268Marks, test patterns or identification means for electrical inspection or testing
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/03Use of materials for the substrate
    • H05K1/0306Inorganic insulating substrates, e.g. ceramic, glass
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/117Pads along the edge of rigid circuit boards, e.g. for pluggable connectors
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09818Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09845Stepped hole, via, edge, bump or conductor
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4602Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • H05K3/4605Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated made from inorganic insulating material

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
  • Testing Electric Properties And Detecting Electric Faults (AREA)

Abstract

【課題】多層配線部に静電容量測定の基準となる基準パターンを設けることで、正常な合格品を準備しなくても、正常な配線の静電容量を正しく計算できるようにする。
【解決手段】 セラミック基板10の上に多層配線部11を形成する。多層配線部11の第4導体層に接地パターン52を形成する。各導体層には、静電容量を計算するときの基準となる基準パターン66,68,70,72,74を設ける。立体的な配線経路について、接地電位との間の静電容量を実測する。一方で、基準パターンと接地電位との間の実測静電容量を基準にして、立体的な配線経路の計算上の静電容量を求める。静電容量の実測値と計算値とを比較することで、立体的な配線経路の異常の有無を判定する。
【選択図】図10

Description

本発明は、プローブカード等に使用する多層配線基板とその検査方法に関し、特に、多層配線部の配線経路の静電容量を測定することで配線の良否を判定できるようにした多層配線基板とそのような多層配線基板を検査する方法に関するものである。
多層配線基板の信号線と接地層の間の静電容量を測定することで信号線の断線や短絡を検査する技術が次の特許文献1に開示されている。
特開昭53−10863号公報
この特許文献1は、多層配線基板の中に全面導電膜からなる接地層を含んでいる。この接地層と信号線との間の静電容量を測定して、その測定値を静電容量の計算値と比較することで、信号線の断線や短絡を検出している。
図14はこの手法を利用した従来の多層配線基板の検査方法を示す断面図である。セラミック基板10の上に多層配線部11が形成されている。多層配線部11には5個の導体層があり、各導体層の配線パターン22,34,42,50,60が接続導体によって互いに接続されて立体的な配線経路を構成している。第4導体層には接地パターン52が形成されている。この接地パターン52は多層配線部11の表面の検査パッド78に接続している。最上部の配線パターン60につながる立体的な配線経路の異常の有無は、最上部の配線パターン60と検査パッド78との間の静電容量を測定器28で測定することで検査できる。静電容量の測定値Cmが、計算値から大きく外れているときは、配線経路に断線や短絡が生じていると判断できる。静電容量の計算値Ctは、第1導体層の配線パターン22と接地パターン52の間の静電容量の計算値C1と、第2導体層の配線パターン34と接地パターン52の間の静電容量の計算値C2と、第3導体層の配線パターン42と接地パターン52の間の静電容量の計算値C3と、第4導体層の配線パターン50と接地パターン52の間の静電容量の計算値C4と、第5導体層の配線パターン60と接地パターン52の間の静電容量の計算値C5の合計値となる。
上述の従来の検査方法では、信号線と接地層の間の静電容量について正常な静電容量をあらかじめ知っておく必要がある。正常な静電容量を示すような合格品(すなわち断線や短絡が無いことが確認されたもの)をすべての種類の多層配線基板についてあらかじめ準備すればよいが、それには手間とコストがかかる。その代わりに、上述のように計算によって正常な静電容量を求める場合には、多層配線部の製造ばらつきなどが影響して、計算の信頼性に不安がある。
本発明は上述の問題点の解決するためになされたものであり、その目的は、正常な合格品を準備しなくても、信号線と特定の導体層との間の静電容量の正常値を正しく計算できる多層配線基板及びその検査方法を提供することにある。
本発明の多層配線基板は、多層配線部の各導体層が、静電容量の基準となる所定の長さの基準パターンを含んでいる。この多層配線基板は、次の(ア)及び(イ)を備えていて(ウ)及び(エ)の特徴を備えている。(ア)各品種に共通の電気絶縁性のベース基板。(イ)前記ベース基板の上に形成された各品種に固有の多層配線部であって、複数の導体層と複数の絶縁層が交互に積層された積層構造からなり、前記複数の導体層に含まれる配線パターンと前記複数の絶縁層を貫通する接続導体とが互いに接続された構造の立体的な配線経路を有する多層配線部。(ウ)前記複数の導体層の少なくともひとつは接地パターンを含んでいて、前記多層配線部の表面に検査パッドが露出していて、この検査パッドが前記接地パターンに接続されている。(エ)前記多層配線部の前記複数の導体層は、それぞれ、静電容量の基準となる所定の長さの基準パターンを含んでいる。
本発明の検査方法は、上述の多層配線基板を検査する方法である。この検査方法は、次の(ア)及び(イ)を備えていて(ウ)及び(エ)の特徴を有する多層配線基板に対して、(オ)乃至(ク)の段階を実行するものである。(ア)各品種に共通の電気絶縁性のベース基板。(イ)前記ベース基板の上に形成された各品種に固有の多層配線部であって、複数の導体層と複数の絶縁層が交互に積層された積層構造からなり、前記複数の導体層に含まれる配線パターンと前記複数の絶縁層を貫通する接続導体とが互いに接続された構造の立体的な配線経路を有する多層配線部。(ウ)前記複数の導体層の少なくともひとつは接地パターンを含んでいて、前記多層配線部の表面に検査パッドが露出していて、この検査パッドが前記接地パターンに接続されている。(エ)前記多層配線部の前記複数の導体層は、それぞれ、静電容量の基準となる所定の長さの基準パターンを含んでいて、これらの基準パターンは前記絶縁層を貫通する接続導体を介して前記多層配線部の表面に露出する標準パッドに接続されている。(オ)前記複数の導体層のそれぞれについて、前記標準パッドと前記検査パッドとの間の静電容量を測定して静電容量基準値を得る基準値取得段階。(カ)前記配線経路の各導体層における配線長さと各導体層の基準パターンの前記所定の長さとの比率と、各導体層についての前記静電容量基準値とに基づいて、前記配線経路と前記接地パターンとの間の静電容量を計算して静電容量計算値を得る段階。(キ)前記多層配線部の表面に露出する前記配線経路の端部と前記検査パッドとの間の静電容量を測定して静電容量測定値を得る測定値取得段階。(ク)前記静電容量計算値と前記静電容量測定値を比較して前記配線経路の良否を判定する判定段階。
本発明によれば、多層配線部の中の導体層が、静電容量の基準となる基準パターンを含んでいるので、品種ごとに正常な合格品を準備しなくても、各多層配線基板の製造ばらつきに影響されることなく、信号線と特定の導体層との間の静電容量の正常値を正しく計算できる。したがって、本発明は特に多品種少量生産の多層配線基板に有効である。
以下、図面を参照して本発明の実施例を詳しく説明する。図1は本発明の多層配線基板の第1実施例について、多層配線部の第1導体層を形成した段階の製造途中の断面図である。ただし、基準パターンを設けた領域については、別途、図6乃至図10を用いて、後で説明する。この多層配線基板は、各品種に共通の電気絶縁性のセラミック基板10(本発明におけるベース基板に相当する)を備えている。このセラミック基板10の上に、各品種に固有の多層配線部を形成していく。図1は多層配線部のうちの第1導体層12をセラミック基板10上に形成した状態を示している。
セラミック基板10の内部には、スルーホールを避けたほぼ全面にわたって内部導体層14が形成されている。一方、セラミック基板10の表面上の、多層配線部が形成されない周辺部には、導体製の検査パッド16が形成されている。図11は、セラミック基板10上の検査パッド16の平面上の配置位置と、多層配線部の平面領域17を示す平面図である。この多層配線基板は直径が300mmの半導体ウエハーを検査するプローブカード用として開発されたものである。図1に戻って、検査パッド16は第1導体層12と同時に形成されるものである。検査パッド16と内部導体層14は接続導体18によって互いに接続されている。セラミック基板10には、これを貫通するスルーホールが所定数だけ形成されていて、このスルーホールにスルーホール導体20が埋め込まれている。第1導体層12は所定の配線パターン22となるように形成されていて、この配線パターン22がスルーホール導体20に接続している。スルーホール導体20の下端はセラミック基板10の反対側の面のパッドにつながっている。
第1導体層12を形成した段階で(すなわち、多層配線基板の製造途中の段階で)、第1導体層12の配線パターン22とセラミック基板10の内部導体層14との間で静電容量を測定する。この測定のためには、検査パッド16に第1のプローブ24を接触させ、かつ、配線パターン22に第2のプローブ26を接触させる。そして、第1のプローブ24と第2のプローブ26の間に接続された測定器28によって、配線パターン22と内部導体層14の間の静電容量を測定する。静電容量の測定値はCmである。一方、この静電容量の計算値Ctは、配線パターン22と内部導体層14の間の静電容量についての計算値C1aに等しい。測定値Cmと計算値Ctとの差が所定の範囲内であれば、配線パターン22は断線も短絡も無く、正常であると判定する。測定値が計算値よりもかなり下回っていれば断線の疑いがあり、測定値が計算値よりもかなり上回っていれば短絡の疑いがある。配線パターンについて異常の疑いがあるときは、修復可能なときは修復をし、修復が不可能なときはその時点で製造を中止することができる。製造中止の場合は、多層配線部だけ(この場合は第1導体層12だけ)を不良箇所として取り除いて、高価なセラミック基板は再利用できる。上述の計算値C1aは、後述する基準パターンの静電容量に基づいて計算することができる。これについては後述する。
図2は、図1の状態の上に、さらに、第1絶縁層30(例えばポリイミド層)と第2導体層32を形成した段階の断面図である。第2導体層32は所定の配線パターン34となるように形成されていて、この配線パターン34が、第1絶縁層30を貫通する接続導体36を介して、第1導体層の配線パターン22に接続している。第2導体層32を形成した段階で、第2導体層32の配線パターン34につながる立体的な配線経路とセラミック基板10の内部導体層14との間で静電容量を測定する。この測定のためには、検査パッド16に第1のプローブ24を接触させ、かつ、配線パターン34に第2のプローブ26を接触させる。そして、第1のプローブ24と第2のプローブ26の間に接続された測定器28によって、配線パターン22と配線パターン34を含む立体的な配線経路と内部導体層14との間の静電容量を測定する。静電容量の測定値はCmである。一方、この静電容量の計算値Ctは、配線パターン22と内部導体層14の間の静電容量についての計算値C1aと、配線パターン34と内部導体層14の間の静電容量についての計算値C2aとの合計値に等しい。接続導体36の存在は計算値を計算するときに無視できる。その理由は、接続導体36の寸法が配線パターンの寸法に比べて小さいことと、接続導体36が内部導体層36に対してほぼ垂直に配置されていることにある。測定値Cmと計算値Ctとの差が所定の範囲内であれば、配線パターン22から配線パターン34に至る配線経路は断線も短絡も無く、正常であると判定する。そうでなければ、断線または短絡の疑いがある。第1導体層の配線パターン22については、すでに図1の状態で正常であることを確認済みであるから、図2の状態で静電容量の異常が見つかったときには、その原因は、第2導体層32の配線パターン22か、あるいは、接続導体36にあることになる。それらの異常が修復可能ならば修復し、修復不能であれば、通常は、それまでの多層配線部の全体(第1導体層から第2導体層まで)を取り除いて、セラミック基板を再利用できる。上述の計算値C2aについては後述する。
図3は、図2の状態の上に、さらに、第2絶縁層38と第3導体層40を形成した段階の断面図である。第3導体層40は所定の配線パターン42となるように形成されていて、この配線パターン42が、第2絶縁層38を貫通する接続導体44を介して、第2導体層の配線パターン34に接続している。第3導体層40を形成した段階で、第3導体層40の配線パターン42につながる立体的な配線経路とセラミック基板10の内部導体層14との間で静電容量を測定する。この測定のためには、検査パッド16に第1のプローブ24を接触させ、かつ、配線パターン42に第2のプローブ26を接触させる。そして、測定器28によって、第1導体層の配線パターン22から第3導体層の配線パターン42に至る立体的な配線経路と内部導体層14との間の静電容量を測定する。静電容量の測定値はCmである。一方、この静電容量の計算値Ctは、第1導体層の配線パターン22と内部導体層14の間の静電容量についての計算値C1aと、第2導体層の配線パターン34と内部導体層14の間の静電容量についての計算値C2aと、第3導体層の配線パターン42と内部導体層14の間の静電容量についての計算値C3aの合計値に等しい。測定値Cmと計算値Ctとの差が所定の範囲内であれば、配線パターン22から配線パターン42に至る配線経路は断線も短絡も無く、正常であると判定する。そうでなければ、第3導体層の配線パターン42か、あるいは、接続導体44に異常があることになる。その異常が修復可能ならば修復し、修復不能であれば、それまでの多層配線部の全体(第1導体層から第3導体層まで)を取り除いて、セラミック基板を再利用できる。
図4は、図3の状態の上に、さらに、第3絶縁層46と第4導体層48を形成した段階の断面図である。第4導体層48は、所定の配線パターン50と、それ以外のほぼ全面の接地パターン52とになるように形成されている。配線パターン50は、第3絶縁層46を貫通する接続導体54を介して、第3導体層の配線パターン42に接続している。第4導体層48を形成した段階で、第4導体層48の配線パターン50につながる立体的な配線経路と接地電位との間で静電容量を測定する。接地電位は2箇所あり、セラミック基板10の内部導体層14と、多層配線部の内部の接地パターン52である。静電容量の測定のためには、検査パッド16に第1のプローブ24を接触させ、かつ、配線パターン50に第2のプローブ26を接触させる。そして、測定器28によって、第1導体層の配線パターン22から第4導体層の配線パターン50に至る立体的な配線経路と接地電位との間の静電容量を測定する。静電容量の測定値はCmである。一方、この静電容量の計算値Ctは、配線経路とセラミック基板10の内部導体層14との間の静電容量と、配線経路と多層配線部の内部の接地パターン52との間の静電容量との合計値になる。第1導体層の配線パターン22が寄与する静電容量は、内部導体層14との間の静電容量についての計算値C1aと、接地パターン52との間の静電容量についての計算値C1bとの和になる。第2導体層の配線パターン34が寄与する静電容量は、内部導体層14との間の静電容量についての計算値C2aと、接地パターン52との間の静電容量についての計算値C2bとの和になる。第3導体層の配線パターン42が寄与する静電容量は、内部導体層14との間の静電容量についての計算値C3aと、接地パターン52との間の静電容量についての計算値C3bとの和になる。第4導体層の配線パターン50が寄与する静電容量は、内部導体層14との間の静電容量についての計算値C4aと、接地パターン52との間の静電容量についての計算値C4bとの和になる。これらの合計値が静電容量の計算値Ctとなる。測定値Cmと計算値Ctとの差が所定の範囲内であれば、配線パターン22から配線パターン50に至る配線経路は断線も短絡も無く、正常であると判定する。そうでなければ、第4導体層の配線パターン50か、あるいは、接続導体54に異常があることになる。その異常が修復可能ならば修復し、修復不能であれば、それまでの多層配線部の全体(第1導体層から第4導体層まで)を取り除いて、セラミック基板を再利用できる。
図5は、図4の状態の上に、さらに、第4絶縁層56と第5導体層58を形成した段階の断面図である。第5導体層58は、多層配線部の表面に露出するものであり、部品搭載パッドとしての所定の配線パターン60が形成されている。配線パターン60は、第4絶縁層56を貫通する接続導体62を介して、第4導体層の配線パターン50に接続している。この第5導体層58を形成することで、多層配線部11が完成する。この最終段階で、第5導体層58の配線パターン60につながる立体的な配線経路と接地電位との間で静電容量を測定する。静電容量の測定のためには、検査パッド16に第1のプローブ24を接触させ、かつ、配線パターン60に第2のプローブ26を接触させる。そして、測定器28によって、第1導体層の配線パターン22から第5導体層の配線パターン60に至る立体的な配線経路と接地電位との間の静電容量を測定する。静電容量の測定値はCmである。一方、この静電容量の計算値Ctは、配線経路とセラミック基板10の内部導体層14との間の静電容量と、配線経路と多層配線部の内部の接地パターン52との間の静電容量との合計値になる。第1導体層の配線パターン22が寄与する静電容量は、内部導体層14との間の静電容量についての計算値C1aと、接地パターン52との間の静電容量についての計算値C1bとの和になる。第2導体層の配線パターン34が寄与する静電容量は、内部導体層14との間の静電容量についての計算値C2aと、接地パターン52との間の静電容量についての計算値C2bとの和になる。第3導体層の配線パターン42が寄与する静電容量は、内部導体層14との間の静電容量についての計算値C3aと、接地パターン52との間の静電容量についての計算値C3bとの和になる。第4導体層の配線パターン50が寄与する静電容量は、内部導体層14との間の静電容量についての計算値C4aと、接地パターン52との間の静電容量についての計算値C4bとの和になる。第5導体層の配線パターン60が寄与する静電容量は、内部導体層14との間の静電容量についての計算値C5aと、接地パターン52との間の静電容量についての計算値C5bとの和になる。これらの合計値が静電容量の計算値Ctとなる。測定値Cmと計算値Ctとの差が所定の範囲内であれば、配線パターン22から配線パターン60に至る配線経路は断線も短絡も無く、正常であると判定する。そうでなければ、第5導体層の配線パターン60か、あるいは、接続導体62に異常があることになる。その異常が修復可能ならば修復し、修復不能であれば、それまでの多層配線部の全体(第1導体層から第5導体層まで)を取り除いて、セラミック基板を再利用できる。
内部導体層14と接地パターン52は相互接続用の接続導体64によって多層配線部11の内部で互いに接続してもよい。
本発明において測定する静電容量の値または計算する静電容量の値は、配線パターンの幅及び長さや、絶縁層の材質等に依存するが、おおよそ、数pf〜100pf程度である。
図12は、第1実施例において、配線経路に短絡が生じた場合の説明図である。この図12は第2導体層32までを形成した状態であり、図2と同様の断面図である。第2導体層32の配線パターン34が、短絡箇所76のところで、第1導体層のどれかの配線パターン23に短絡している。この場合に、配線パターン34につながる立体的な配線経路についての静電容量を検討する。短絡が生じていないと仮定して計算した静電容量はCt=C1a+C2aである。これに対して、短絡時の静電容量は、Ct2=(C1a+C1aa)+(C2a+C2aa)となる。C1aaは、短絡した先の配線パターン23と内部導体層14との間の静電容量であり、C2aaは、短絡した先の配線パターン23にさらにつながる第2導体層上の配線パターン35と内部導体層14との間の静電容量である。これらの静電容量が加わることで、短絡時の静電容量Ct2は、短絡が生じないと仮定した静電容量Ctよりも大きくなる。短絡時の静電容量の測定値Cmは上述のCt2の値となる。したがって、測定値Cmと計算値Ctを比較すると、前者は後者よりもかなり大きくなり、短絡が生じていることが判明する。
次に、本発明の特徴である「静電容量の基準となる基準パターン」について説明する。図6乃至図10は、図1乃至図5に対応するものであって、上述の第1実施例について、基準パターンを形成した領域を示した断面図である。図6は、多層配線部の第1導体層を形成した段階の断面図であり、基準パターンの部分だけを示している。基準パターン以外の配線パターンについては、上述の図1に示したのと同様の構成になっている。
図6において、セラミック基板10の内部には、スルーホールを避けたほぼ全面にわたって内部導体層14が形成されている。セラミック基板10の、多層配線部が形成されない周辺部には、導体製の検査パッド16が形成されている。この検査パッド16は第1導体層と同時に形成されている。検査パッド16と内部導体層14は接続導体18によって互いに接続されている。これらの点は上述の第1実施例と同様である。セラミック基板10の表面上には第1導体層が形成されていて、その第1導体層によって、第1の基準パターン66が形成されている。第1の基準パターン66は、第1導体層でできた配線パターンの静電容量を計算するときに、計算の基準となるものである。第1の基準パターン66は所定の幅Wと所定の長さLを備えている。長さLは例えば10mmである。この第1の基準パターン66について、内部導体層14との間の静電容量を実測する。すなわち、第1導体層を形成した段階で、検査パッド16に第1のプローブ24を接触させ、かつ、第1の基準パターン66に第2のプローブ26を接触させる。そして、第1のプローブ24と第2のプローブ26の間に接続された測定器28によって、第1の基準パターン66と内部導体層14の間の静電容量を測定する。静電容量の測定値はC1sである。これが第1導体層上の配線パターンについての静電容量を計算するときの基準値となる。第1導体層で形成された配線パターンの静電容量C1a(図1を参照)を計算するには、第1の基準パターン66に対する配線パターンの面積比(k1)に、上述の静電容量C1sを掛け算すればよい。例えば、配線パターンの面積が第1の基準パターン66の面積の2倍であれば、その配線パターンの計算上の静電容量はC1sの2倍になる。
上述の特許文献1に開示されている従来方法を用いるとすれば、配線パターンの計算値を求めるに当たっては、セラミック基板の誘電率や(第2導体層以降の配線パターンでは第1絶縁層以降の誘電率も用いる)、第1導体層とセラミック基板の内部導体層との距離を用いることになるが、その場合は、それらの正確性(製造時のばらつきの程度)が静電容量の計算値に影響を及ぼす。これに対して、本発明は、そのような誘電率や距離を用いることなく、配線パターンの面積さえ特定できれば、各導体層の基準パターンについて実測した静電容量だけを用いて、各導体層の配線パターンの静電容量の計算値を求めることができる。
図7は、図6の状態の上に、さらに、第1絶縁層30と第2導体層32を形成した段階の断面図である。第2導体層32には、所定の配線パターンのほかに、第2の基準パターン68が形成されている。この第2の基準パターン68についても、セラミック基板10の内部導体層14との間の静電容量C2sを実測する。第2導体層でできた配線パターンとそれにつながる第1導体層の配線パターンとからなる配線経路の計算上の静電容量(図2におけるC1a+C2a)は、第1の基準パターン66の静電容量C1sと第2の基準パターン68の静電容量C2sに基づいて計算することができる。すなわち、配線経路の静電容量の計算値Ctはk1×C1s+k2×C2sとなる。k1は配線経路に含まれる第1導体層上の配線パターンの第1の基準パターン66に対する面積比であり、k2は配線経路に含まれる第2導体層上の配線パターンの第2の基準パターン68に対する面積比である。この計算値Ctと、その配線経路についての静電容量の測定値Cmとを比較することで、第2導体層までの配線経路の異常の有無を判定することができる。
この場合において、第1の基準パターン66の静電容量C1sについては、すでに図6の状態で測定済みなので、その値を用いることができる。ただし、図7の状態において、第1の基準パターン66の静電容量C1sを測定し直すことが好ましい。その理由は、第1絶縁層30と第2導体層32を形成したことによって、静電容量C1sがわずかに変化するからである。
図8は、図7の状態の上に、さらに、第2絶縁層38と第3導体層40を形成した段階の断面図である。第3導体層40には、所定の配線パターンのほかに、第3の基準パターン70が形成されている。この第3の基準パターン70についても、セラミック基板10の内部導体層14との間の静電容量C3sを実測する。第3導体層でできた配線パターンとそれにつながる立体的な配線経路の計算上の静電容量(図3におけるC1a+C2a+C3a)は、第1の基準パターン66の静電容量C1sと第2の基準パターン68の静電容量C2sと第3の基準パターン70の静電容量C3sとに基づいて計算することができる。すなわち、配線経路の静電容量の計算値Ctは、k1×C1s+k2×C2s+k3×C3sとなる。この計算値Ctと、その配線経路についての静電容量の測定値Cmとを比較することで、第3導体層までの配線経路の異常の有無を判定することができる。
この場合も、第1の基準パターン66の静電容量C1sと第2の基準パターン68の静電容量C2sを測定し直して、その値を使うことが望ましい。以下、各層における異常判定で用いる基準パターンの静電容量の値は、その都度、測定し直すことが好ましい。
図9は、図8の状態の上に、さらに、第3絶縁層46と第4導体層48を形成した段階の断面図である。第4導体層48には、所定の配線パターンのほかに、第4の基準パターン72が形成されている。この第4の基準パターン72についても、セラミック基板10の内部導体層14との間の静電容量C4sを実測する。第4導体層でできた配線パターンとそれにつながる立体的な配線経路の計算上の静電容量、すなわち、図4における(C1a+C1b)+(C2a+C2b)+(C3a+C3b)+(C4a+C4b)は、第1の基準パターン66の静電容量C1sと第2の基準パターン68の静電容量C2sと第3の基準パターン70の静電容量C3sと第4の基準パターン72の静電容量C4sとに基づいて計算することができる。すなわち、配線経路の静電容量の計算値Ctは、k1×C1s+k2×C2s+k3×C3s+k4×C4sとなる。この計算値Ctと、その配線経路についての静電容量の測定値Cmとを比較することで、第4導体層までの配線経路の異常の有無を判定することができる。
ところで、第4導体層48が接地パターン52を含んでいて、この接地パターン52とセラミック基板10の内部導体層14が共に接地されているので、この第4導体層以降は、導体層を形成するごとに、すべての基準パターンの静電容量値を測定し直すことが必須のことになる。接地パターン52が形成されたことで、第1の基準パターン66、第2の基準パターン68及び第3の基準パターン70についての実測静電容量C1s,C2s,C3sがかなり変化することは確実であり、それらの静電容量は測定し直す必要がある。これまで測定してきたC1s,C2s,C3sは、内部導体層14との間の静電容量であったのに対して、接地パターン52が形成された以降の各基準パターンの静電容量は、接地パターン52と内部導体層14からなる接地層の全体に対する静電容量になるからである。したがって、接地パターンを有する第4導体層48を形成したならば、その時点で、C4sを実測するのは当然であるが、C1s,C2s,C3sについても確実に測定をやり直す。そのことが可能なように、各基準パターン66,68,70は、各絶縁層を貫通する接続導体を介して、第4導体層48のところまで延びている。そのようにして測定したC1s,C2s,C3s,C4sに基づいて、配線経路の静電容量の計算値Ctを、k1×C1s+k2×C2s+k3×C3s+k4×C4sで計算できる。
図10は、図9の状態の上に、さらに、第4絶縁層56と第5導体層58を形成した段階の断面図である。第5導体層58には、所定の配線パターン(電極パッドである)のほかに、第5の基準パターン74が形成されている。この第5の基準パターン74についても、基準パターン74と接地電位(接地パターン52と内部導体層14を共に接地電位とする)との間の静電容量C5sを実測する。第5導体層でできた配線パターンとそれにつながる立体的な配線経路の計算上の静電容量、すなわち、図5における(C1a+C1b)+(C2a+C2b)+(C3a+C3b)+(C4a+C4b)+(C5a+C5b)は、第1の基準パターン66の静電容量C1sと第2の基準パターン68の静電容量C2sと第3の基準パターン70の静電容量C3sと第4の基準パターン72の静電容量C4sと第5の基準パターン74の静電容量C5sとに基づいて計算することができる。すなわち、配線経路の静電容量の計算値Ctは、k1×C1s+k2×C2s+k3×C3s+k4×C4s+k5×C5sとなる。この計算値Ctと、その配線経路についての静電容量の測定値Cmとを比較することで、第5導体層までの配線経路の異常の有無を判定することができる。
図10において、基準パターン66,68,70,72,74の配線幅は、その導体層で配線されるパターンの配線幅と同一にすることが好ましい。その配線幅は、例えば、25μmである。そのような配線幅を有する基準パターンと内部導体層14との間の静電容量は、1cm当たり1〜2pf程度である。基準パターンの長さLを10mmと仮定すると、基準パターンと内部導体層14との間の静電容量は10〜20pf程度である。
次に、本発明の第2実施例を説明する。この実施例は、セラミック基板が内部導体層を持たないものである。図13は第2実施例の多層配線基板の断面図である。この断面図は、各導体層の配線パターンの図示は省略していて、各導体層の基準パターン66,68,70,72,74だけを示している。図13は、上述の第1実施例の図10に類似する断面図であるが、セラミック基板10に内部導体層14が存在しない点が異なっている。そして、多層配線部の表面に検査パッド78が露出している。この検査パッド78は第5導体層58によって形成されている。検査パッド78は接続導体80を介して第4導体層48の接地パターン52に接続している。
この第2実施例は、各導体層に基準パターンが形成されているので、この基準パターンの静電容量C1s,C2s,C3s,C4s,C5sを実測でき、これに基づいて、立体的な配線経路の静電容量を正確に計算することができる。この計算値と配線経路の静電容量の測定値を比較することで、配線経路の異常の有無を検査することができる。ただし、この第2実施例は、多層配線部を完成した後に、基準パターンの静電容量C1s,C2s,C3s,C4s,C5sを実測することになる。その理由は、多層配線部の内部だけに(この実施例では第4導体層48に)接地パターン52が形成されているためである。したがって、第2実施例は、各導体層を形成するごとに、そこまでの配線経路の異常の有無を検査する(すなわち、多層配線部の途中で配線経路の異常の有無を検査する)というようなことはできない。
本発明は上述の実施例に限定されない。上述の実施例において、多層配線部に含まれる導体層の数は2個以上の任意の数とすることができる。
本発明の多層配線基板の第1実施例について、多層配線部の第1導体層を形成した段階の製造途中の断面図である。 図1の状態の上に、さらに、第1絶縁層と第2導体層を形成した段階の断面図である。 図2の状態の上に、さらに、第2絶縁層と第3導体層を形成した段階の断面図である。 図3の状態の上に、さらに、第3絶縁層と第4導体層を形成した段階の断面図である。 図4の状態の上に、さらに、第4絶縁層と第5導体層を形成した段階の断面図である。 第1実施例の基準パターン形成領域について、多層配線部の第1導体層を形成した段階の断面図である。 図6の状態の上に、さらに、第1絶縁層と第2導体層を形成した段階の断面図である。 図7の状態の上に、さらに、第2絶縁層と第3導体層を形成した段階の断面図である。 図8の状態の上に、さらに、第3絶縁層と第4導体層を形成した段階の断面図である。 図9の状態の上に、さらに、第4絶縁層と第5導体層を形成した段階の断面図である。 第1実施例において、セラミック基板上の検査パッドの平面上の配置位置と多層配線部の平面領域を示す平面図である。 第1実施例において、配線経路に短絡が生じた場合の説明図である。 第2実施例の多層配線基板の断面図である。 従来の多層配線基板の検査方法を示す断面図である。
符号の説明
10 セラミック基板
11 多層配線部
12 第1導体層
14 内部導体層
16 検査パッド
18 接続導体
22 第1導体層の配線パターン
24 第1のプローブ
26 第2のプローブ
28 測定器
30 第1絶縁層
32 第2導体層
34 第2導体層の配線パターン
38 第2絶縁層
40 第3導体層
42 第3導体層の配線パターン
46 第3絶縁層
48 第4導体層
50 第4導体層の配線パターン
52 接地パターン
56 第4絶縁層
58 第5導体層
60 第5導体層の配線パターン
64 接続導体
66 第1の基準パターン
68 第2の基準パターン
70 第3の基準パターン
72 第4の基準パターン
74 第5の基準パターン
78 検査パッド

Claims (2)

  1. 次の(ア)及び(イ)を備えていて(ウ)及び(エ)の特徴を有する多層配線基板。
    (ア)各品種に共通の電気絶縁性のベース基板。
    (イ)前記ベース基板の上に形成された各品種に固有の多層配線部であって、複数の導体層と複数の絶縁層が交互に積層された積層構造からなり、前記複数の導体層に含まれる配線パターンと前記複数の絶縁層を貫通する接続導体とが互いに接続された構造の立体的な配線経路を有する多層配線部。
    (ウ)前記複数の導体層の少なくともひとつは接地パターンを含んでいて、前記多層配線部の表面に検査パッドが露出していて、この検査パッドが前記接地パターンに接続されている。
    (エ)前記多層配線部の前記複数の導体層は、それぞれ、静電容量の基準となる所定の長さの基準パターンを含んでいる。
  2. 次の(ア)及び(イ)を備えていて(ウ)及び(エ)の特徴を有する多層配線基板に対して、(オ)乃至(ク)の段階を実行する多層配線基板の検査方法。
    (ア)各品種に共通の電気絶縁性のベース基板。
    (イ)前記ベース基板の上に形成された各品種に固有の多層配線部であって、複数の導体層と複数の絶縁層が交互に積層された積層構造からなり、前記複数の導体層に含まれる配線パターンと前記複数の絶縁層を貫通する接続導体とが互いに接続された構造の立体的な配線経路を有する多層配線部。
    (ウ)前記複数の導体層の少なくともひとつは接地パターンを含んでいて、前記多層配線部の表面に検査パッドが露出していて、この検査パッドが前記接地パターンに接続されている。
    (エ)前記多層配線部の前記複数の導体層は、それぞれ、静電容量の基準となる所定の長さの基準パターンを含んでいて、これらの基準パターンは前記絶縁層を貫通する接続導体を介して前記多層配線部の表面に露出する標準パッドに接続されている。
    (オ)前記複数の導体層のそれぞれについて、前記標準パッドと前記検査パッドとの間の静電容量を測定して静電容量基準値を得る基準値取得段階。
    (カ)前記配線経路の各導体層における配線長さと各導体層の基準パターンの前記所定の長さとの比率と、各導体層についての前記静電容量基準値とに基づいて、前記配線経路と前記接地パターンとの間の静電容量を計算して静電容量計算値を得る段階。
    (キ)前記多層配線部の表面に露出する前記配線経路の端部と前記検査パッドとの間の静電容量を測定して静電容量測定値を得る測定値取得段階。
    (ク)前記静電容量計算値と前記静電容量測定値を比較して前記配線経路の良否を判定する判定段階。
JP2007049225A 2007-02-28 2007-02-28 多層配線基板の検査方法 Expired - Fee Related JP5019909B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2007049225A JP5019909B2 (ja) 2007-02-28 2007-02-28 多層配線基板の検査方法
US12/072,704 US7659727B2 (en) 2007-02-28 2008-02-27 Multilayer wiring board and method for testing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007049225A JP5019909B2 (ja) 2007-02-28 2007-02-28 多層配線基板の検査方法

Publications (3)

Publication Number Publication Date
JP2008218443A true JP2008218443A (ja) 2008-09-18
JP2008218443A5 JP2008218443A5 (ja) 2010-02-18
JP5019909B2 JP5019909B2 (ja) 2012-09-05

Family

ID=39715151

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007049225A Expired - Fee Related JP5019909B2 (ja) 2007-02-28 2007-02-28 多層配線基板の検査方法

Country Status (2)

Country Link
US (1) US7659727B2 (ja)
JP (1) JP5019909B2 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015004621A (ja) * 2013-06-21 2015-01-08 株式会社日本マイクロニクス 配線基板の検査装置および配線基板の検査方法
US9535108B2 (en) 2013-10-18 2017-01-03 Kabushiki Kaisha Nihon Micronics Inspection apparatus and inspection method
WO2017217138A1 (ja) * 2016-06-17 2017-12-21 日本特殊陶業株式会社 電子部品検査用の多層配線基板
WO2021090527A1 (ja) * 2019-11-08 2021-05-14 日本特殊陶業株式会社 多層配線基板
WO2021220942A1 (ja) * 2020-04-28 2021-11-04 日本電産リード株式会社 検査装置、及び検査方法
JP7468047B2 (ja) 2020-03-25 2024-04-16 ニデックアドバンステクノロジー株式会社 検査装置、及び検査方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102432386B1 (ko) * 2017-07-12 2022-08-12 삼성디스플레이 주식회사 표시 장치
CN109413841A (zh) * 2018-11-12 2019-03-01 珠海欧比特电子有限公司 一种用于三维立体封装的叠层pcb结构

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03219694A (ja) * 1990-01-24 1991-09-27 Nec Corp 多層配線基板の検査方法
JPH04259863A (ja) * 1991-02-15 1992-09-16 Nec Corp 回路パターンの判定方式

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5310863A (en) 1976-07-19 1978-01-31 Fujitsu Ltd Method of testing multilayer substrate
JP2002005981A (ja) * 2000-06-16 2002-01-09 Oht Inc 検査装置及び検査方法
JP2003249763A (ja) * 2002-02-25 2003-09-05 Fujitsu Ltd 多層配線基板及びその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03219694A (ja) * 1990-01-24 1991-09-27 Nec Corp 多層配線基板の検査方法
JPH04259863A (ja) * 1991-02-15 1992-09-16 Nec Corp 回路パターンの判定方式

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015004621A (ja) * 2013-06-21 2015-01-08 株式会社日本マイクロニクス 配線基板の検査装置および配線基板の検査方法
US9535108B2 (en) 2013-10-18 2017-01-03 Kabushiki Kaisha Nihon Micronics Inspection apparatus and inspection method
WO2017217138A1 (ja) * 2016-06-17 2017-12-21 日本特殊陶業株式会社 電子部品検査用の多層配線基板
WO2021090527A1 (ja) * 2019-11-08 2021-05-14 日本特殊陶業株式会社 多層配線基板
TWI761839B (zh) * 2019-11-08 2022-04-21 日商日本特殊陶業股份有限公司 多層配線基板
JP7468047B2 (ja) 2020-03-25 2024-04-16 ニデックアドバンステクノロジー株式会社 検査装置、及び検査方法
WO2021220942A1 (ja) * 2020-04-28 2021-11-04 日本電産リード株式会社 検査装置、及び検査方法

Also Published As

Publication number Publication date
US7659727B2 (en) 2010-02-09
US20080204038A1 (en) 2008-08-28
JP5019909B2 (ja) 2012-09-05

Similar Documents

Publication Publication Date Title
JP5064062B2 (ja) 多層配線基板の検査方法
JP5019909B2 (ja) 多層配線基板の検査方法
TWI412307B (zh) Production method of printed circuit board and printing substrate
JP4949733B2 (ja) 半導体装置
KR20070112826A (ko) 도전성 테스트 표면을 포함하는 다층 인쇄 회로 보드 및내부층의 오정렬을 결정하는 방법
JP2007027685A (ja) 半導体装置及び半導体装置の製造方法
KR101039049B1 (ko) 비접촉 검사방식을 적용한 단선 및 단락 검출용 칩 스케일 패키지 기판 및 그 검사장치
US8102053B2 (en) Displacement detection pattern for detecting displacement between wiring and via plug, displacement detection method, and semiconductor device
KR20190130603A (ko) 전기적 접속 장치
JP6699215B2 (ja) プリント配線板
TWM601814U (zh) 量測系統
JP5370250B2 (ja) 半導体装置の製造方法
CN111869336A (zh) 测试样品和用于检查电路板的方法
JP5404113B2 (ja) 回路基板の良否判定方法
KR20180075277A (ko) 인쇄회로기판
Gunji et al. Failure detection technique for 2/2um RDL on FOPLP
JP5500554B2 (ja) 多層プリント配線板
CN105990316B (zh) 可进行在线叠对精度监测的测试元结构
JP3707450B2 (ja) 半導体装置の製造工程管理方法
KR20030002247A (ko) 반도체소자의 시험 패턴
TW202004189A (zh) 空間轉換器、探針卡及其製造方法
JP2022042488A (ja) プローブ位置モニタリング構造及びプローブの位置をモニタリングする方法
KR101454924B1 (ko) 평가용 샘플 인쇄회로기판
TW201514517A (zh) 中介板之檢測方法及適用該檢測方法之中介板
JPS601572A (ja) 多層印刷配線板の試験方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091223

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20091223

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111007

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111017

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120606

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120612

R150 Certificate of patent or registration of utility model

Ref document number: 5019909

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150622

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees