JP2008218443A - 多層配線基板及びその検査方法 - Google Patents
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Abstract
【解決手段】 セラミック基板10の上に多層配線部11を形成する。多層配線部11の第4導体層に接地パターン52を形成する。各導体層には、静電容量を計算するときの基準となる基準パターン66,68,70,72,74を設ける。立体的な配線経路について、接地電位との間の静電容量を実測する。一方で、基準パターンと接地電位との間の実測静電容量を基準にして、立体的な配線経路の計算上の静電容量を求める。静電容量の実測値と計算値とを比較することで、立体的な配線経路の異常の有無を判定する。
【選択図】図10
Description
11 多層配線部
12 第1導体層
14 内部導体層
16 検査パッド
18 接続導体
22 第1導体層の配線パターン
24 第1のプローブ
26 第2のプローブ
28 測定器
30 第1絶縁層
32 第2導体層
34 第2導体層の配線パターン
38 第2絶縁層
40 第3導体層
42 第3導体層の配線パターン
46 第3絶縁層
48 第4導体層
50 第4導体層の配線パターン
52 接地パターン
56 第4絶縁層
58 第5導体層
60 第5導体層の配線パターン
64 接続導体
66 第1の基準パターン
68 第2の基準パターン
70 第3の基準パターン
72 第4の基準パターン
74 第5の基準パターン
78 検査パッド
Claims (2)
- 次の(ア)及び(イ)を備えていて(ウ)及び(エ)の特徴を有する多層配線基板。
(ア)各品種に共通の電気絶縁性のベース基板。
(イ)前記ベース基板の上に形成された各品種に固有の多層配線部であって、複数の導体層と複数の絶縁層が交互に積層された積層構造からなり、前記複数の導体層に含まれる配線パターンと前記複数の絶縁層を貫通する接続導体とが互いに接続された構造の立体的な配線経路を有する多層配線部。
(ウ)前記複数の導体層の少なくともひとつは接地パターンを含んでいて、前記多層配線部の表面に検査パッドが露出していて、この検査パッドが前記接地パターンに接続されている。
(エ)前記多層配線部の前記複数の導体層は、それぞれ、静電容量の基準となる所定の長さの基準パターンを含んでいる。 - 次の(ア)及び(イ)を備えていて(ウ)及び(エ)の特徴を有する多層配線基板に対して、(オ)乃至(ク)の段階を実行する多層配線基板の検査方法。
(ア)各品種に共通の電気絶縁性のベース基板。
(イ)前記ベース基板の上に形成された各品種に固有の多層配線部であって、複数の導体層と複数の絶縁層が交互に積層された積層構造からなり、前記複数の導体層に含まれる配線パターンと前記複数の絶縁層を貫通する接続導体とが互いに接続された構造の立体的な配線経路を有する多層配線部。
(ウ)前記複数の導体層の少なくともひとつは接地パターンを含んでいて、前記多層配線部の表面に検査パッドが露出していて、この検査パッドが前記接地パターンに接続されている。
(エ)前記多層配線部の前記複数の導体層は、それぞれ、静電容量の基準となる所定の長さの基準パターンを含んでいて、これらの基準パターンは前記絶縁層を貫通する接続導体を介して前記多層配線部の表面に露出する標準パッドに接続されている。
(オ)前記複数の導体層のそれぞれについて、前記標準パッドと前記検査パッドとの間の静電容量を測定して静電容量基準値を得る基準値取得段階。
(カ)前記配線経路の各導体層における配線長さと各導体層の基準パターンの前記所定の長さとの比率と、各導体層についての前記静電容量基準値とに基づいて、前記配線経路と前記接地パターンとの間の静電容量を計算して静電容量計算値を得る段階。
(キ)前記多層配線部の表面に露出する前記配線経路の端部と前記検査パッドとの間の静電容量を測定して静電容量測定値を得る測定値取得段階。
(ク)前記静電容量計算値と前記静電容量測定値を比較して前記配線経路の良否を判定する判定段階。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007049225A JP5019909B2 (ja) | 2007-02-28 | 2007-02-28 | 多層配線基板の検査方法 |
US12/072,704 US7659727B2 (en) | 2007-02-28 | 2008-02-27 | Multilayer wiring board and method for testing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007049225A JP5019909B2 (ja) | 2007-02-28 | 2007-02-28 | 多層配線基板の検査方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2008218443A true JP2008218443A (ja) | 2008-09-18 |
JP2008218443A5 JP2008218443A5 (ja) | 2010-02-18 |
JP5019909B2 JP5019909B2 (ja) | 2012-09-05 |
Family
ID=39715151
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007049225A Expired - Fee Related JP5019909B2 (ja) | 2007-02-28 | 2007-02-28 | 多層配線基板の検査方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7659727B2 (ja) |
JP (1) | JP5019909B2 (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
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JP7468047B2 (ja) | 2020-03-25 | 2024-04-16 | ニデックアドバンステクノロジー株式会社 | 検査装置、及び検査方法 |
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-
2007
- 2007-02-28 JP JP2007049225A patent/JP5019909B2/ja not_active Expired - Fee Related
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2008
- 2008-02-27 US US12/072,704 patent/US7659727B2/en active Active
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Also Published As
Publication number | Publication date |
---|---|
US7659727B2 (en) | 2010-02-09 |
US20080204038A1 (en) | 2008-08-28 |
JP5019909B2 (ja) | 2012-09-05 |
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