KR20030002247A - 반도체소자의 시험 패턴 - Google Patents

Abstract

본 발명은 반도체소자의 시험 패턴에 관한 것으로, 연속성 확인 패턴에 해당되는 기초 단위 패턴을 형성하고 상기 기초단위 패턴 2개를 수평, 수직 방향으로 각각 일정거리 "L" 만큼 돌출되는 동시에 배선용 패턴 간에 "L" 만큼 스페이스가 확보되는 반도체소자의 시험 패턴을 형성함으로써 반도체소자의 제조 공정상의 배선층과 연결층의 결함 밀도를 전기적으로 산출할 수 있어 각 층의 결함 밀도를 독립적으로 산출할 수 있는 효과를 제공하고, 소자별, 웨이퍼별로 수율 측정시 취합하면 결함 밀도와 수율 간의 상관관계를 통계적으로 얻을 수 있는 효과를 제공함으로써 결함 밀도의 측정의 정확성 및 일관성을 기할 수 있는 기술이다.

Description

반도체소자의 시험 패턴{A method for forming a test pattern of semiconductor device}

본 발명은 반도체소자의 시험 패턴에 관한 것으로, 특히 반도체소자의 제조 공정 중에서 발생하는 결함 밀도 ( defect density )를 전기적으로 측정할 수 있는 시험 패턴에 관한 것이다. 이는 각 배선 층 및 그 배선 층 사이를 연결하는 층의 흠집 밀도를 전기적인 측정을 통해 정량적으로 산출하는데 응용할 수 있도록 하는 것이다.

반도체소자의 구조를 분석하여 보면 기본적으로 다수의 전기적인 배선층이 상하 방향으로 적층되어 있고, 이러한 상, 하부 배선층 사이를 연결하는 연결층으로 구성되어 있다.

로직 소자의 예를 들어 생각하면 게이??, 금속층 등이 전기적인 배선층에 해당되고 게이트층과 금속층을 연결하는 콘택홀 층 또는 상부/하부 금속층 사이를 연결하는 비아콘택홀층이 연결층에 해당된다.

반도체소자를 제조함에 있어 이러한 각 배선층 또는 각 연결층에서 발생하는 결함 밀도를 체계적으로 검출하고자 하는 노력이 지속적으로 이루어져 왔는데, 지금까지는 주로 제조 공정이 진행되는 도중에 시각적으로 검출하는 장비에 의존하여 결함 밀도를 조사하였다.

이러한 방식은 결함 밀도를 분석하기 어려운 단점이 있을 뿐만 아니라 반도체소자의 제조 공정이 완료된 후 수율을 측정하는 단계에서 각 층의 결함 밀도를 수율과 연계하여 조사히기 어려운 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 상부배선층, 하부 배선층 및 그 상,하부 배선층의 연결층에서 특정한 크기 이상의 결함을 전기적으로 검출할 수 있도록 연속성 확인 패턴과 누설전류 확인 패턴을 조합한 시험패턴을 만들어 결함 밀도를 전기적으로 산출하고 그에 따른 결과를 공정 수율 향상에 반영하는 반도체소자의 시험 패턴을 제공하는데 그 목적이 있다.

도 1a 및 도 1b 는 본 발명의 제1실시예에 따른 반도체소자의 시험 패턴을 도시한 평면도.

도 2a 내지 도 2b 는 본 발명의 제2실시예에 따른 반도체소자의 시험 패턴을 도시한 평면도.

< 도면의 주요부분에 대한 부호의 설명 >

11 : 하부배선층13 : 상부배선층

15 : 연결층

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 시험 패턴은,

연속성 확인 패턴에 해당되는 기초 단위 패턴을 형성하고,

상기 기초단위 패턴 2개를 수평, 수직 방향으로 각각 일정거리 "L" 만큼 돌출되는 동시에 배선용 패턴 간에 "L" 만큼 스페이스가 확보되는 것과,

상기 기초 단위 패턴 2개를 수평, 수직 방향으로 각각 "L" 만큼 이동시켜 누설전류 확인 패턴을 형성하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 1a 및 도 1b 는 본 발명에 따른 반도체소자의 시험 패턴을 도시한 평면도로서,

먼저, 도 1a 및 도 1b 와 같은 구조를 갖는 단일 배선층의 결함 밀도를 전기적으로 측정할 수 있는 시험패턴을 형성한다. 여기서, 11 은 하부배선층, 13 은 상부배선을 도시한다.

상기 도 1a 및 도 1b 에 도시된 시험 패턴은 단일 배선층 내에서 연속성 확인 패턴과 누설전류 확인 패턴을 조합한 시험패턴으로 패드 2 와 패드 4 사이의 저항을 측정하면 연속성의 합격, 불합격 여부를 확인할 수 있으며, 패드2 와 패드 4 둘중의 하나와 패드 1 또는 패드 3 사이의 저항을 확인하면 누설전류의 합격, 불합격 여부를 확인할 수 있다.

도 2a 및 도 2b 는 상부배선층, 하부배선층 및 상,하부배선층을 연결하는 연결층에서 동시에 특정한 크기 이상의 결함을 전기적으로 검출할 수 있도록 시험 패턴을 형성한 것을 도시한 평면도이다.

먼저, 도 2a에 도시한 바와같이 기초 단위 패턴을 만든다. 이 기초 단위 패턴은 상부배선층(13), 하부배선층(11) 및 이들을 연결하는 연결층(15)의 연속성을 확인할 수 있는 일종의 연속성 확인 패턴에 해당된다.

이러한 기초단위 패턴 2개를 수평, 수직 방향으로 각각 L 만큼 이동시켜 배열하면 두 개의 패턴 사이에 일종의 누설전류 확인 패턴이 형성되어 본 발명에서 제시하는 시험패턴을 구현할 수 있다.

이 시험 패턴에서 패드 1과 패드 3 사이의 저항 또는 패드2 와 패드4 사이의저항을 측정하면 연속성의 합격, 불합격 여부를 확인할 수 있으며, 패드 1 과 패드 2, 패드 1 과 패드 4, 패드 3와 패드2, 패드 3 와 패드4 사이의 저항을 확인하면 누설전류의 합격 불합격 여부를 확인할 수 있다.

특히 상부 배선층(13), 하부배선층(11) 및 연결층(15) 중의 어느 한 층에서만 결함이 발생하면 연속성 또는 누설전류에 있어 문제점이 발생한다.

상기한 도 1 과 도 2 의 시험패턴을 반도체소자의 제조용 레티클에 포함시켜 반도체소자를 제조할 후 반도체소자의 제조 수율을 확인할 때, 시험 패턴에서 발생하는 합격, 불합격을 전기적으로 확인한 후 각각의 층에서 발생하는 결함 밀도를 독립적으로 계산한다.

따라서, 각 소자, 웨이퍼 별로 취합하면 결함 밀도와 수율 간의 상관관계를 통계적으로 얻을 수 있으며, 이러한 결과를 제조 조정에 반영하면 수율 개선의 효과를 얻을 수 있다.

한편, 흠집밀도는 (불합격이 발생한 시험 패턴의 수) / (시험 패턴의 수와시험 패턴의 면적의 곱) 으로 표시된다.

시험 패턴 위에 크기 "L" 이상의 결함이 발생하면 반드시 연속성 또는 누설전류 중 한가지의 문제점이 발생한다.

이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 시험 패턴은, 반도체소자의 제조 공정상의 배선층과 연결층의 결함 밀도를 전기적으로 산출할 수 있어 각 층의 결함 밀도를 독립적으로 산출할 수 있는 효과를 제공하고, 소자별, 웨이퍼별로 수율 측정시 취합하면 결함 밀도와 수율 간의 상관관계를 통계적으로 얻을 수 있는 효과를 제공함으로써 결함 밀도의 측정의 정확성 및 일관성을 기할 수 있는 효과가 있다.

Claims (2)

1. 연속성 확인 패턴에 해당되는 기초 단위 패턴을 형성하고,

   상기 기초단위 패턴 2개를 수평, 수직 방향으로 각각 일정거리 "L" 만큼 돌출되는 동시에 배선용 패턴 간에 "L" 만큼 스페이스가 확보되는 것을 특징으로 하는 반도체소자의 시험 패턴.
2. 제 1 항에 있어서,

   상기 기초 단위 패턴 2개를 수평, 수직 방향으로 각각 "L" 만큼 이동시켜 누설전류 확인 패턴을 형성하는 것을 특징으로 하는 반도체소자의 시험 패턴.