JP2005142423A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】 ストレスマイグレーションによる導通ビアでの断線不良の発生率を低減する半導体装置及びその製造方法を提供する。
【解決手段】 第１配線層１３と、その第１配線層１３上に配置された第２層間絶縁膜１４と、その第２層間絶縁膜１４中の第１のビアホールに埋め込まれ、下端が第１配線層１３に接した導通ビア３１と、第２層間絶縁膜１４中の第２のビアホールに埋め込まれ、下端が第１配線層１３に接し、上端が電気的に開放状態の犠牲ビア３２と、第２層間絶縁膜１４の表面近傍に配置され、導通ビア３１の上端と接続した第２配線層１５とを含む多層配線構造を備える。
【選択図】 図２

Description

本発明は半導体装置に係り、特に多層配線構造を有する半導体装置及びその製造方法に関する。
半導体装置の高集積化・高速化のため、多層配線の開発が進められている。従来使用されてきたアルミニウム配線に代わって、許容電流密度が大きく、融点が高い銅配線が、低抵抗化や電流密度向上、信頼性向上等の面から使用されるようになってきている。
しかしながら、銅配線を使用した半導体装置でストレスマイグレーションによる配線抵抗の増加、断線などの不良が発生している。ストレスマイグレーションは、金属配線とその周囲の絶縁膜との熱膨張係数の差が原因で金属配線に応力が働き、この応力を緩和するため金属配線中の金属原子が移動する現象である。図２８及び図２９に第１配線層１３及び第２配線層１５を銅膜で形成し、導通ビア３１を銅膜で埋め込んだ半導体装置を示す。図２８は上面図であり、第２層間絶縁膜１４を表示しておらず、第２配線層１５を透過して導通ビア３１が表示されている。以下の上面図においても同様である。更に、図２８では、ストレスマイグレーションによって発生したボイドを第２配線層１５を透過して表示している。図２９は、図２８を第１配線層１３に沿った方向に切断した断面図である。図２８及び図２９に示した半導体装置では、特に導通ビア３１と第１配線層１３の接合部における第１配線層１３の上部にストレスマイグレーションによってボイドが発生する。これは、ビア形成及び配線形成プロセスにおいて、導通ビア３１と第１配線層１３の接合部に強いストレスがかかったためと考えられる。このように、ストレスマイグレーションによって発生するボイドのために、配線層間の抵抗の増大、切断が発生するという問題があった。
上記問題点を鑑み、本発明は、ストレスマイグレーションによる導通ビアでの断線不良の発生率を低減する半導体装置及びその製造方法を提供することを目的とする。
上記目的を達成するために、本発明の第1の特徴は、（イ）第１配線層と、（ロ）その第１配線層上に配置された層間絶縁膜と、（ハ）その層間絶縁膜中の第１のビアホールに埋め込まれ、下端が第１配線層に接した導通ビアと、（ニ）層間絶縁膜中の第２のビアホールに埋め込まれ、下端が第１配線層に接し、上端が電気的に開放状態の犠牲ビアと、（ホ）層間絶縁膜の表面近傍に配置され、導通ビアの上端と接続した第２配線層とを含む多層配線構造を備える半導体装置であることを要旨とする。
本発明の第２の特徴は、（イ）第１配線層と、（ロ）その第１配線層上に配置された層間絶縁膜と、（ハ）その層間絶縁膜中の第１のビアホールに埋め込まれ、下端が第１配線層に接した導通ビアと、（ニ）層間絶縁膜中の第２のビアホールに埋め込まれ、下端が第１配線層に接した犠牲ビアと、（ホ）層間絶縁膜の表面近傍に配置され、導通ビアの上端及び犠牲ビアの上端にそれぞれ接続した第２配線層とを含む多層配線構造を備え、導通ビアの下端と第１配線層との接合面の面積が、犠牲ビアの下端と第１配線層との接合面の面積より広い半導体装置であることを要旨とする。
本発明の第３の特徴は、（イ）第１配線層を形成する工程と、（ロ）第１配線層上に層間絶縁膜を形成する工程と、（ハ）その層間絶縁膜の一部を除去して第１配線層の上面の一部を露出させ、導通ビアホールを開口する工程と、（ハ）層間絶縁膜の一部を除去して第１配線層の上面の一部を露出させ、導通ビアの下端と第１配線層との接合面の面積よりも第１配線層との接合面の面積が小さい下端を有する犠牲ビアホールを開口する工程と、（ニ）導通ビアホール及び犠牲ビアホールを埋め込んで導通ビア及び犠牲ビアをそれぞれ形成する工程と、（ホ）層間絶縁膜の表面近傍に導通ビアの上端と接続するように第２配線層を形成する工程とを含む半導体装置の製造方法であることを要旨とする。
本発明によれば、ストレスマイグレーションによる導通ビアでの断線不良の発生率を低減する半導体装置及びその製造方法を提供することができる。
次に、図面を参照して、本発明の第１及び第２の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
また、以下に示す第１及び第２の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体装置は、図１及び図２に示すように、第１配線層１３と、その第１配線層１３上に配置された第２層間絶縁膜１４と、その第２層間絶縁膜１４中の第１のビアホールに埋め込まれ、下端が第１配線層１３に接した導通ビア３１と、第２層間絶縁膜１４中の第２のビアホールに埋め込まれ、下端が第１配線層１３に接し、上端が電気的に開放状態の犠牲ビア３２と、第２層間絶縁膜１４の表面近傍に配置され、導通ビア３１の上端と接続した第２配線層１５とを含む多層配線構造を備える。更に、半導体基板１１と、その半導体基板１１上に配置された第１層間絶縁膜１２とを備え、第１層間絶縁膜１２上に第１配線層１３が配置されている。第１配線層１３、第２配線層１５、導通ビア３１及び犠牲ビア３２は銅を主成分とする金属膜等の導電体膜が使用可能である。第１層間絶縁膜１２及び第２層間絶縁膜１４にはシリコン酸化膜（ＳｉＯ2膜）等が使用可能である。第２配線層１５は第２層間絶縁膜１４に形成された溝部に埋設され、第２配線層１５の上部端面と第２層間絶縁膜１４の上部端面の高さは同じである。又、導通ビア３１と第１配線層１３上面との接合面の面積はＳ１であり、犠牲ビア３２と第１配線層１３上面との接合面の面積はＳ２である。更に、Ｓ１はＳ２よりも大きい。
又、本発明の第１の実施の形態に係る半導体装置の配線パターンは、図１に示すように、複数の列方向グリッド線Ｘi、Ｘi+1、・・・・・と複数の行方向グリッド線Ｙj、Ｙj+1、・・・・・とが互いに交わるグリッドを基礎として配置されている。例えば、図１に示すように導通ビア３１は列方向グリッド線Ｘi、と行方向グリッド線Ｙjとの交点上に配置されている。
導通ビア３１は、半導体装置が機能するために必要なビアであり、所望の回路動作を実現するために第１配線層１３と第２配線層１５を電気的に接続している。犠牲ビア３２は、半導体装置の動作には影響しないダミーのビアであり、導通ビア３１とは異なり、第１配線層１３と第２配線層１５を電気的に接続している必要はない。
半導体装置の所望の動作に必要な導通ビア３１の他に、ビア形成及び銅配線形成プロセス等においてストレスがかかる個所として形成した犠牲ビア３２にもストレスマイグレーションによるボイドが発生し、導通ビア３１にボイドの発生が集中することを防ぎ、導通ビア３１の抵抗増加、或いは断線による半導体装置の故障を防ぐことができる。
以下の説明では、第１配線層１３及び第２配線層１５は銅膜によって形成され、更に導通ビア３１及び犠牲ビア３２は銅膜によって埋め込まれている場合について例示的に説明する。
以下に、導通ビア３１のビアサイズ及び第１配線層１３の配線層幅と、導通ビア３１でのストレスマイグレーションによるボイドの発生による断線故障の発生率の関係について説明する。図３及び図４に、例えば、長さＬ１が２０μｍ程度である第１配線層１３と、長さＬ２が１０μｍ程度、幅Ｗ２が１．１μ程度である第２配線層１５とが、導通ビア３１ａ、・・・・・によって直列に多数連続して接続されているビアチェーンの模式的な図を示す。図３では導通ビア３１ａ、３１ｂ、３１ｃ、３１ｄからなる１ユニット分しか図示されていないが、ビアチェーンには、このユニットが多数連続し、例えば４００個の導通ビア３１ａ、・・・・・が直列に配置されている。上記ビアチェーンを用いて測定した、導通ビア３１ａ、・・・・・でのストレスマイグレーションによるボイドの発生による断線故障の不良率（以下において「不良率」という。）と導通ビア３１ａ、・・・・・のビアサイズＤ１及び第１配線層１３の幅Ｗ１の関係を図５及び図６に示す。ビアサイズＤ１は、マスクパターンレベルにおける正方形の一辺の長さである。図５と図６とは互いに異なった製造方法で形成されたビアチェーンでの不良率をそれぞれ示したものである。図５及び図６において、横軸は導通ビア３１ａ、・・・・・のビアサイズＤ１、縦軸は不良率であり、第１配線層１３の幅Ｗ１毎にグラフが示されている。図５及び図６は、第１配線層１３の幅Ｗ１が広いほど不良率が高く、導通ビア３１ａ、・・・・・のビアサイズＤ１が小さいほど不良率が高いことを示している。即ち、導通ビア３１ａ、・・・・・のビアサイズＤ１が同じであれば第１配線層１３の幅Ｗ１が広いほど導通ビア３１ａ、・・・・・の断線故障がより多く発生し、第１配線層１３の幅Ｗ１が同じであれば導通ビア３１ａ、・・・・・のビアサイズＤ１が小さいほど導通ビア３１ａ、・・・・・の断線故障がより多く発生する。
以上に説明したように、第１配線層１３の面積に対する第１配線層１３と導通ビア３１との接合面の面積の比が小さいほど、導通ビア３１での不良率が高いことから、導通ビア３１以外に犠牲ビア３２を配置することによって、導通ビア３１での不良率を減少させることができる。又、犠牲ビア３２と第１配線層１３の接合面の面積を、導通ビア３１と第１配線層１３の接合面の面積より小さくすることは、犠牲ビア３２にボイドが集中しやすいため、導通ビア３１での不良率を低減することにより効果がある。
図７に示す導通ビア３１と犠牲ビア３２とのビア間距離Ｔと不良率の関係を図８に示す。図８に示すように、ビア間距離Ｔが１０μｍ以上になると不良が発生し始めるため、導通ビア３１と犠牲ビア３２とのビア間距離Ｔは１０μｍ以下が好ましい。更にはビア間距離Ｔは５μｍ以下が好ましい。一方、導通ビア３１と犠牲ビア３２とのビア間距離Ｔの最小値は、フォトリソグラフィ装置やエッチング装置等のプロセス装置限界等によって制限されるが、例えば３０ｎｍ程度とすることが可能である。より具体的には、マスクパターン設計時のグリッド間隔の程度、即ち、マスクパターン設計時の最小設計ルールＦの３倍、２倍、１倍程度にビア間距離Ｔを選定することができる（Ｔ＝３Ｆ、２Ｆ、Ｆ）。設計ルールは、例えば最小設計ルールＦの１／２である最小オーバーラップ長λで記述できる。ビアの最小面積は２λ×２λであり、最小間隔は２λである。又、ビアと配線層の最小オーバーラップ長は、接続を確実にするためにλが必要である。一方、配線層の最小幅は２λであるが、一般的には同一層の配線層の最小間隔は３λが必要であるとされている。これは、配線層を形成するのが半導体装置製造の最終段階に近く、配線層の下地表面の凹凸が多いためである。図９は、隣接した導通ビア３１の間隔が最小になるように上記設計ルールに従って配置した場合の上面図である。図９では、列方向グリッド線Ｍk、Ｍk+1、・・・・・と行方向グリッド線Ｎl、Ｎl+1、・・・・・の間隔は最小設計ルールＦである。図９に示すように隣接した導通ビア３１の間隔は最小でも６λ程度になる。図１０は、導通ビア３１と犠牲ビア３２の間隔が最小になるように配置した場合の上面図であり、図９と同様に、列方向グリッド線Ｍk、Ｍk+1、・・・・・と行方向グリッド線Ｎl、Ｎl+1、・・・・・の間隔は最小設計ルールＦである。犠牲ビア３２を配置する場合は同一層での配線層間の短絡等を考慮する必要がないため、図１０に示すようにビア間隔を最小２λ、即ち最小設計ルールＦにすることができる。
本発明の第１の実施の形態に係る半導体装置によれば、半導体装置の動作に影響しない犠牲ビア３２を第１配線層１３に接して配置することにより、ストレスマイグレーションによる導通ビア３１での断線不良の発生率を低減することができる。
図１１〜図１６を用いて、本発明の第１の実施の形態に係る半導体装置の製造方法を説明する。なお、以下に述べる半導体装置の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
（イ）先ず、半導体基板１１の内部に図示を省略した素子分離領域及びこの素子分離領域で囲まれた活性領域の内部に拡散領域等を形成し、トランジスタ等の活性素子を集積化する。これらの活性素子が配置された半導体基板１１上に、第１層間絶縁膜１２を化学気相成長法（ＣＶＤ法）等の技術により全面に形成し、化学的機械研磨（ＣＭＰ）法等により平坦化する。続いて、図示はしていないが、活性素子の所定の電極上にフォトリソグラフィ技術やエッチング技術を用いてコンタクトホールを開孔する。更に、フォトリソグラフィ技術とエッチング技術を用いて第１配線層１３のダマシン溝を形成する。その後、第１層間絶縁膜１２上に銅等の金属膜をメッキ蒸着等により全面に堆積させて、各電極上のコンタクトホールとダマシン溝を埋め込むようにＣＭＰ法等により平坦化する。その後、第１配線層１３上に第２層間絶縁膜１４を全面に形成し図１１に示す構造断面図を得る。
（ロ）次に、フォトレジスト膜４１を第２層間絶縁膜１４上に全面に塗布する。フォトリソグラフィ技術によりフォトレジスト膜４１を露光・現像して開口部２１ａ及び２１ｂを形成し、図１２に示すように第２層間絶縁膜１４の表面の一部を露出させる。
（ハ）次に、フォトレジスト膜４１をマスクとして第２層間絶縁膜１４を反応性イオンエッチング（ＲＩＥ）法等を用いて選択的にエッチング除去して、導通ビアホール５１及び犠牲ビアホール５２を形成し、その後、フォトレジスト膜４１を除去して図１３に示す構造断面図を得る。
（ニ）次に、第２層間絶縁膜１４上に全面に新たなフォトレジスト膜４２を塗布し、フォトリソグラフィ技術によりフォトレジスト膜４２を露光・現像して開口部２２を形成し、図１４に示すように導通ビアホール５１及び第２層間絶縁膜１４の表面の一部を露出させる。
（ホ）次に、フォトレジスト膜４２をマスクとして第２層間絶縁膜１４をＲＩＥ法等を用いて選択的にエッチングしてダマシン溝部６１を形成し、フォトレジスト膜４２を除去して図１５に示す構造断面図を得る。
（ヘ）次に、図１６に示すように、金属メッキ法等を用いて第２配線層１５を、導通ビアホール５１、犠牲ビアホール５２及びダマシン溝部６１を埋め込み、且つ第２層間絶縁膜１４の全面を覆うように堆積する。更に、第２配線層１５の上部端面が第２層間絶縁膜１４の上部端面の位置と等しくなるまで、ＣＭＰ法等により第２配線層１５を除去して平坦化することにより、図１及び図２に示す半導体装置が完成する。
図１１〜図１６に示した半導体装置の製造方法では、導通ビア３１及び犠牲ビア３２の埋め込みを第２配線層１５の堆積と同時に行っており、製造工程の短縮を行っている。
又、第２配線層１５を埋め込む前にバリアメタル層を形成し、このバリアメタル層上に第２配線層１５を形成することは、抵抗低減等に有効である。バリアメタル層の材料には、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）及びＴｉＮ、ＴａＮ等のこれらの化合物等が使用可能である。
図１１〜図１６においては、導通ビアホール５１及び犠牲ビアホール５２を形成した後に、ダマシン溝部６１を形成する半導体装置の製造方法を説明したが、ダマシン溝部６１を形成した後に、導通ビアホール５１及び犠牲ビアホール５２を形成することも可能である。図１７〜図２２を用いて、本発明の第１の実施の形態に係る半導体装置の他の製造方法を説明する。
（イ）図１１で説明したのと同様の方法で、図１７の構造断面図を得る。
（ロ）次に、フォトレジスト膜４３を第２層間絶縁膜１４上に全面に塗布する。フォトリソグラフィ技術によりフォトレジスト膜４３を露光・現像して開口部２３を形成し、図１８に示すように第２層間絶縁膜１４の表面の一部を露出させる。
（ハ）次に、フォトレジスト膜４３をマスクとして第２層間絶縁膜１４をＲＩＥ法等を用いて選択的にエッチングし、フォトレジスト膜４３を除去して図１９に示すようなダマシン溝部６１を形成する。
（ニ）次に、第２層間絶縁膜１４上に全面に新たなフォトレジスト膜４４を塗布し、フォトリソグラフィ技術によりフォトレジスト膜４４を露光・現像して開口部２４ａ及び２４ｂを形成し、図２０に示すようにダマシン溝部６１及び第２層間絶縁膜１４の表面の一部を露出させる。
（ホ）次に、フォトレジスト膜４４をマスクとして第２層間絶縁膜１４をＲＩＥ法等を用いて選択的にエッチング除去し、更にフォトレジスト膜４４を除去して、導通ビアホール５１及び犠牲ビアホール５２を形成した図２１の構造断面図を得る。
（ヘ）次に、図２２に示すように、金属メッキ法等を用いて第２配線層１５を、導通ビアホール５１、犠牲ビアホール５２及びダマシン溝部６１を埋め込み、且つ第２層間絶縁膜１４の全面を覆うように堆積する。更に、第２配線層１５の上部端面が第２層間絶縁膜１４の上部端面の位置と等しくなるまで、ＣＭＰ法等により第２配線層１５を除去して平坦化することにより、図１及び図２に示す半導体装置が完成する。
本発明の第１の実施の形態に係る半導体装置の製造方法によれば、第１配線層１３に接して犠牲ビアホール５２、犠牲ビア３２を形成する工程を含むことにより、第１配線層１３と導通ビア３１の接合面以外にビア形成及び配線形成プロセスにおいて強いストレスがかかる個所ができるため、ストレスマイグレーションによる導通ビア３１での断線不良の発生率を低減することができる。
犠牲ビア３２と第１配線層１３の接合面にストレスマイグレーションによるボイドを発生させることによって、導通ビア３１と第１配線層１３の接合面でのボイド発生による断線故障の不良率を低減するためには、犠牲ビア３２の底面端部が第１配線層１３の表面に接していればよい。したがって、図２３及び図２４に示す発明の第１の実施の形態の変形例に係る半導体装置によって、導通ビア３１でのボイド発生による断線不良の発生率を低減することができる。第１の実施の形態に係る変形例では、犠牲ビア３２の上部の第２層間絶縁膜１４に溝部が形成され、矩形のダミーパターン１５ａが埋め込まれている点が図１及び図２に示した半導体装置と異なる。ダミーパターン１５ａは犠牲ビア３２の上面端部と接続しているが、その他の領域は第２層間絶縁膜１４に囲まれている。ダミーパターン１５ａが埋め込まれる溝部を形成することにより、導通ビア３１と同様の形状になり、犠牲ビア３２を埋め込みやすくなる。ダミーパターン１５ａを埋め込む溝部は、ダマシン溝部６１と同時に形成することができるため、製造工程を追加する必要はない。
（第２の実施の形態）
第２の実施の形態に係る半導体装置は、図２６に示すように、第１配線層１３と、その第１配線層１３上に配置された第２層間絶縁膜１４と、その第２層間絶縁膜１４中の第１のビアホールに埋め込まれ、下端が第１配線層１３に接した導通ビア３１と、第２層間絶縁膜１４中の第２のビアホールに埋め込まれ、下端が第１配線層１３に接した犠牲ビア３２と、第２層間絶縁膜１４の表面近傍に配置され、導通ビア３１の上端及び犠牲ビア３２の上端にそれぞれ接続した第２配線層１５とを含む多層配線構造を備えている。更に、半導体基板１１と、その半導体基板１１上に配置された第１層間絶縁膜１２とを備え、第１層間絶縁膜１２上に第１配線層１３が配置されている。又、導通ビア３１の下端と第１配線層１３との接合面の面積Ｓ１が、犠牲ビア３２の下端と第１配線層１３との接合面の面積Ｓ２より広い。犠牲ビア３２が第２配線層１５と電気的に接し、マスクパターンレベルとしては活性なビアとなっている点が図２に示した第１の実施の形態に係る半導体装置と異なる。
本発明の第２の実施の形態に係る半導体装置の配線パターンは、図２５に示すように、複数の列方向グリッド線Ｘi、Ｘi+1、・・・・・と複数の行方向グリッド線Ｙj、Ｙj+1、・・・・・とが互いに交わるグリッドを基礎として配置されている。例えば、図２５に示すように導通ビア３１は列方向グリッド線Ｘi、と行方向グリッド線Ｙjとの交点上に配置され、犠牲ビア３２は列方向グリッド線Ｘi+1、と行方向グリッド線Ｙjとの交点上に配置されている。犠牲ビア３２が、導通ビア３１が形成され第２配線層１５が埋め込まれているダマシン溝部６１に配置されている点が図１に示した第１の実施の形態に係る半導体装置と異なる。隣接する通常の導通ビア３１同士の間隔よりも、導通ビア３１と犠牲ビア３２の間隔を設計ルールを考慮せずに小さくすることができ、犠牲ビア３２を列方向グリッド線Ｘi+1、・・・・・と行方向グリッド線Ｙj、・・・・・との交点上に配置せずに導通ビア３１と犠牲ビア３２の間隔を、例えば最小設計ルールＦよりも小さくすることも可能である。又、導通ビア３１と犠牲ビア３２との相対的な配置関係に制限はない。例えば図２７に示すように導通ビア３１が列方向グリッド線Ｘi、と行方向グリッド線Ｙjとの交点上に配置され、犠牲ビア３２が列方向グリッド線Ｘi、と行方向グリッド線Ｙj-1との交点上に配置されてもよい。即ち、第２配線層１５に流れる電流の方向に沿って導通ビア３１と犠牲ビア３２が配置されてもよい。
又、犠牲ビア３２は導通している必要がないため、最小設計ルールＦよりも犠牲ビア３２の開口サイズを小さくすることができる。犠牲ビア３２の開口サイズを最小設計ルールＦよりも小さくするためには、フォトリソグラフィにおけるマスク（レチクル）のパターンとして最小設計ルールＦよりも犠牲ビア３２の開口サイズを小さくしておけばよい。微細化が進んでステッパの分解能よりも小さな口径の犠牲ビア３２を開口する必要があるときは、例えば、犠牲ビアホール５２を埋め込んで犠牲ビア３２を形成する前に、以下のようなサイドウォールを形成する工程によって犠牲ビア３２の開口サイズを小さくすればよい。
（イ）図１７〜図１９で説明したのと同様の方法で、第２層間絶縁膜１４にダマシン溝部６１を形成した図１９の断面図を得る。
（ロ）次に、フォトリソグラフィ技術とエッチング技術を用いて、ダマシン溝部６１内に導通ビアホール５１と犠牲ビアホール５２を形成する。
（ハ）次に、犠牲ビアホール５２を埋め込むように第２層間絶縁膜１４上にサイドウォール絶縁膜を堆積する。その後、犠牲ビアホール５２の側面にサイドウォール絶縁膜が残るようにＲＩＥ法等の異方性エッチングによって第２層間絶縁膜１４上面のサイドウォール絶縁膜を除去することにより、犠牲ビアホール５２の口径を導通ビアホール５１の口径よりも小さくする。
（ニ）その後、金属メッキ法等を用いて第２配線層１５を、導通ビアホール５１、犠牲ビアホール５２及びダマシン溝部６１を埋め込み、且つ第２層間絶縁膜１４の全面を覆うように堆積する。更に、第２配線層１５の上部端面が第２層間絶縁膜１４の上部端面の位置と等しくなるまで、ＣＭＰ法等により第２配線層１５を除去して平坦化することにより、図２５及び図２６に示す半導体装置が完成する。
以上のような工程により、犠牲ビアホール５２の口径を小さくして犠牲ビア３２の開口サイズを最小設計ルールＦよりも小さくすることが可能である。
又、第２の実施の形態に係る半導体装置の場合、犠牲ビア３２において断線が生じても問題ないように、導通ビア３１だけの接続によって半導体装置の機能が実現できるように電流密度等を設計しておく。もちろん、犠牲ビア３２が断線せずに導通状態を保っていても問題ない。
本発明の第２の実施の形態によれば、第１配線層１３との接合面の面積が小さい犠牲ビア３２と第１配線層１３の接合面にストレスマイグレーションによるボイドを発生させることによって、導通ビア３１でのボイド発生による断線不良の発生率を低減することができる。他は、第１の実施の形態に係る半導体装置と基本的に同様であるので、重複した説明を省略する。
（その他の実施の形態）
上記のように、本発明を実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
既に述べた実施の形態の説明においては、犠牲ビア３２が１つであるが、複数の犠牲ビアを配置してもよい。更に、犠牲ビア３２の形状は、正方形や長方形、丸型、三角形等とすることができる。又、３層以上の配線層を有する多層配線の半導体装置において、任意の配線層間に犠牲ビアを配置することが可能である。
図１１〜図１６、或いは図１７〜図２２においては、第２層間絶縁膜１４に形成した溝部に第２配線層１５を埋設する方法による半導体装置の製造方法を説明したが、第２層間絶縁膜１４上に第２配線層１５を堆積した後、フォトリソグラフィ技術やエッチング技術、リフトオフ技術等によって第２配線層１５を形成することもできる。
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
本発明の第１の実施の形態に係る半導体装置の構成を示す模式的な上面図である。 図１のＩ−Ｉ方向に沿った断面図である。 配線層と導通ビアを直列に配置したビアチェーンの構成を示す模式的な上面図である。 図３のＩＩ−ＩＩ方向に沿った断面図である。 ビアチェーンのストレスマイグレーションによる不良率と、ビアサイズ及び配線幅との関係を示すグラフである。 他のビアチェーンのストレスマイグレーションによる不良率と、ビアサイズ及び配線幅との関係を示すグラフである。 ビア間距離を表す模式的な上面図である。 ストレスマイグレーションによる不良率と、ビア間距離との関係を示すグラフである。 隣接した導通ビア間の最小距離を表す模式的な上面図である。 導通ビアと犠牲ビア間の最小距離を表す模式的な上面図である。 本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である（その１）。 本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である（その２）。 本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である（その３）。 本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である（その４）。 本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である（その５）。 本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である（その６）。 本発明の第１の実施の形態に係る半導体装置の他の製造方法を説明するための工程断面図である（その１）。 本発明の第１の実施の形態に係る半導体装置の他の製造方法を説明するための工程断面図である（その２）。 本発明の第１の実施の形態に係る半導体装置の他の製造方法を説明するための工程断面図である（その３）。 本発明の第１の実施の形態に係る半導体装置の他の製造方法を説明するための工程断面図である（その４）。 本発明の第１の実施の形態に係る半導体装置の他の製造方法を説明するための工程断面図である（その５）。 本発明の第１の実施の形態に係る半導体装置の他の製造方法を説明するための工程断面図である（その６）。 本発明の第１の実施の形態の変形例に係る半導体装置の構成を示す模式的な上面図である。 図２３のＩＩＩ−ＩＩＩ方向の断面図である。 本発明の第２の実施の形態に係る半導体装置の構成を示す模式的な上面図である。 図２５のＩＶ−ＩＶ方向の断面図である。 本発明の第２の実施の形態の変形例に係る半導体装置の他の構成を示す模式的な上面図である。 従来の半導体装置の構成を示す模式的な上面図である。 図２８のＸ−Ｘ方向の断面図である。
符号の説明
１１…半導体基板
１２…第１層間絶縁膜
１３…第１配線層
１４…第２層間絶縁膜
１５…第２配線層
１５ａ…ダミーパターン
２１ａ，２１ｂ…開口部
２２…開口部
２３…開口部
２４ａ、２４ｂ…開口部
３１、３１ａ、３１ｂ、３２ｃ、３１ｄ…導通ビア
３２…犠牲ビア
４１…フォトレジスト膜
４２…フォトレジスト膜
４３…フォトレジスト膜
４４…フォトレジスト膜
５１…導通ビアホール
５２…犠牲ビアホール
６１…ダマシン溝部

Claims (6)

  1. 第１配線層と、
    該第１配線層上に配置された層間絶縁膜と、
    該層間絶縁膜中の第１のビアホールに埋め込まれ、下端が前記第１配線層に接した導通ビアと、
    前記層間絶縁膜中の第２のビアホールに埋め込まれ、下端が前記第１配線層に接し、上端が電気的に開放状態の犠牲ビアと、
    前記層間絶縁膜の表面近傍に配置され、前記導通ビアの上端と接続した第２配線層
    とを含む多層配線構造を備えることを特徴とする半導体装置。
  2. 前記導通ビアの下端と前記第１配線層との接合面の面積が、前記犠牲ビアの下端と前記第１配線層との接合面の面積より広いことを特徴とする請求項１に記載の半導体装置。
  3. 前記犠牲ビアは前記第２配線層と同一膜厚の孤立パターンに接続されていることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記導通ビアと前記犠牲ビアとの間隔が１０μｍ以下であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 第１配線層と、
    該第１配線層上に配置された層間絶縁膜と、
    該層間絶縁膜中の第１のビアホールに埋め込まれ、下端が前記第１配線層に接した導通ビアと、
    前記層間絶縁膜中の第２のビアホールに埋め込まれ、下端が前記第１配線層に接した犠牲ビアと、
    前記層間絶縁膜の表面近傍に配置され、前記導通ビアの上端及び前記犠牲ビアの上端にそれぞれ接続した第２配線層
    とを含む多層配線構造を備え、前記導通ビアの下端と前記第１配線層との接合面の面積が、前記犠牲ビアの下端と前記第１配線層との接合面の面積より広いことを特徴とする半導体装置。
  6. 第１配線層を形成する工程と、
    該第１配線層上に層間絶縁膜を形成する工程と、
    該層間絶縁膜の一部を除去して前記第１配線層の上面の一部を露出させ、導通ビアホールを開口する工程と、
    前記層間絶縁膜の一部を除去して前記第１配線層の上面の一部を露出させ、前記導通ビアの下端と前記第１配線層との接合面の面積よりも前記第１配線層との接合面の面積が小さい下端を有する犠牲ビアホールを開口する工程と、
    前記導通ビアホール及び前記犠牲ビアホールを埋め込んで導通ビア及び犠牲ビアをそれぞれ形成する工程と、
    前記層間絶縁膜の表面近傍に前記導通ビアの上端と接続するように第２配線層を形成する工程
    とを含むことを特徴とする半導体装置の製造方法。
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