CN100356563C - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种能减小因应力迁移造成的导通通路处断线不良的发生率的半导体器件及其制造方法。这种半导体器件具有多层配线结构，包括第1配线层(13)、配置在该第1配线层(13)上的层间绝缘膜(14)、填埋在该层间绝缘膜(14)中的第1通路孔内并下端与第1配线层(13)相接的导通通路(31)、填埋在层间绝缘膜(14)中第2通路孔内，下端连接第1配线层(13)，上端呈电气断开状态的牺牲通路(32)、以及配置在层间绝缘膜(14)的表面附近，并与导通通路(31)的上端连接的第2配线层(15)。

Description

半导体器件及其制造方法
本申请是基于并要求保护申请日为2003年11月7日，日本申请号为P2003-378423的在先日本专利申请的优先权。该申请的全部内容通过引用在此结合。
技术领域
本发明有关半导体器件，尤其是涉及具有多层配线结构的半导体器件及其制造方法。
背景技术
由于半导体器件的高度集成化、高速化，所以多层配线的研发工作在不断推进。出于电阻低、电流密度高、可靠性好等方面的考虑使用额定电流密度大，熔点高的铜配线，替代以往使用的铝配线。
可是，在使用铜配线的半导体器件中由于应力迁移造成配线电阻增加、断线等问题。应力迁移是一种由于金属配线和其周围绝缘膜间热膨胀系数之差的原因使应力作用在金属配线上，为了缓和该应力，金属配线中的金属原子移动的现象。图1及图2中表示用铜膜形成第1配线层13及第2配线层15，用铜膜填入导通通路31的半导体器件。图1为俯视图，没有表示第2层间绝缘膜14，透过第2配线层15表示导通通路31。在以后的俯视图中都一样表示。还有，在图1中，还透过第2配线层15表示由于应力迁移产生的空隙(boido)39。图2为将图1沿第1配线层13的方向切断的断面图。在图1及图2示出的半导体器件中，特别是在导通通路31和第1配线层13的接合部的第1配线层13的上部由于应力迁移产生空隙39。可以认为该现象是由于在通路形成及配线形成过程中，导通通路31和第1配线层13的接合部上曾承受强大的应力的缘故。这样，存在的问题是，由于因应力迁移产生的空隙39，造成配线层间电阻增大、发生断裂。
发明内容
本发明第1方面的一种半导体器件，具有多层内部连接结构，它包括：第1配线层、配置在该第1配线层上的层间绝缘膜、填埋在该层间绝缘膜中，下端连接所述第1配线层的导通通路、填埋在所述层间绝缘膜中，下端连接所述第1配线层，上端呈电气断路状态的牺牲通路、以及配置在所述层间绝缘膜的表面附近，与所述导通通路上端连接的第2配线层；所述导通通路的下端与所述第1配线层的上表面的接合面的面积，比所述牺牲通路的下端与所述第1配线层的上表面的接合面的面积大。
本发明第2方面的一种半导体器件，具有多层内部连接的结构，它包括：第1配线层、配置在该第1配线层上的层间绝缘膜、填埋在该层间绝缘膜中，下端连接所述第1配线层的导通通路、填埋在所述层间绝缘膜中，下端连接所述第1配线层的牺牲通路、以及配置在所述层间绝缘膜的表面附近，分别与所述导通通路上端及所述牺牲通路的上端连接的第2配线层；所述导通通路的下端与所述第1配线层的上表面的接合面的面积，大于用与所述第1配线层平行的面切割的所述牺牲通路的断面积。
本发明第3方面的一种具有多层内部连接结构的半导体器件的制造方法，该方法包括：形成第1配线层、在所述第1配线层上形成层间绝缘膜、在所述层间绝缘膜上开出导通通路孔及牺牲通路孔，使所述第1配线层露出部分上表面、在所述层间绝缘膜表面附近形成通过所述导通通路孔的双嵌入沟、以及将金属填入所述导通通路孔、所述牺牲通路孔、及所述双嵌入沟中，从而分别形成上端呈电气断路状态的牺牲通路、填埋在所述双嵌入沟中的第2配线层、以及填埋在所述导通通路孔中，与所述第2配线层下端连接的导通通路。
附图说明
图1为模式地表示现有半导体器件构成的俯视图。
图2为图1的X-X方向的断面图。
图3为模式地表示本发明第1实施形态有关的半导体器件构成的俯视图。
图4为沿图3的I-I方向的断面图。
图5为模式地表示串联地配置配线层和导通通路的通路链(via chain)的构成的俯视图。
图6为沿图5的II-II方向的断面图。
图7为表示由于通路链的应力迁移引起的不合格率，与通路尺寸及配线宽度间关系的图。
图8为表示由于其它的通路链的应力迁移引起的不合格率与通路尺寸及配线宽度间关系的图。
图9为表示通路间距的模式的俯视图。
图10表示由于应力迁移引起的不合格率与通路间距的关系。
图11为表示相邻的导通通路间的最小距离的模式的俯视图。
图12为表示导通通路和牺牲通路间的最小距离的模式的俯视图。
图13～18为说明本发明第1实施形态有关的半导体器件的制造方法用的工序断面图。
图19～24为说明本发明第1实施形态有关的半导体器件的其它制造方法用的工序断面图。
图25为说明本发明第1实施形态的变形例有关的半导体器件构成的模式的俯视图。
图26为图25的III-III方向的断面图。
图27为表示本发明第2实施形态有关的半导体器件的构成的模式的俯视图。
图28为图27的IV-IV方向的断面图。
图29为表示本发明第2实施形态的变形例有关的半导体器件其它构成的模式的俯视图。
具体实施方式
下面参照附图描述本发明的各个实施例。图中对相同或相似的部件和元件，使用相同或相似的标号，并将省略或简化关于相同或相似部件和元件的描述。
通常在半导体设备的表现形式中，可以理解从各种图并未在一张到另一张图中画出，也未在某一指定的图中画出，为了便于读图，所绘制的层的厚度是任意的。
在下列描述中，将列举例如特定信号值等诸多特定细节以便能对本发明有彻底的理解。但是，对本领域的技术人员显而易见的是无需这样的特定细节就可实现本发明。在其他的例子中，为了防止因不必要的细节而混淆本申请，在框图形式中示出了公知电路。
第1实施形态
本发明第1实施形态有关的半导体器件如图3及图4所示，具有多层配线结构，即包括第1配线层13、配置在该第1配线层13上的第2层间绝缘膜14、埋入该第2层间绝缘膜14中的第1通路孔并下端与第1配线层13相接的导通通路31、埋入第2层间绝缘膜14中的第2通路孔并下端与第1配线层13相接上端呈电路上开放状态的牺牲通路32、及配置在第2层间绝缘膜14的表面附近并与导通通路31的上端连接的第2配线层15。此外，还具有半导体基板11、及配置在该半导体基板11上的第1层间绝缘膜12，第1配线层13配置在第1层间绝缘膜12上。第1配线层13、第2配线层15、导通通路31及牺牲通路32可以使用铜为主要成分的金属膜等导电膜。第1层间绝缘膜12及第2层间绝缘膜14可用氧化硅膜(SiO2膜)等。第2配线层15埋设在形成于第2层间绝缘膜14的沟槽中，第2配线层15的上部端面和第2层间绝缘膜14的上部端面的高度相同。另外，导通通路31和第1配线层13上表面的接合面面积为S1，牺牲通路32和第1配线层13上表面的接合面面积为S2。S1大于S2。
本发明第1实施形态有关的半导体器件的配线图形如图3所示，以多根列方向的网络线Xi、Xi+1、...和多根行方向网格线Yj、Yj+1、...互相交叉的网格为基础进行配置。例如如图3所示，导通通路31配置在列方向网格线Xi和行方向网格线Yj的交点上。
导通通路31是半导体器件发挥其作用所需的通路，为了实现所要的电路动作第1配线层13和第2配线层15电气连接。牺牲通路32是不影响半导体器件动作的虚设的通路，和导通通路31不同，不需要和第1配线层13、第2配线层15电气连接。
除了半导体器件所需的动作需要的导通通路31之外，在通路形成及铜配线形成过程中，作为承受应力的部位而形成的牺牲通路32上也由于应力迁移而发生空隙，从而能防止空隙的发生集中于导通通孔31上，并防止导通通路31电阻增加、或由于断线而造成半导体器件故障。
以下的说明中，以第1配线层13及第2配线层15由铜膜做成，并导通通路31及牺牲通路32利用铜膜填入的情况为例进行说明。
以下说明导通通路31的通路大小及第1配线层13的配线层宽度与导通通路31处的应力迁移造成的空隙引发的断线故障率间的关系。图5及图6例如长度L1为20μm左右的第1配线层13、和长度L2为10μm左右、宽W2为1.1μm左右的第2配线层15通过多个导通通路31a、...串联地连续连接的通路链的模式图。图5仅表示由导通通路31a、31b、31c、31d构成的一个单元部分，在通路链上，该单元可以多个连续，例如400个导通通路31a、...串联地配置。图7及图8示出用上述通路链测量的、因导通通路31a、...处的应力迁移产生的空隙引发的断线故障的不合格率(以后称为“不合格率”)与导通通路31a、...的通路尺寸D1及第1配线层13的宽度W1间的关系。通路尺寸D1为掩膜图形层的正方形的一边长度。图7和图8分别表示用互不相同的制造方法制成的通路链处的不合格率。图7及图8中，横轴为导通通路31a、...的通路尺寸D1、纵轴为不合格率，第1配线层13的每一种宽度W1用一根曲线表示。图7及图8表示第1配线层13的宽度W1越宽不合格率越高，导通通路31a、...的通路尺寸D1越小不合格率越高。即如导通通路31a、..的通路尺寸D1相同则第1配线层13的宽度W1越宽导通通路31a、...的断线故障更加多发，如第1配线层13的宽度W1相同则导通通路31a、...的通路尺寸D1越小则导通通路31a、...的断线故障更加多发。
如以上说明的那样，第1配线层13与导通通路31间的接合面的面积相对于第1配线层13的面积的比越小，导通通路31处的不合格率越高，所以通过在导通通路31以外配置牺牲通路32能使导通通路31处的不合格率减小。另外，将牺牲通路32与第1配线层13的接合面的面积做得比导通通路31与第1配线层13的接合面的面积小，容易使空隙集中在牺牲通路32上，因而有降低导通通路31的不合格率的效果。
图10表示图9示出的导通通路31和牺牲通路32的通路间距T和不合格率间的关系。如图10所示，由于通路间距T大于10μm开始产生不合格品，所以导通通路31和牺牲通路32的通路间距T最好在10μm以下。通路间距T小于5μm更佳。另一方面，导通通路31和牺牲通路32的通路间距T的最小值由于光刻装置、或蚀刻装置等工艺装置能力极限等限制，可以达到例如30nm左右。更具体为，掩膜图形设计时的网格间隔的程度即将通路间距T选定在掩膜图案设计时的最小设计规定F的3倍、2倍、1倍左右(T＝3F、2F、1F)。设计规定例如能用最小设计规定F的1/2即最小的重叠长度λ来描述。通路的最小面积为2λ×2λ，最小间隔为2λ。另外，通路和配线层的最小重叠长度为了可靠地连接需要λ。另外，虽配线层的最小宽度为2λ，但是，通常周一层的配线层的最小间隔要3λ。这是由于形成配线层的阶段接近半导体制造的最终阶段，配线层的底面表面多凹凸的缘故。图11为按照上述设计规定配置成相邻的导通通路31的间隔为最小时的俯视图。图11中，列方向网格线MK、MK+1、...和行方向网格线Nl、Nl+1、...的间隔为最小设计规定F。如图11所示，相邻的导通通路31的间隔即使最小也为6λ左右。图12为导通通路31和牺牲通路32的间隔配置成最小时的俯视图，和图11一样，列方向网格线MK、MK+1、...和行方向网格线Nl、N1+1、...的间隔为最小设计规定F。配置牺牲通路32的场合不必考虑同一层上的配线层间的短路等，所以如图12所示，可取通路间隔为最小2λ、即可取最小设计规定F。换言之，图12表示导通通路31的中心和牺牲通路32的中心间隔可以取2F＝4λ。
根据本发明第1实施形态有关的半导体器件，通过不影响半导体器件动作的牺牲通路32与第1配线层13相接进行配置，从而能减小因应力迁移引发的导通通路31处断线不合格的发生率。
利用图13～图18说明本发明第1实施形态有关的半导体器件的制造方法。以下所述的半导体器件的制造方法为一例子，包括变形例在内，当然，利用除此以外各种制造方法均能实现。
(1)首先，在半导体基板11的内部在图中未示出的元件分离区域及用该元件分离区域围成的有源区域的内部形成扩散区域等，将晶体管等有源元件集成化。在配置这些有源元件的半导体基板11上利用化学气相淀积法(CVD法)等技术在整个面上形成第1层间绝缘膜12，再利用化学的机械研磨(CMP)法等使表面平整。接着，虽然图中未示出，但又采用光刻技术或蚀刻技术在活性元件的规定电极上开出接触孔。再采用光刻技术和蚀刻技术形成第1配线层13的双嵌入(damascene)沟。此后，利用蒸镀等方法将铜等金属膜全面地堆积在第1层间绝缘膜12上，利用CMP法等使其填入各极上的接触孔和波形花纹的沟中进行平整。其后，在第1配线绝缘层13上全面形成第2层间绝缘膜14，得到图13所示的结构断面图。
(2)然后，将光致抗蚀膜(photoresist)41全面地涂布在第2层间绝缘膜14上。利用光刻技术使光致抗蚀膜41曝光、显像形成开口部21a及21b，如图14所示使第2层间绝缘膜14的表面露出一部分。
(3)然后，将光致抗蚀膜41作为掩膜利用反应性离子蚀刻法等有选择地蚀刻除去第2层间绝缘膜14，形成导通通路孔51及牺牲通路孔52，其后，除去光致抗蚀膜41得到图15所示的结构断面图。
(4)然后，在第2层间绝缘膜14上全面涂布新的光致抗蚀膜42，利用光刻技术使光致抗蚀膜42曝光、显像形成开口部22，如图16所示使导通通路孔51及第2层间绝缘膜14的部分表面露出。
(5)然后，将光致抗蚀膜42作为掩膜利用RIE法等有选择地蚀刻第2层间绝缘膜14形成双嵌入沟部61，除去光致抗蚀膜42得到图17所示的结构断面图。
(6)然后，如图18所示，用电镀金属法等将第2配线层15、填入导通通路孔51、牺牲通路孔52、及双嵌入沟部61而堆积成覆盖第2层间绝缘膜14的整个面。再用CMP法等通过除去第2配线层15并进行平整，直至第2配线层15的上部端面等于第2层间绝缘膜14的上部端面的位置，从而制成图3及图4所示的半导体器件。
用图13～图18所示的半导体器件制造方法在堆积第2配线层15的同时填埋导通通路31及牺牲通路32，因此能缩短制造工序。
又在填埋第2配线层15前形成阻挡金属层，该阻挡金属层上形成的第2配线层15对降低电阻等有用。作为阻挡金属层的材料可以用钛(Ti)、钽(Ta)、钨(W)、及TiN、TaN等的化合物等。
图13～图18中，对在形成导通通路孔51及牺牲通路孔52后形成双嵌入沟部61的半导体器件的制造方法作了说明，但也可以在形成双嵌入沟部61后，形成导通通路孔51及牺牲通路52。采用图19～图24说明本发明第1实施形态有关的半导体器件的其它制造方法。
(1)用和图13说明过的同样的方法，得到图19的结构断面图。
(2)然后在第2层间绝缘膜14整个面上涂布光致抗蚀膜43。利用光刻技术使光致抗蚀膜43曝光、显像，形成开口部23，如图20所示，使第2层间绝缘膜14的部分表面露出。
(3)然后，将光致抗蚀膜43作为掩膜采用RIE法等有选择地蚀刻第2层间绝缘膜14，除去光致抗蚀膜43形成图21所示的双嵌入沟部61。
(4)然后，在第2层间绝缘膜14的整个面上重新涂布光致抗蚀膜44，利用光刻技术使光致抗蚀膜44曝光、显像，形成开口部24a及24b，如图22所示，使双嵌入沟部61及第2层间绝缘膜14的部分表面露出。
(5)然后，将光致抗蚀膜44作为掩膜利用RIE法等有选择地蚀刻第2层间绝缘膜14，再除去光致抗蚀膜44，得到形成导通通路孔51及牺牲通路孔52的图23的结构断面图。
(6)然后，如图24所示，利用金属电镀法等，将第2配线层15填入导通通路孔51、牺牲通路孔52及双嵌入沟部61，而且堆积成全面覆盖第2层间绝缘膜14。再通过利用CMP法等除去第2配线层15进行平整，直至第2配线层15的上部端面等于第2层间绝缘膜14的上部端面的位置，则制成图3及图4示出的半导体器件。
根据本发明第1实施形态有关的半导体器件的制造方法，通过包括与第1配线层13相接形成牺牲通路孔52、牺牲通路32的工序，在第1配线层13与导通通路31的接合面以外形成通路及形成配线的过程中有受到强大的应力的部位存在，因而能减小因应力迁移在导通通路31上引发断线不良的发生率。
通过使应力迁移造成的空隙在牺牲通路32和第1配线层13的接合面上产生，从而为了减小导通通路31与第1配线层13的接合面上空隙产生的断线故障的不合格率，牺牲通路32的底面端部可与第1配线层13的表面相接。因而，利用图25及图26示出的本发明第1实施形态的变形例有关的半导体器件能减小由于导通通孔31上的空隙产生的断线不合格的发生率。第1实施形态的变形例中，沟部形成于牺牲通路32的上部的第2层间绝缘膜14，在填埋入矩形的虚设图形15a这一点上与图3及图4示出的半导体器件不同。虚设图形15a虽连接替代通孔32的上面端部，但其它区域被第2层间绝缘膜14包围。通过形成填埋虚设图形15a的沟部，就变成和导通通路31同样的形状，填埋牺牲通路32变得容易。填埋虚设图形15a的沟部由于能和双嵌入沟部61同时形成，所以不必再增加制造工序。
第2实施形态
第2实施形态有关的半导体器件如图28所示，具有多层配线结构，包括第1配线层13、配置在该第1配线层13上的第2层间绝缘膜14、填入该第2层间绝缘膜14中第1通路孔并下端与第1配线层13相接的导通通路31、填入第2层间绝缘膜14中的第2通路孔并下端与第1配线层13相接的牺牲通路32、及配置在第2层间绝缘膜14的表示附近并分别与导通通路31的上端及牺牲通路32的上端连接的第2配线层15。还具有半导体基板11、及配置在该半导体基板11上的第1层间绝缘膜12，第1配线层13配置在第1层间绝缘膜12上。另外，导通通路31的下端与第1配线层13的接合面的面积S1比牺牲通路32的下端与第1配线层13的接合面的面积S2大。牺牲通路32和第2配线层15电气连接，作为掩膜图形层成为活性的通路这一点不同于图4示出的第1实施形态有关的半导体器件。
本发明第2实施形态有关的半导体器件的配线图形如图27所示，以多根列方向的网格线Xi、Xi+1、...和多根行方向网格线Yj、Yj+1、...互相交叉的网格为基础进行配置。例如，如图27所示导通通路31配置在列方向网格线Xi和行方向网格线Yj的交点上，牺牲通路32配置在列方向网格线Xi+1和行方向网格线Yj的交点上。牺牲通路32配置在形成导通通路31并填入第2配线层15的双嵌入沟部61中这一点不同于图3示出的第1实施形态的半导体器件。相比相邻的通常的导通通路31相互之间的间隔可不考虑设计规定将导通通路31与牺牲通路32的间隔取得小些，也能将牺牲通路32不配置在列方向的网格线Xi+1、...和行方向网格线Yj、...的交点上，把导通通路31与牺牲通路32的间隔做得例如比最小设计规定F还要小。另外，导通通路31和牺牲通路32间相对的配置关系没有限制。例如如图29所示，也可以将导通通路31配置在列方向网格线Xi和行方向网格线Yj的交点上，牺牲通路32配置在列方向网格线Xi、和行方向网格线Yj-1的交点上。即可以沿在第2配线层15上流动的电流方向配置导通通路31和牺牲通路32。
又因牺牲通路32不必导通，所以与最小设计规定F相比牺牲通路32的开口尺寸可取得小些。为了将牺牲通路32的开口尺寸取得比最小设计规定F小，作为光刻法中的掩模的图形只要将牺牲通路32的开口尺寸做得比最小设计规定小即可。在随着器件微细化的进步需要开出比分档器的分辨能力更小的口径的牺牲通路32的孔时，例如，在填埋牺牲通路孔52形成牺牲通路32前，可以利用以下的形成侧壁的工序缩小牺牲通路32的开口尺寸。
(1)按照和图19～图21说明过的相同的方法得到在第2层间绝缘膜14上形成双嵌入沟部61的图21的断面图。
(2)然后，利用光刻技术和蚀刻技术在双嵌入沟部61内形成导通通路孔51和牺牲通路孔52。
(3)然后，在第2层间绝缘膜14上堆积侧壁绝缘膜使其填埋牺牲通路孔52。其后，利用RIE法等各向异性蚀刻除去第2层间绝缘膜14上面的侧壁绝缘膜使得侧壁绝缘膜残留在牺牲通路52的侧面上，从而使牺牲通路孔52的口径比导通通路孔51的口径更小。
(4)然后，利用金属电镀法等将第2配线层15填埋入导通通路孔51、牺牲通路孔52、及双嵌入沟部61中，而且堆积成覆盖第2层间绝缘膜14的整个面。再通过利用CMP法等除去第2配线层15进行平整直至第2配线层15的上部端面等于第2层间绝缘膜14的上部端面的位置，从而完成图27及图28所示的半导体器件。
通过以上的工序，能缩小牺牲通路孔52的口径，将牺牲通路32的开口尺寸做得比最小设计规定F还要小。
另外，在第2实施形态有关的半导体器件的场合，即使在牺牲通路32上产生断线也没有问题地预先设计好电流密度等，仅靠导通通路31的连接就可实现半导体器件的功能。当然，牺牲通路32不断线保持导通状态也没有问题。
根据本发明的第2实施形态，通过让与第1配线层13的接合面面积小的牺牲通路32与第1配线层13的接合面上产生因应力迁移而引发的空隙，从而能减小由于导通通路31产生空隙造成断线不良的发生率。其它，由于和第1实施形态有关的半导体器件基本相同，故不再重复说明。
其它实施形态
在接受本发明的指导后，对于本领域技术人员来说可以进行各种修改，而不离开本发明的范围。
在以上所述的实施形态的说明中，牺牲通路32为一个，但可以配置多个牺牲通路。牺牲通路32的形状可以为正方形、长方形、圆形、三角形等。另外，在有3层以上配线层的多层配线的半导体器件中，能将牺牲通路配置在任意的配线层间。
在图13～图18及图19～图24中，说明了采用将第2配线层15填埋入形成于第2层间绝缘膜14上的沟部中的方法的半导体器件的制造方法，但也可以在第2层间绝缘膜14上堆积第2配线层15后，利用光刻技术、蚀刻技术或剥离技术等形成第2配线层15。
这样，本发明自然还包括本申请中未记述的各种各样的实施例。因而，本发明的技术范围只能根据上述的说明由以下恰当的权利要求来决定。

Claims (17)

1.一种半导体器件，具有多层内部连接结构，其特征在于，包括
第1配线层、
配置在该第1配线层上的层间绝缘膜、
填埋在该层间绝缘膜中，下端连接所述第1配线层的导通通路、
填埋在所述层间绝缘膜中，下端连接所述第1配线层，上端呈电气断路状态的牺牲通路、以及
配置在所述层间绝缘膜的表面附近，与所述导通通路上端连接的第2配线层；
所述导通通路的下端与所述第1配线层的上表面的接合面的面积，比所述牺牲通路的下端与所述第1配线层的上表面的接合面的面积大。
2.如权利要求1所述的半导体器件，其特征在于，所述导通通路与所述牺牲通路的间隔为等于或小于10μm。
3.如权利要求1所述的半导体器件，其特征在于，
在由沿一定方向平行延伸的多个假想的第1线组和在与该多个第1线组交叉的其它方向上平行延伸的多个假想的第2线组组成的网格中，
所述第1配线层沿所述第1线组分布，
所述第2配线层沿所述第2线组分布，
所述导通通路及所述牺牲通路分别配置在所述网格的交点位置上。
4.如权利要求3所述的半导体器件，其特征在于，
所述第1线组和所述第2线组分别将最小设计规定作为间距周期配置，所述导通通路和所述牺牲通路的间隔为所述最小设计规定的两倍长度。
5.如权利要求3所述的半导体器件，其特征在于，
所述第1线组及所述第2线组分别将所述最小设计规定作为间距周期配置，所述导通通路的中心和所述牺牲通路的中心的间隔为所述最小设计规定的两倍长度。
6.如权利要求1所述的半导体器件，其特征在于，所述第2配线层为填埋在设于所述层间绝缘膜的表面上的双嵌入沟内的金属配线。
7.如权利要求1所述的半导体器件，其特征在于，所述第1配线层、所述第2配线层、所述导通通路、以及所述牺牲通路分别由以铜为主要成分的金属构成。
8.一种半导体器件，具有多层内部连接的结构，其特征在于，包括
第1配线层、
配置在该第1配线层上的层间绝缘膜、
填埋在该层间绝缘膜中，下端连接所述第1配线层的导通通路、
填埋在所述层间绝缘膜中，下端连接所述第1配线层的牺牲通路、以及
配置在所述层间绝缘膜的表面附近，分别与所述导通通路上端及所述牺牲通路的上端连接的第2配线层，
所述导通通路的下端与所述第1配线层的上表面的接合面的面积，大于用与所述第1配线层平行的面切割的所述牺牲通路的断面积。
9.如权利要求8所述的半导体器件，其特征在于，在用与所述第1配线层平行的面切割后的断面上，所述牺牲通路的最大直径比最小设计规定的长度短。
10.如权利要求8所述的半导体器件，其特征在于，所述导通通路中心与所述牺牲通路中心的间隔等于或小于所述最小设计规定的两倍长度。
11.如权利要求8所述的半导体器件，其特征在于，所述导通通路中心和所述牺牲通路中心的间隔等于或小于所述最小设计规定的长度。
12.如权利要求8所述的半导体器件，其特征在于，
在由沿一定方向平行延伸的多个假想的第1线组和在与所述多个第1线组交叉的沿其它方向上平行延伸的多个假想的第2线组组成的网格上，
所述第1配线层沿所述第1线组分布，
所述第2配线层包括所述第2线组内的多根线在内，沿所述第2线组分布，
所述导通通路和所述牺牲通路沿所述第1线组，分别配置在所述网络的交点位置上。
13.如权利要求8所述的半导体器件，其特征在于，
在由沿一定方向平行延伸的多个假想的第1线组和在与所述多个第1线组交叉的沿其它方向上平行延伸的多个假想的第2线组组成的网格上，
所述第1配线层沿所述第1线组分布，
所述第2配线层沿所述第2线组分布，
所述导通通路和所述牺牲通路，沿所述第2线组分别配置在所述网格的交点位置上。
14.如权利要求13所述的半导体器件，其特征在于，所述导通通路及所述牺牲通路分别配置在互相邻接的所述网络的交点位置上。
15.如权利要求8所述的半导体器件，其特征在于，所述第2配线层为填埋在设于所述层间绝缘膜的表面的双嵌入沟中的金属配线。
16.一种具有多层内部连接结构的半导体器件的制造方法，其特征在于，包括
形成第1配线层、
在所述第1配线层上形成层间绝缘膜、
在所述层间绝缘膜上开出导通通路孔及牺牲通路孔，使所述第1配线层露出部分上表面、
在所述层间绝缘膜表面附近形成通过所述导通通路孔的双嵌入沟、以及
将金属填入所述导通通路孔、所述牺牲通路孔、及所述双嵌入沟中，从而分别形成上端呈电气断路状态的牺牲通路、填埋在所述双嵌入沟中的第2配线层、以及填埋在所述导通通路孔中，与所述第2配线层下端连接的导通通路。
17.如权利要求16所述的半导体器件的制造方法，其特征在于，所述导通通路的下端与所述第1配线层的上表面的接合面的面积，大于所述牺牲通路的下端与所述第1配线层的上表面的接合面的面积。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100640535B1 (ko) * 2005-05-13 2006-10-30 동부일렉트로닉스 주식회사 더미 비아 컨택을 가지는 반도체 소자의 다층 구리 배선구조 및 그 형성 방법
DE102005057076A1 (de) * 2005-11-30 2007-05-31 Advanced Micro Devices, Inc., Sunnyvale Technik zum Verbessern der Haftung von Metallisierungsschichten durch Vorsehen von Platzhalterkontaktdurchführungen
DE102006004428B4 (de) * 2006-01-31 2017-12-21 Globalfoundries Inc. Technik zum zerstörungsfreien Überwachen der Metallablösung in Halbleiterbauelementen
JP4901302B2 (ja) * 2006-05-26 2012-03-21 株式会社東芝 半導体集積回路
JP5050413B2 (ja) 2006-06-09 2012-10-17 富士通株式会社 設計支援プログラム、該プログラムを記録した記録媒体、設計支援方法、および設計支援装置
JP2009060034A (ja) * 2007-09-03 2009-03-19 Rohm Co Ltd 半導体装置
US20100224960A1 (en) * 2009-03-04 2010-09-09 Kevin John Fischer Embedded capacitor device and methods of fabrication
CN102236179B (zh) * 2010-05-07 2014-03-19 北京京东方光电科技有限公司 Tft-lcd阵列基板及其制造方法
US8796855B2 (en) 2012-01-13 2014-08-05 Freescale Semiconductor, Inc. Semiconductor devices with nonconductive vias

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1258097A (zh) * 1998-12-21 2000-06-28 日本电气株式会社 形成双镶嵌布线的方法
JP2000307003A (ja) * 1999-02-15 2000-11-02 Nec Corp 半導体装置の製造方法
US6465342B1 (en) * 1999-03-17 2002-10-15 Sony Corporation Semiconductor device and its manufacturing method
US6468894B1 (en) * 2001-03-21 2002-10-22 Advanced Micro Devices, Inc. Metal interconnection structure with dummy vias

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001196372A (ja) 2000-01-13 2001-07-19 Mitsubishi Electric Corp 半導体装置
CN1261998C (zh) * 2002-09-03 2006-06-28 株式会社东芝 半导体器件
JP2004273523A (ja) * 2003-03-05 2004-09-30 Renesas Technology Corp 配線接続構造

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1258097A (zh) * 1998-12-21 2000-06-28 日本电气株式会社 形成双镶嵌布线的方法
JP2000307003A (ja) * 1999-02-15 2000-11-02 Nec Corp 半導体装置の製造方法
US6465342B1 (en) * 1999-03-17 2002-10-15 Sony Corporation Semiconductor device and its manufacturing method
US6468894B1 (en) * 2001-03-21 2002-10-22 Advanced Micro Devices, Inc. Metal interconnection structure with dummy vias

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