TW201401474A - 半導體積體電路裝置之製造方法 - Google Patents

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Takao Kumihashi
Hiroshi Yanagita
Takashi Takeuchi
Yasushi Matsuda
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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Abstract

堆疊複數半導體晶片等之技術一貫多半使用TSV技術。然而，本申請案發明人等發現以所謂先鑽孔方式、中鑽孔方式或表面孔型後鑽孔方式等形成TSV時，因其後製程中之靜電破壞等，有發生閘極破壞等瑕疵之虞。本發明申請案係一種半導體積體電路裝置之製造方法，形成穿通孔電極時，於半導體基板形成孔洞，於該孔洞內形成絕緣構件，在孔洞除底部外之部分由絕緣構件被覆之狀態下嵌入穿通孔電極。

Description

半導體積體電路裝置之製造方法
本申請案係關於半導體積體電路裝置(或半導體裝置)之製造方法，特別是關於適用在穿通孔技術，亦即TSV(Through Silicon Via，矽晶穿孔)技術等有效之技術。
日本特開2009-43779號公報(專利文獻1)或對應該公報之美國專利第7932602號公報(專利文獻2)中揭示有於矽基板表面區域形成穿通預先嵌入之嵌入氧化矽膜，及其上之前金屬(Premetal)絕緣膜，抵達嵌入氧化矽膜下表面之鎢類穿通電極之技術。又，在此所揭示之TSV技術屬於形成前金屬絕緣膜後形成穿通孔之類型之先鑽孔(Via First)方式。
於日本特開2010-186870號公報(專利文獻3)中揭示形成自矽基板背面側穿通矽基板，抵達金屬墊下表面之穿通電極之技術。又，在此所揭示之TSV技術屬於所謂背面孔型後鑽孔(Via Last)方式。
【先前技術文獻】
【專利文獻】
【專利文獻1】
日本特開2009-43779號公報
【專利文獻2】
美國專利第7932602號公報
【專利文獻3】
日本特開2010-186870號公報
堆疊複數半導體晶片等之技術多半一貫使用TSV技術。然而，本申請案發明人等發現以所謂先鑽孔方式、中鑽孔(Via Middle)方式或表面孔型後鑽孔方式等形成TSV時，有因其後製程中之靜電破壞等發生閘極破壞等瑕疵之虞。
於以下雖會說明用來解決如此之課題之方法等，但可自本說明書之記載及附圖得知其其他課題與新穎特徵。
簡單說明本申請案中揭示之實施形態內代表性者之概要如下述。
亦即，本申請案一實施形態之概要係一種半導體積體電路裝置之製造方法，形成穿通孔電極時，於半導體基板形成孔洞，於該孔洞內形成絕緣構件，在孔洞除底部外之部分由絕緣構件被覆之狀態下嵌入穿通孔電極。
簡單說明依本申請案中揭示之實施形態內代表性者所獲得之效果如下述。
亦即，減少閘極破壞等瑕疵發生之虞。
1(1x、1y)‧‧‧半導體晶圓
1a‧‧‧晶圓或晶片表面(元件面或第1主面)
1b‧‧‧晶圓或晶片背面(第2主面)
1s‧‧‧半導體基板部(P型單晶矽基板)
2、2x、2y‧‧‧半導體晶片或晶片區域
3‧‧‧STI區域
4‧‧‧閘極絕緣膜
5‧‧‧閘電極(閘極多晶矽膜)
6‧‧‧前金屬絕緣膜
6a‧‧‧主前金屬絕緣膜
6b‧‧‧帽蓋層前金屬絕緣膜
7‧‧‧導電性栓塞
7a‧‧‧主金屬栓塞
7b‧‧‧金屬栓塞阻障金屬膜
8‧‧‧第1層嵌入配線
8a‧‧‧第1層銅配線膜
8b‧‧‧第1層配線阻障金屬膜
9、9x、9y‧‧‧穿通孔電極
9a‧‧‧穿通孔主金屬電極
9b‧‧‧穿通孔內阻障金屬膜
9c‧‧‧穿通孔內鈦膜
9d‧‧‧非導通穿通孔電極
9n‧‧‧正常穿通孔電極
9p‧‧‧多晶矽穿通孔電極
10‧‧‧多層嵌入配線
11‧‧‧穿通孔內襯墊絕緣膜
12‧‧‧第1層配線層間絕緣膜
14‧‧‧閘電極-穿通孔電極間配線
15‧‧‧穿通孔形成用光阻膜
16‧‧‧穿通孔
16b‧‧‧穿通孔底部
16i‧‧‧穿通孔內面
17‧‧‧穿通孔底絕緣膜去除用光阻膜
18‧‧‧第1層配線溝槽形成用光阻膜
19‧‧‧中間層嵌入配線
20‧‧‧配線層間絕緣膜
20p‧‧‧接墊下層間絕緣膜
21‧‧‧中間層&上層層間絕緣膜
22‧‧‧除接墊層等外之最上層配線(最上層嵌入配線)
22a‧‧‧最上層嵌入配線主金屬膜
22b‧‧‧最上層嵌入配線阻障金屬膜
23‧‧‧上層鎢栓塞
24p‧‧‧電極接墊(鋁類接墊)
24pg‧‧‧輸出用電極接墊
24pi‧‧‧資料輸入用電極接墊
24ps‧‧‧開關控制用電極接墊
24w‧‧‧接墊層配線
25‧‧‧最終鈍化膜
26‧‧‧銅凸塊電極(金屬凸塊電極)
27‧‧‧焊接阻障金屬膜
28‧‧‧焊料層
29‧‧‧黏接劑層
30‧‧‧凸塊電極
31‧‧‧支撐基板(玻璃支撐晶圓)
32‧‧‧背面絕緣膜
33‧‧‧背面接墊
34‧‧‧切割膠帶
35‧‧‧多層配線基板
36‧‧‧上部接合區
37‧‧‧下部接合區
38‧‧‧外部焊料凸塊電極(焊珠)
39‧‧‧高濃度區域
40‧‧‧接觸孔洞
41‧‧‧非導通部
42‧‧‧下層中層嵌入配線
43‧‧‧閘極絕緣膜蝕刻用光阻膜
44‧‧‧閘電極加工用光阻膜
45‧‧‧接觸孔洞形成用光阻膜
46‧‧‧金屬矽化物膜
47‧‧‧第1層配線溝槽
51‧‧‧探針
101‧‧‧孔形成程序
102‧‧‧絕緣膜成膜程序
103‧‧‧孔電極形成程序
DN‧‧‧N型源極汲極區域
DP‧‧‧P型源極汲極區域
IC‧‧‧LSI內部電路
IF‧‧‧輸入輸出電路
Qn‧‧‧N通道型MISFET
Qp‧‧‧P通道型MISFET
R1‧‧‧MISFET及穿通孔周邊部切出區域
SW‧‧‧開關或開關電路
WN‧‧‧N井區域
WP‧‧‧P井區域
圖1係用來說明本申請案一實施形態之半導體積體電路裝置之製造方法(包含變形例)之大綱(主要係中鑽孔方式)等之晶圓上的一部分區域之俯視圖(穿通孔電極之嵌入&平坦化結束時點)。
圖2係對應圖1之X-X’剖面之晶圓之剖面圖。
圖3係顯示本申請案一實施形態之半導體積體電路裝置之製造方法(包含變形例)中穿通孔形成製程重要部位之大綱之製程方塊流程圖。
圖4係用來局部性地說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法至孔嵌入結束止之製程(中鑽孔方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(鎢栓塞嵌入結束時點)。
圖5係用來局部性地說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法至孔嵌入結束止之製程(中鑽孔方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(穿通孔形成用光阻膜圖案化程序)。
圖6係用來局部性地說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法至孔嵌入結束止之製程(中鑽孔方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(穿通孔形成程序)。
圖7係用來局部性地說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法至孔嵌入結束止之製程(中鑽孔方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(第1層配線層間絕緣膜&穿通孔內襯墊絕緣膜形成程序)。
圖8係用來局部性地說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法至孔嵌入結束止之製程(中鑽孔方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(穿通孔底絕緣膜去除用光阻膜圖案化程序)。
圖9係用來局部性地說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法至孔嵌入結束止之製程(中鑽孔方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(穿通孔底絕緣 膜去除程序)。
圖10係用來局部性地說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法至孔嵌入結束止之製程(中鑽孔方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(穿通孔內阻障金屬膜成膜程序)。
圖11係用來局部性地說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法至孔嵌入結束止之製程(中鑽孔方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(穿通孔主金屬電極嵌入&平坦化程序)。
圖12係用來局部性地說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法至孔嵌入結束止之製程(中鑽孔方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(第1層配線溝槽形成用光阻膜圖案化程序)。
圖13係用來局部性地說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法至孔嵌入結束止之製程(中鑽孔方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(第1層配線溝槽形成程序)。
圖14係用來局部性地說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法至孔嵌入結束止之製程(中鑽孔方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(第1層配線阻障金屬膜成膜程序)。
圖15係用來局部性地說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法至孔嵌入結束止之製程(中鑽孔方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(穿通孔電極嵌入&平坦化程序)。
圖16係用來整體說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法之FEOL程序結束以後之製程之晶圓整體之示意剖面圖(對應FEOL程序結束時點亦即圖4)。
圖17係用來整體說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法之FEOL程序結束以後之製程之晶圓整體之示意剖面圖 (第1層嵌入配線程序)。
圖18係用來整體說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法之FEOL程序結束以後之製程之晶圓整體之示意剖面圖(接墊上晶圓探針測試程序)。
圖19係用來整體說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法之FEOL程序結束以後之製程之晶圓整體之示意剖面圖(凸塊上晶圓探針測試程序)。
圖20係用來整體說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法之FEOL程序結束以後之製程之晶圓整體之示意剖面圖(晶圓邊緣修整程序)。
圖21係用來整體說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法之FEOL程序結束以後之製程之晶圓整體之示意剖面圖(玻璃支撐板貼附程序)。
圖22係用來整體說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法之FEOL程序結束以後之製程之晶圓整體之示意剖面圖(背面研磨程序)。
圖23係用來整體說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法之FEOL程序結束以後之製程之晶圓整體之示意剖面圖(背面蝕刻程序)。
圖24係用來整體說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法之FEOL程序結束以後之製程之晶圓整體之示意剖面圖(背面絕緣膜&背面接墊形成程序)。
圖25係用來整體說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法之FEOL程序結束以後之製程之晶圓整體之示意剖面圖(對切割膠帶之安裝&玻璃支撐板卸除程序)。
圖26係用來整體說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法之FEOL程序結束以後之製程之晶圓整體之示意剖面圖(切割&在其他晶片上之晶片結合程序)。
圖27係用來整體說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法之FEOL程序結束以後之製程之晶圓整體之示意剖面圖 (在配線基板上之晶片結合程序)。
圖28係用來補充說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法之晶圓探針檢查之晶圓內等晶片區域內模式電路圖。
圖29係用來補充說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法之PVC(Positive Voltage Contrast)檢查之穿通孔周邊部之晶圓示意剖面圖。
圖30係用來補充說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法之NVC(Negative Voltage Contrast)檢查之穿通孔周邊部之晶圓示意剖面圖。
圖31係用來補充說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法之孔底接觸電阻之改善，對應圖9之關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(穿通孔底高濃度區域導入程序)。
圖32係用來補充說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法之孔底接觸電阻之改善，對應圖9之關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(穿通孔底矽化物層導入程序)。
圖33係用來補充說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法之孔底接觸電阻之改善，對應圖15之關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(穿通孔電極嵌入&平坦化程序)。
圖34係用來說明依本申請案上述一實施形態之半導體積體電路裝置之製造方法關於穿通孔形成製程之變形例(後鑽孔方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(最上層嵌入配線程序結束時點)。
圖35係用來說明依本申請案上述一實施形態之半導體積體電路裝置之製造方法關於穿通孔形成製程之變形例(後鑽孔方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(穿通孔形成用光阻膜圖案化程序)。
圖36係用來說明依本申請案上述一實施形態之半導體積體電路裝置之製造方法關於穿通孔形成製程之變形例(後鑽孔方式)，關於圖2MISFET及穿 通孔周邊部切出區域R1之晶圓之示意剖面圖(穿通孔形成程序)。
圖37係用來說明依本申請案上述一實施形態之半導體積體電路裝置之製造方法關於穿通孔形成製程之變形例(後鑽孔方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(穿通孔內襯墊絕緣膜&穿通孔內阻障金屬膜成膜程序)。
圖38係用來說明依本申請案上述一實施形態之半導體積體電路裝置之製造方法關於穿通孔形成製程之變形例(後鑽孔方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(穿通孔電極嵌入&平坦化程序)。
圖39係用來說明依本申請案上述一實施形態之半導體積體電路裝置之製造方法關於穿通孔形成製程之變形例(後鑽孔方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(最終鈍化程序)。
圖40係用來說明依本申請案上述一實施形態之半導體積體電路裝置之製造方法關於穿通孔形成製程之變形例(先鑽孔-多晶矽方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(穿通孔形成程序)。
圖41係用來說明依本申請案上述一實施形態之半導體積體電路裝置之製造方法關於穿通孔形成製程之變形例(先鑽孔-多晶矽方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(穿通孔內襯墊絕緣膜成膜&蝕刻程序)。
圖42係用來說明依本申請案上述一實施形態之半導體積體電路裝置之製造方法關於穿通孔形成製程之變形例(先鑽孔-多晶矽方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(穿通孔電極嵌入&平坦化程序)。
圖43係用來說明依本申請案上述一實施形態之半導體積體電路裝置之製造方法關於穿通孔形成製程之變形例(先鑽孔-多晶矽方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(閘極絕緣膜形成程序)。
圖44係用來說明依本申請案上述一實施形態之半導體積體電路裝置之製造方法關於穿通孔形成製程之變形例(先鑽孔-多晶矽方式)，關於圖 2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(閘極絕緣膜蝕刻程序)。
圖45係用來說明依本申請案上述一實施形態之半導體積體電路裝置之製造方法關於穿通孔形成製程之變形例(先鑽孔-多晶矽方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(閘電極膜成膜程序)。
圖46係用來說明依本申請案上述一實施形態之半導體積體電路裝置之製造方法關於穿通孔形成製程之變形例(先鑽孔-多晶矽方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(閘電極膜加工程序)。
圖47係用來說明依本申請案上述一實施形態之半導體積體電路裝置之製造方法關於穿通孔形成製程之變形例(先鑽孔-接觸方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(穿通孔形成程序)。
圖48係用來說明依本申請案上述一實施形態之半導體積體電路裝置之製造方法關於穿通孔形成製程之變形例(先鑽孔-接觸方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(穿通孔內襯墊絕緣膜形成程序)。
圖49係用來說明依本申請案上述一實施形態之半導體積體電路裝置之製造方法關於穿通孔形成製程之變形例(先鑽孔-接觸方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(穿通孔底絕緣膜去除程序)。
圖50係用來說明依本申請案上述一實施形態之半導體積體電路裝置之製造方法關於穿通孔形成製程之變形例(先鑽孔-接觸方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(穿通孔內阻障金屬膜成膜程序)。
圖51係用來說明依本申請案上述一實施形態之半導體積體電路裝置之製造方法關於穿通孔形成製程之變形例(先鑽孔-接觸方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(穿通孔電極嵌入&平坦化程序)。
圖52係用來說明依本申請案上述一實施形態之半導體積體電路裝置之製造方法關於穿通孔形成製程之變形例(先鑽孔-接觸方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(接觸孔洞形成程序)。
圖53係用來說明依本申請案上述一實施形態之半導體積體電路裝置之製造方法關於穿通孔形成製程之變形例(先鑽孔-接觸方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(金屬栓塞阻障金屬膜成膜程序)。
圖54係用來說明依本申請案上述一實施形態之半導體積體電路裝置之製造方法關於穿通孔形成製程之變形例(先鑽孔-接觸方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(導電性栓塞嵌入&平坦化程序)。
〔實施形態之概要〕
首先，就本申請案中揭示之代表性實施形態說明概要。
1.一種半導體積體電路裝置之製造方法，包含以下程序：(a)準備具有元件主面及背面之半導體晶圓；(b)自該半導體晶圓之該元件主面起，於該半導體晶圓之半導體表面區域，形成抵達其內部之複數孔洞；(c)於該複數孔洞內面形成絕緣膜；及(d)在該程序(c)後，於該複數孔洞除底部外之該內面由該絕緣膜被覆之狀態下，以導電性構件嵌入該複數孔洞內，藉此形成複數穿通孔電極。
2.如第1項之半導體積體電路裝置之製造方法，其中：更包含以下程序：(e)於晶圓程序中，該複數穿通孔電極至少其中之一電性連接閘電極。
3.如第2項之半導體積體電路裝置之製造方法，其中：藉由中鑽孔方式形成該複數穿通孔電極。
4.如第3項之半導體積體電路裝置之製造方法，其中：該複數穿通孔電極之嵌入於第1層配線形成程序中，在與第1層配線之嵌入不同之時機實行。
5.如第3項之半導體積體電路裝置之製造方法，其中：該複數穿通孔電極之嵌入與第1層配線之嵌入同時實行。
6.如第2項之半導體積體電路裝置之製造方法，其中：藉由後鑽孔方式形成該複數穿通孔電極。
7.如第6項之半導體積體電路裝置之製造方法，其中：該複數穿通孔電極之形成於除接墊層外之最上層配線形成程序中實行。
8.如第7項之半導體積體電路裝置之製造方法，其中：該複數穿通孔電極至少其中之一藉由屬於該接墊層之配線電性連接接墊。
9.如第2項之半導體積體電路裝置之製造方法，其中：更包含以下程序：(f)在該程序(d)後晶圓程序中，藉由對該晶圓之該元件主面照射電子束，測試該複數穿通孔電極之導通狀態。
10.如第2項之半導體積體電路裝置之製造方法，其中：藉由先鑽孔方式形成該複數穿通孔電極。
11.如第10項之半導體積體電路裝置之製造方法，其中： 該複數穿通孔電極之嵌入於閘電極形成程序中，在與閘電極膜之形成不同之時機實行。
12.如第10項之半導體積體電路裝置之製造方法，其中：該複數穿通孔電極之嵌入與閘電極膜之形成同時實行。
13.如第10項之半導體積體電路裝置之製造方法，其中：該複數穿通孔電極之嵌入於接觸件形成程序中，在與接觸栓塞之形成不同之時機實行。
14.如第10項之半導體積體電路裝置之製造方法，其中：該複數穿通孔電極之嵌入與接觸栓塞之形成同時實行。
15.如第2項之半導體積體電路裝置之製造方法，其中：至少在該程序(d)後，於該複數穿通孔電極各下端附近之半導體區域，形成與該部分之周邊之半導體區域導電型相同，雜質濃度高之高濃度區域。
16.如第2項之半導體積體電路裝置之製造方法，其中：該複數穿通孔電極之阻障金屬構造主要由外層鈦膜及內層氮化鈦膜構成。
17.如第2項之半導體積體電路裝置之製造方法，其中：在該複數穿通孔電極各下端與其附近之半導體區域之間形成金屬矽化物層。
18.如第2項之半導體積體電路裝置之製造方法，其中：更包含以下程序：(g)在該程序(d)後，自該半導體晶圓之該背面側起，對該半導體晶圓實施薄膜化處理，藉此使該複數穿通孔電極於該半導體晶圓之該背面側露出。
19.如第18項之半導體積體電路裝置之製造方法，其中：更包含以下程序：(h)在該程序(g)後，使該複數穿通孔電極與設於另一半導體基板之凸塊電極連接。
〔本申請案中記載形式、基本用語、用法之說明〕
1.本申請案中，實施態樣之記載有時雖亦會因應所需，為求便於說明分為複數段落記載，但除特別明示非如此時外，此等者非相互獨立個別者，單一例之各部分、一方係另一方之一部分詳細內容或一部分或全部之變形例等。且原則上，同樣的部分省略重複。且實施態樣中各構成要素除特別明示非如此者時、理論上限定其數量時及自前後文明白可知非如此時外非必須者。
且本申請案中，稱「半導體裝置」或「半導體積體電路裝置」時，主要係指各種電晶體(主動元件)單體及以此等者為中心，在半導體晶片等(例如單晶矽基板)上整合有電阻、電容器等者，及封裝化半導體晶片等者。在此，作為各種電晶體之代表性者，可例示由MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金氧半導體場效電晶體)所代表之MISFET(Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣半導體場效電晶體)。此時，作為積體電路構成之代表性者，可例示組合N通道型MISFET與P通道型MISFET之CMOS(Complemetary Metal Oxide Semiconductor，互補式金氧半導體)型積體電路所代表之CMIS(Complemetary Metal Insulator Semiconductor，互補型金屬絕緣體半導體)型積體電路。
目前的半導體積體電路裝置，亦即，LSI(Large Scale Integration)之晶圓程序通常可想像係分為二個部分。亦即，第一係自作為原材料送入矽晶圓起至約前金屬(Premetal)程序(M1配線層下端與閘電極構造之間層間絕緣膜等之形成、接觸孔洞之形成、鎢栓塞、嵌入等所構成之程序)止之FEOL(Front End of Line，前段)程序。第二係自M1配線層之形成開始，至約於鋁類接墊 電極上的最終鈍化膜形成接墊開口止(晶圓等級封裝製程中，亦包含該製程)之BEOL(Back End of Line，後段)程序。
2.同樣地於實施態樣等記載中，關於材料、組成等，即使稱「A所構成之X」等，除特別明示非如此時及自前後文明白可知非如此時外，亦不排除以A以外要素為主要構成要素之一者。例如，就成分而言，其意指「作為主要成分包含A之X」等。例如，即使稱「矽構件」等，亦不限定於純粹的矽，包含SiGe合金或其他以矽為主要成分之多元合金、其他添加物等之構件當然亦包含在內。
同樣地，即使稱「氧化矽膜」、「氧化矽類絕緣膜」等，亦不僅係以相對較純粹之非摻雜氧化矽(Undoped Silicon Dioxide)為主要成份之絕緣膜，也包含以其他氧化矽為主要成分之絕緣膜。例如，TEOS基礎氧化矽(TEOS-based silicon oxide)、PSG(Phosphorus Silicate Glass，磷化矽石玻璃)、BPSG(Borophosphosilicate Glass，硼磷矽玻璃)等摻雜雜質之氧化矽類絕緣膜亦係氧化矽膜。且除熱氧化膜、CVD氧化膜外，SOG(Spin On Glass，旋塗式玻璃)、奈米群集二氧化矽(NSC：Nano-Clustering Silica)等塗布系膜亦係氧化矽膜或氧化矽類絕緣膜。此外，FSG(Fluorosilicate Glass，氟矽玻璃)、SiOC(Silicon Oxicarbide，碳化矽氧物)或碳摻雜氧化矽(Carbon-doped Silicon oxide)或OSG(Organosilicate Glass，有機矽酸鹽玻璃)等Low-k絕緣膜亦同樣地係氧化矽膜或氧化矽類絕緣膜。且在與此等者相同之構件導入空孔之二氧化矽類Low-k絕緣膜(多孔類絕緣膜)亦係氧化矽膜或氧化矽類絕緣膜。
且與氧化矽類絕緣膜並列，作為半導體領域中常用之矽類絕緣膜，有氮化矽類絕緣膜。作為此系統所屬之材料，有SiN、SiCN、SiNH、SiCNH等。在此，稱「氮化矽」時，除特別明示非如此之際外，包含SiN及SiNH雙方。同樣地，稱「SiCN」時，除特別明示非如此之際外，包含SiCN及SiCNH雙方。
又，SiC其性質類似SiN，而SiON則反而多半應分類為氧化矽類絕緣膜。
氮化矽膜除作為SAC(Self-Aligned Contact，自對準接觸)技術中之蝕刻停止膜，亦即CESL(Contact Etch-Stop Layer)經常被使用外，作為SMT(Stress Memorization Technique，應力記憶技術)中之應力賦予膜亦被使用。
同樣地，稱「鎳矽化物」時，通常雖係指鎳單矽化物，但不僅只是相對較純粹者，亦包含以鎳單矽化物為主要構成要素之合金、混晶等。且矽化物不限於鎳矽化物，亦可係自以往即有實際成果之鈷矽化物、鈦矽化物、鎢矽化物等。且作為用來矽化物化之金屬膜，除Ni(鎳)膜以外，亦可使用例如Ni-Pt合金膜(Ni與Pt之合金膜)、Ni-V合金膜(Ni與V之合金膜)、Ni-Pd合金膜(Ni與Pd之合金膜)、Ni-Yb合金膜(Ni與Yb之合金膜)或Ni-Er合金膜(Ni與Er之合金膜)之鎳合金膜等。又，將此等以鎳為主要金屬元素之矽化物統稱為「鎳類矽化物」。
3.同樣地，關於圖形、位置、屬性等，雖適當例示，但除特別明示非如此時及自前後文明白可知非如此時外，當然不嚴密限定之。
4.且提及特定數值、數量時，亦除特別明示非如此時、理論上限定於此數時及自前後文明白可知非如此時外，可為超過該特定數值之數值，亦可為未滿該特定數值之數值。
5.稱「晶圓」時，通常雖係指在其上形成半導體積體電路裝置(半導體裝置、電子裝置亦相同)之單晶矽晶圓，但當然亦包含磊晶晶圓、SOI基板、LCD玻璃基板等絕緣基板與半導體層等複合晶圓等。
6. TSV形成方法之分類中，雖稱主要在FEOL程序中形成TSV者為先鑽孔方式，稱主要在BEOL程序中形成TSV者為中鑽孔方式，稱主要在其後堆疊前形成TSV者為後堆疊(After Stack)方式，但於本申請案中，大致與此對應，如以下分類TSV之形成方法。首先，依TSV形成之時機，大致分為「先鑽孔方式」、「中鑽孔方式」、「後鑽孔方式」及「後堆疊方式」。
先鑽孔方式在第1層配線層間絕緣膜形成前形成TSV等穿通孔，中鑽孔方式在前金屬區域完成後再完成除接墊層外之最上層配線前形成穿通孔，此以後堆疊前形成穿通孔者係後鑽孔方式，堆疊後形成穿通孔者係後堆疊方式。
且自晶圓表面側形成穿通孔者稱「表面孔(Front Via)型」，自晶圓背面側形成穿通孔者稱「背面孔(Back Via)型」。
且將在薄膜化晶圓前形成穿通孔者與在薄膜化晶圓後形成穿通孔者特別區別時，稱「穿通孔先形成」或「穿通孔先形成型」。以下實施形態中，主要說明者屬於「穿通孔先形成表面孔型」。
且先鑽孔方式中，稱針對穿通孔之主要填充構件係多晶矽等者為「先鑽孔-多晶矽方式」，稱填充構件與接觸孔洞相同係鎢等者為「先鑽孔-接觸方式」。
7.本申請案中，稱「TSV」、「穿通孔」、「穿通孔電極」等時，除特別需區別雙方時外，係指已穿通者及應穿通者雙方。此係因若於程序途中變更名稱會招致所不希望之混亂。且即使稱「TSV」、「Through Silicon Via」等，基板當然亦不限定於矽類晶圓等。
〔實施形態之詳細內容〕
更詳述關於實施形態。於各圖中，同一或同樣部分以同一或類似之記號或參照編號表示，原則上不重複說明。
且附圖中，在反而會變得煩雜時或與空隙之區別明確時，即使是剖面有時亦會省略影線等。與此相關聯，在由說明等明白可知時等，即使係俯視視之封閉的孔，有時亦會省略背景之輪廓線。且即使非剖面，有時為明示其非空隙，亦會賦予影線。
又，關於二擇一時之稱呼，在以一方為「第1」等，稱另一方為「第2」等時，有時會順著代表性之實施形態，相對應而例示，但即使稱例如「第1」，當然亦不限定於例示之該選項。
1.本申請案一實施形態之半導體積體電路裝置之製造方法(包含變形例)之大綱(主要係中鑽孔方式)等之說明(主要係圖1至圖3)
以下雖以矽類CMIS型半導體積體電路(亦即MOS型半導體積體電路)為例具體說明，但當然亦可係雙極性型半導體積體電路或其他元件。
此段落中，雖對應段落2至6，主要說明關於中鑽孔方式，但當然亦可適用於後鑽孔方式、先鑽孔方式。
又，穿通孔深度(例如約50微米，作為一般範圍約為10至100微米)一般大幅較井等雜質摻雜區域深度(通常為次微米)深，故本申請案之圖式等中，除必要時以外，原則上省略雜質摻雜區域之表示。且側壁等閘極周邊構造等原則上亦不圖示。
圖1係用來說明本申請案一實施形態之半導體積體電路裝置之製造方法(包含變形例)之大綱(主要係中鑽孔方式)等之晶圓上的一部分區域之俯視圖(穿通孔電極之嵌入&平坦化結束時點)。圖2係對應圖1之X-X’剖面之晶圓之剖面圖。圖3係顯示本申請案一實施形態之半導體積體電路裝置之製造方法(包含變形例)中穿通孔形成製程重要部位之大綱之製程方塊流程圖。根據此等者，說明本申請案一實施形態之半導體積體電路裝置之製造方法(包含變形例)之大綱(主要係中鑽孔方式)等。
圖1顯示上述一實施形態半導體積體電路裝置之製造方法之晶圓製程重要部位處理結束之時點之晶圓1晶片區域2的一部分(有穿通孔之區域與其周邊)上表面。於圖1右側可見到複數且大致圓形之穿通孔電極9之上端部。另一方面，於左側可見到複數第1層嵌入配線8。其他部分係例如由氧化矽 類絕緣膜等構成之第1層配線層間絕緣膜12。
穿通孔電極9(惟於此時點作為穿通孔尚未完成)以例如銅構件所構成之穿通孔主金屬電極9a，及例如氮化鈦所構成之穿通孔內阻障金屬膜9b等構成。同樣地，第1層嵌入配線8由例如銅構件所構成之第1層銅配線膜8a，及例如氮化鈦所構成之第1層配線阻障金屬膜8b等構成。
圖2顯示圖1之X-X’剖面。如圖2所示，於半導體晶圓1(例如厚度約700微米)之半導體基板部1s(P型單晶矽基板)表面1a(元件面或第1主面)側(亦即背面1b之相反側)，形成因STI區域3等相互分離之N通道型MISFET(Qn)及P通道型MISFE(Qp)。N通道型MISFET(Qn)及P通道型MISFE(Qp)分別具有隔著閘極絕緣膜4設置之閘電極5(例如閘極多晶矽膜)。在設於半導體基板部1s表面1a側半導體區域之P井區域WP表面設有N通道型MISFET(Qn)之N型源極汲極區域DN。另一方面，在設於半導體基板部1s表面1a側半導體區域之N井區域WN表面設有P通道型MISFE(Qp)P型源極汲極區域DP。
在半導體基板部1s表面1a上設有前金屬絕緣膜6(例如厚度約300nm)，由例如下層之主前金屬絕緣膜6a、上層之帽蓋層前金屬絕緣6b等構成。主前金屬絕緣膜6a由例如下層之相對較薄之氮化矽類絕緣膜(例如氮化矽膜)、上層之相對較厚之氧化矽類絕緣膜(例如臭氧TEOS類氧化矽膜)等構成。帽蓋層前金屬絕緣6b由例如氧化矽類絕緣膜(例如電漿TEOS類氧化矽膜)等構成。
穿通前金屬絕緣膜6，抵達閘電極5、N型源極汲極區域DN、P型源極汲極區域DP等之導電性栓塞7嵌入前金屬絕緣膜6。導電性栓塞7由主金屬栓塞7a(例如鎢栓塞)、金屬栓塞阻障金屬膜7b(例如氮化鈦膜)等構成。在前金屬絕緣膜6上形成第1層配線層間絕緣膜12(例如厚度約200nm之臭氧TEOS類氧化矽膜)，於其中嵌入連接導電性栓塞7等之第1層嵌入配線8。
且如先前以圖1說明者，此例中，形成有自前金屬絕緣膜6表面將其穿 通，抵達半導體基板部1s內部之複數穿通孔16，穿通孔電極9隔著穿通孔內襯墊絕緣膜11嵌入此等者中。又，雖當然非必須者，但此例中，穿通孔內襯墊絕緣膜11與第1層配線層間絕緣膜12同層，與其同時形成。穿通孔16由例如內部穿通孔主金屬電極9a(例如以銅為主要成分之金屬構件)、側面及底面穿通孔內阻障金屬膜9b(例如氮化鈦膜)等構成。又，一般而言，複數穿通孔電極9至少其中之一經由閘電極-穿通孔電極間配線14與閘電極5至少其中之一電性連接。閘電極-穿通孔電極間配線14由閘電極5、各層配線等或組合此等者構成。
在此，於此例中，在此時點，於穿通孔16孔底部16b無穿通孔內襯墊絕緣膜11，故穿通孔電極9與半導體基板部1s(P型單晶矽基板)實質上電性連接(歐姆接合或肖特基接合)，不產生較大的電位差。藉此，例如於製造程序中，呈穿通孔16接地於半導體基板部1s之狀態，故可防止因穿通孔16之所不希望之充電等而發生閘極破壞等。
其次，圖3(參照圖2)顯示用來實現如此之構造之製法概要。如圖3所示，製法概要如以下。亦即，(1)形成自晶圓1表面1a側起，於半導體表面區域，抵達其內部之複數孔洞。(2)其後，於該複數孔洞內面形成絕緣膜。(3)上述(2)後，在除該複數孔洞底部外之該內面由該絕緣膜被覆之狀態(亦即，底部至少一部分未被被覆)下，以導電構件嵌入該複數孔洞內，藉此形成複數穿通孔電極。
藉此，自導電構件開始嵌入穿通孔起，至因背面研磨(晶圓薄膜化)，去除穿通孔底部止期間內，所有穿通孔電極9與半導體基板部1s實質上處於相互電性連接之狀態。
2.關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法至孔嵌入結束止之製程(中鑽孔方式)之局部性說明(主要係圖4至圖15)
在此所示之製程係一例，當然可使各要素製程進行各種變形。且各要素製程除特別明確記載係必須時或明顯地係必須時以外非必須。且此就段 落3所示之各要素製程而言亦相同。又，段落3至6所示之各附加性要素當然係任意附加者，非必須。
圖4係用來局部性地說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法至孔嵌入結束止之製程(中鑽孔方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(鎢栓塞嵌入結束時點)。圖5係用來局部性地說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法至孔嵌入結束止之製程(中鑽孔方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(穿通孔形成用光阻膜圖案化程序)。圖6係用來局部性地說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法至孔嵌入結束止之製程(中鑽孔方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(穿通孔形成程序)。圖7係用來局部性地說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法至孔嵌入結束止之製程(中鑽孔方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(第1層配線層間絕緣膜&穿通孔內襯墊絕緣膜形成程序)。圖8係用來局部性地說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法至孔嵌入結束止之製程(中鑽孔方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(穿通孔底絕緣膜去除用光阻膜圖案化程序)。圖9係用來局部性地說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法至孔嵌入結束止之製程(中鑽孔方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(穿通孔底絕緣膜去除程序)。圖10係用來局部性地說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法至孔嵌入結束止之製程(中鑽孔方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(穿通孔內阻障金屬膜成膜程序)。圖11係用來局部性地說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法至孔嵌入結束止之製程(中鑽孔方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(穿通孔主金屬電極嵌入&平坦化程序)。圖12係用來局部性地說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法至孔嵌入結束止之製程(中鑽孔方式)，關於圖2MISFET及穿 通孔周邊部切出區域R1之晶圓之示意剖面圖(第1層配線溝槽形成用光阻膜圖案化程序)。圖13係用來局部性地說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法至孔嵌入結束止之製程(中鑽孔方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(第1層配線溝槽形成程序)。圖14係用來局部性地說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法至孔嵌入結束止之製程(中鑽孔方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(第1層配線阻障金屬膜成膜程序)。圖15係用來局部性地說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法至孔嵌入結束止之製程(中鑽孔方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(穿通孔電極嵌入&平坦化程序)。根據此等者，局部說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法至孔嵌入結束止之製程(中鑽孔方式)。
圖4顯示例如按照通常之CMIS製程，前金屬程序結束之時點之元件剖面構造。又，此圖以後，與圖2等不同，為避免煩雜，原則上省略半導體基板內雜質摻雜區域之表示。
其次，如圖5所示，於晶圓1元件面1a側大致全面，形成穿通孔形成用光阻膜15(例如厚度約5微米)，例如藉由通常之微影將其圖案化。
其次，如圖6所示，例如以經圖案化之穿通孔形成用光阻膜15為遮罩，藉由實行異向性乾蝕刻，形成例如大致呈圓形俯視形狀之穿通孔16(例如上端徑約10微米，深度約50微米)。亦即，於半導體晶圓半導體表面區域形成抵達其內部之複數孔洞(穿通孔16)。其後，藉由例如灰化等去除不要的光阻膜。又，穿通孔16內側面16i雖亦可垂直，但亦可稍呈愈往下愈細之推拔狀。
其次，如圖7所示，例如於晶圓1元件面1a側大致全面(包含穿通孔16內面)，例如藉由CVD形成氧化矽類絕緣膜(例如厚度約200nm之臭氧TEOS膜)，藉此形成穿通孔內襯墊絕緣膜11及第1層配線層間絕緣膜12。
其次，如圖8所示，例如於晶圓1元件面1a側大致全面，形成穿通孔底絕緣膜去除用光阻膜17(例如厚度約1微米)，藉由例如通常之微影使其圖案化。
其次，如圖9所示，以例如經圖案化之穿通孔底絕緣膜去除用光阻膜17為遮罩，藉由實行異向性乾蝕刻，去除穿通孔底部16b之絕緣膜。其後，藉由例如灰化等去除不要的光阻膜。
其次，如圖10所示，於晶圓1元件面1a側大致全面(包含穿通孔16內面)，例如藉由MOCVD(Metal Organic CVD)或濺鍍成膜(例如離子化濺鍍等)，作為穿通孔內阻障金屬膜9b，使氮化鈦膜(例如厚度約30nm)成膜。作為前驅物(Precursor)，例如可例示TDMAT(Tetrakis(dimethylamino)titanium)、TDEAT(Tetrakis(diethylamino)titanium)等，於以下MOCVD中亦相同。又，濺鍍成膜有可排除碳之混入之優點，MOCVD有即使孔洞較深，亦可更均一地成膜之優點，於以下亦相同。
其次，如圖11所示，在穿通孔內阻障金屬膜9b上，於晶圓1元件面1a側大致全面(包含穿通孔16內面)，例如藉由濺鍍成膜(例如離子化濺鍍等)，使銅種晶膜成膜。其次，例如藉由以銅種晶膜為種晶層之電鍍，於晶圓1元件面1a側大致全面(包含穿通孔16內面)，使銅膜(包含種晶膜)成膜，俾嵌入穿通孔16。其次，藉由金屬CMP，去除穿通孔16外的銅膜及穿通孔內阻障金屬膜9b，藉此形成由穿通孔主金屬電極9a(銅膜)及穿通孔內阻障金屬膜9b等構成之穿通孔電極9。亦即，於複數孔洞內面形成絕緣膜，在該絕緣膜被覆該孔洞底部以外內面之狀態下，以導電性構件嵌入該孔洞內，藉此形成複數穿通孔電極。又，此複數穿通孔電極至少其中之一於任一程序中電性連接閘電極。
其次，如圖12所示，例如於晶圓1元件面1a側大致全面，形成第1層配線溝槽形成用光阻膜18(例如厚度約1微米)，藉由例如通常之微影使其圖案 化。
其次，如圖13所示，以例如經圖案化之第1層配線溝槽形成用光阻膜18為遮罩，藉由實行異向性乾蝕刻，形成第1層配線溝槽47。其後，藉由例如灰化等去除不要的光阻膜。
其次，如圖14所示，例如於晶圓1元件面1a側大致全面(包含第1層配線溝槽47內面)，例如藉由濺鍍成膜，作為第1層配線阻障金屬膜8b，使氮化鈦膜(例如厚度約10nm)成膜。
其次，如圖15所示，例如於晶圓1元件面1a側大致全面(包含第1層配線溝槽47內面)，例如藉由濺鍍成膜，使銅種晶膜成膜，接著，例如藉由電鍍(Electroplating)使其成膜，俾嵌入第1層配線溝槽47。其次，例如藉由CMP(Chemical Mechanical Polishing)，使晶圓1元件面1a側平坦化，藉此去除第1層配線溝槽47外的第1層配線阻障金屬膜8b、包含銅種晶膜之銅膜。藉此完成由第1層銅配線膜8a、第1層配線阻障金屬膜8b等構成之第1層嵌入配線8。
下一段落中，以更整體之觀點說明於此段落說明之製程及其後製程。
於以上，雖已具體說明主要在第1層配線程序中，以與第1配線之嵌入不同之時機，嵌入穿通孔電極之製程(不同時機方式)，但當然亦可係與圖12至圖15之第1配線之嵌入同時實行穿通孔電極之嵌入之製程(同時方式)。不同時機方式有製程更容易之優點，同時方式有製程步驟可單純化之優點。
3.關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法之FEOL程序結束以後之製程之整體說明(主要係圖16至圖27)
在此，作為半導體基板之接合方式及疊層形式，雖以藉由B2F(Back-to-Face)接合進行之D2D(Die-to-Die)方式為例具體說明，但當然亦可係F2F(Face-to-Face)方式。且作為疊層形式，當然可係W2W(Wafer-to-wafer) 方式，亦可係D2W(Die-to-Wafer)方式。又，此W2W方式中，亦包含在晶圓或晶圓狀基板上再配置良品確認晶片(Known Good Die)之再配置晶圓(Reconfigured Wafer)等。且同樣地B2F接合及F2F接合雙方亦可適用於W2W方式及D2W方式。
且於以下，就基板間之接合，作為一例，雖以焊接接合為例具體說明，但當然亦可係以錫銅金屬間化合物等進行之接合、使用銅、銀、金等其他金屬之接合。
圖16係用來整體說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法之FEOL程序結束以後之製程之晶圓整體之示意剖面圖(對應FEOL程序結束時點亦即圖4)。圖17係用來整體說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法之FEOL程序結束以後之製程之晶圓整體之示意剖面圖(第1層嵌入配線程序)。圖18係用來整體說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法之FEOL程序結束以後之製程之晶圓整體之示意剖面圖(接墊上晶圓探針測試程序)。圖19係用來整體說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法之FEOL程序結束以後之製程之晶圓整體之示意剖面圖(凸塊上晶圓探針測試程序)。圖20係用來整體說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法之FEOL程序結束以後之製程之晶圓整體之示意剖面圖(晶圓邊緣修整程序)。圖21係用來整體說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法之FEOL程序結束以後之製程之晶圓整體之示意剖面圖(玻璃支撐板貼附程序)。圖22係用來整體說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法之FEOL程序結束以後之製程之晶圓整體之示意剖面圖(背面研磨程序)。圖23係用來整體說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法之FEOL程序結束以後之製程之晶圓整體之示意剖面圖(背面蝕刻程序)。圖24係用來整體說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法之FEOL程序結束以後之製程之晶圓整體之示意剖面圖(背面絕緣膜&背面接墊形成程序)。圖25係用來整體說明關於依 本申請案上述一實施形態之半導體積體電路裝置之製造方法之FEOL程序結束以後之製程之晶圓整體之示意剖面圖(對切割膠帶之安裝&玻璃支撐板卸除程序)。圖26係用來整體說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法之FEOL程序結束以後之製程之晶圓整體之示意剖面圖(切割&在其他晶片上之晶片結合程序)。圖27係用來整體說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法之FEOL程序結束以後之製程之晶圓整體之示意剖面圖(在配線基板上之晶片結合程序)。根據此等者，進行關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法之FEOL程序結束以後之製程之整體說明。
以更整體觀點圖示圖4即呈圖16。以下，至圖27(圖28亦相同)止，為避免煩雜，原則上，除半導體基板內構造，亦即與穿通孔及穿通孔電極直接有關之構造外，省略圖示(例如雜質摻雜區域、STI區域等)。
其次，如圖17所示，如於段落2所說明，形成穿通孔電極9。其次，例如與導電性栓塞7上的第1層嵌入配線8同時因應所需形成穿通孔電極9上的第1層嵌入配線8。
其次，如圖18所示，在第1層配線層間絕緣膜12上，因應所需，形成嵌入主要以氧化矽類絕緣膜(例如Low-k多孔質SiOC類氧化矽膜)構成之中間層&上層層間絕緣膜21之多層中間層嵌入配線19(例如以雙重金屬鑲嵌法形成之銅類嵌入配線)。其次，在中間層嵌入配線19上，更形成例如嵌入中間層&上層層間絕緣膜21之除接墊層等外之最上層配線22(最上層嵌入配線，例如以雙重金屬鑲嵌法形成之銅類嵌入配線)。在此，由第1層配線層間絕緣膜12與中間層&上層層間絕緣膜21等構成配線層間絕緣膜20。其次，將例如上層鎢栓塞23嵌入最上層配線22上的配線層間絕緣膜20。其次，在配線層間絕緣膜20上形成電極接墊24p(例如鋁類接墊)，以最終鈍化膜25被覆其上接墊開口以外之部分。作為最終鈍化膜25，可例示氧化矽類絕緣膜、氮化矽類絕緣膜及此等複合膜(統稱此等者為無機類最終鈍化膜)為適當者。且亦可在無機類最終鈍化膜上形成有機類最終鈍化膜(例如聚醯亞胺類樹脂 膜)。其次，例如探針51接觸電極接墊24p，藉此實行晶圓探針檢查。又，此檢查當然非必須者。
其次，如圖19所示，在電極接墊24p上，例如以UBM(Under Bump Metal)層，例如藉由電鍍等，形成銅凸塊電極等金屬凸塊電極26。其次，在銅凸塊電極26上，例如藉由電鍍等，使焊接阻障金屬膜27(例如鎳膜)成膜。其次，在焊接阻障金屬膜27上，例如藉由電鍍等，使例如無鉛焊料等焊料層28(例如錫-銀類焊料)成膜。其次，例如探針51接觸焊料層28，藉此實行晶圓探針檢查。又，此檢查當然非必須者。
其次，如圖20所示，因應所需，對晶圓1元件面1a側實行邊緣修整。
其次，如圖21所示，於晶圓1元件面1a側隔著黏接劑層29貼附支撐基板31(例如玻璃支撐晶圓)。
其次，如圖22所示，在貼附支撐基板31之狀態下，對晶圓1背面1b(第2主面)施行背面研磨處理等薄膜化處理，藉此使穿通孔電極9下端部，更正確而言，穿通孔主金屬電極9a下端部露出。在此之薄膜化之值接近作為目標最終晶圓之厚度。因此研磨量為自原來的晶圓厚度(例如約700微米)扣除作為目標晶圓之厚度(例如約50微米程度)者。
其次，如圖23所示，對晶圓1背面1b側藉由例如乾蝕刻(作為氣體系係例如鹵素類氣體)稍微蝕刻矽基板，使穿通孔電極9等自晶圓1背面1b稍微突出。此係所謂背面蝕刻。
其次，如圖24所示，於晶圓1背面1b側大致全面，例如作為背面絕緣膜32，塗布聚醯亞胺等樹脂膜，藉由CMP或回蝕平坦化，再使穿通孔電極9下端部露出。其次，於晶圓1背面1b側大致全面，例如藉由濺鍍成膜，自晶圓1側起依序使例如鈦膜、銅膜、鎳膜等成膜。其次，例如藉由濕蝕刻等，使此疊層膜圖案化，藉此形成背面接墊33。其次，以例如藉由通過支撐基板 31照射紫外線等，減弱黏接劑層29之黏著量等手法，自晶圓1表面1a(元件面)去除支撐基板31及黏接劑層29。
其次，如圖25所示，將晶圓1(1x)背面1b貼附在例如貼附於切割框架之切割膠帶34。以此狀態，例如藉由切割，將晶圓1(1x)分割為個別晶片區域。
其次，如圖26所示，藉由例如焊接接合將經分割之晶片2(2x)背面1b之背面接墊33，與例如以相同方法形成之另一晶片2(2y)元件面1a上的凸塊電極30接合。藉此，複數穿通孔電極與設於另一半導體基板之凸塊電極連接。
其次，如圖27所示，藉由例如焊接接合，將例如晶片2(2x)元件面1a上的凸塊電極30，與多層配線基板35上表面之上部接合區36接合(亦即係覆晶接合)。其次，藉由例如重熔等，於多層配線基板35下表面之下部接合區37安裝外部焊料凸塊電極38(焊珠)(亦即係焊珠安裝)，藉此暫且完成BGA(Ball Grid Array)。
4.關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法之晶圓探針檢查之補充性說明(主要係圖28)
此段落中說明為解決於段落3說明之製造各時點內晶圓探針檢查中可能發生之問題點有用之附加性技術。因此，此方法當然非必須。
圖28係用來補充說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法之晶圓探針檢查之晶圓內等晶片區域內模式電路圖。根據此，進行關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法之晶圓探針檢查之補充性說明。
亦即，至此為止說明之實施形態(例如圖18或圖19)中，基本上幾乎所有穿通孔電極9與晶圓1基板區域1s實質上導通。因此，於複數穿通孔電極9中，有電性連接使用於晶圓探針檢查之電極(電極接墊24p或凸塊電極30)者時，該電極係資料輸入電極之際，有時會無法實行測試。
在此，說明迴避如此時之弊病之方法一例。如圖28所示，此晶片2之LSI內部電路IC電性連接例如輸出用電極接墊24pg、資料輸入用電極接墊24pi等，此資料輸入用電極接墊24pi通過例如輸入輸出電路IF等，連接穿通孔電極9x、9y其中之一。在此想像連接穿通孔電極9x之情形，在此情形下，即使對資料輸入用電極接墊24pi輸入資料，若半導體基板部1s處於例如接地電位，即會因此影響，有時會無法正常實行測試。
為避免此，此例中，於例如LSI內部電路IC與輸入輸出電路IF之間插入開關或開關電路SW，使其可以來自開關控制用電極接墊24ps之信號斷開開關(通常係導通狀態)。藉此，可進行正常之探針檢查。
5.關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法之VC(Voltage Contrast)檢查之補充性說明(主要係圖29及圖30)
此段落中，說明關於例如於段落2圖11之程序(穿通孔嵌入結束時點)等實施之使用電子線等之穿通孔電極導通測試。
圖29係用來補充說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法之PVC(Positive Voltage Contrast)檢查之穿通孔周邊部之晶圓示意剖面圖。圖30係用來補充說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法之NVC(Negative Voltage Contrast)檢查之穿通孔周邊部之晶圓示意剖面圖。根據此等者，進行關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法之VC(Voltage Contrast)檢查之補充性說明。
(1)PVC測試之說明(主要係圖29)
電壓對比測試中，大致分為2種類，一方係使晶圓1表面1a側帶正電之PVC(Positive Voltage Contrast)測試，另一方係使晶圓1表面1a側帶負電之NVC(Negative Voltage Contrast)測試。首先，說明關於PVC測試。
PVC測試中，如圖29所示，正常的穿通孔電極9n有來自半導體基板部1s之電子供給，故帶電不進展，看起來亮。另一方面，非導通穿通孔電極9d無來自半導體基板部1s之電子供給故帶電獲得進展，看起來暗。
如此，於製造程序中，所有穿通孔電極底部呈實質上與半導體基板部1s電性連接之構造，藉此在穿通孔電極之嵌入結束後，於極早時期即可輕易區分異常之穿通孔電極與正常之穿通孔電極。此就以下NVC測試而言亦完全相同。
(2)NVC測試之說明(主要係圖30)
NVC測試中，如圖30所示，正常之穿通孔電極9n有來自半導體基板部1s之電子供給，故帶電不進展，看起來暗。另一方面，非導通穿通孔電極9d無來自半導體基板部1s之電子供給故帶電獲得進展，看起來亮。
(3)關於此等測試之適當時機：
作為此等測試之適當時機，可例示例如段落2圖11之程序(穿通孔嵌入結束時點，以下相同)、圖38、圖42、圖51等。如此，藉由對晶圓元件面照射電子束，可在其完成後(無需等待至其後程序)馬上相對較簡單地檢查多數(複數)穿通孔電極之導通狀態。
6.關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法之孔底接觸電阻改善之補充性說明(主要係圖31至圖33)
此段落中，說明關於使至此為止說明之穿通孔電極9與半導體基板部1s之間之電性連接狀態更為提升之附加性手法。又，以下(1)至(3)之手法可任意組合適用之。
圖31係用來補充說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法之孔底接觸電阻之改善，對應圖9之關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(穿通孔底高濃度區域導入程序)。圖32係用來補充說明關於依本申請案上述一實施形態之半導體積體電 路裝置之製造方法之孔底接觸電阻之改善，對應圖9之關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(穿通孔底矽化物層導入程序)。圖33係用來補充說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法之孔底接觸電阻之改善，對應圖15之關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(穿通孔電極嵌入&平坦化程序)。根據此等者，進行關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法之孔底接觸電阻改善之補充性說明。
(1)朝穿通孔底導入高濃度區域之說明(主要係圖31)
如圖31所示，於例如圖9穿通孔底部16b之絕緣膜去除結束階段，藉由例如離子注入，自晶圓1元件面1a，朝半導體基板部1s(例如P型矽基板)導入較其高濃度之P型雜質(例如硼)。注入條件中，作為公知者可例示例如植入角：大致垂直，劑量：例如約1x1015/cm2，植入能量：例如約50KeV。如此，藉由於穿通孔底部16b之半導體基板部1s設置高濃度區域39，穿通孔電極9與半導體基板部1s之間之接觸可為歐姆接觸。
又，離子注入可使用光阻膜等圖案，亦可不使用光阻膜等以自對準方式進行。此時，製程會變得簡單。另一方面，使用光阻膜時，製程自由度會提升。
且亦可以例如圖8，於穿通孔底部有絕緣膜之狀態實施離子注入。惟此時，需稍微提高植入能量。此時亦有製程變得簡單之優點。
且亦可在以圖9之狀態於穿通孔底部形成犧牲氧化膜等之狀態下，實施離子注入。此時，有可排除污染物質之導入之優點。
又，半導體基板部1s為N型時，導入之雜質為N型，例如係磷、砷等。
如以上說明，依如此之製程，至少在穿通孔嵌入結束之時點(例如圖11)，於複數穿通孔電極各下端附近半導體基板部，形成與基板部同一導電 型，更高濃度之高濃度區域，故穿通孔電極與半導體基板部之接觸處於良好狀態。
(2)朝穿通孔底導入金屬矽化物膜之說明(主要係圖32)
圖31程序後，如圖32所示，若於高濃度區域39表面形成金屬矽化物膜46(作為材料例如鎳類矽化物、鎢矽化物、鈷矽化物、鈦矽化物、鉑類矽化物等)，即可更降低接觸電阻。亦即，藉此，在各複數穿通孔電極與其附近半導體區域之間形成金屬矽化物層，有相互接觸良好之優點。
(3)穿通孔內面阻障金屬膜詳細構造變形例之說明(主要係圖33)
如圖33所示，例如在圖9穿通孔底部16b之絕緣膜去除結束後，圖10之穿通孔內阻障金屬膜9b亦即，氮化鈦膜成膜前，例如藉由濺鍍成膜等，於晶圓1元件面1a側大致全面，使相對較薄之鈦膜9c(例如厚度約10nm)成膜。亦即，因阻障金屬構造為外側鈦膜與內側氮化鈦膜，可確保鈦膜對氧化膜等良好之密接性，及起因於對矽之還原作用等良好之接觸特性。
7.關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法之穿通孔形成製程之變形例(後鑽孔方式)之說明(主要係圖34至圖39)
此段落中，作為關於相對於在段落2等說明之製程穿通孔形成之時機之變形例，說明後鑽孔方式之例。僅穿通孔形成之時機自前金屬區域完成時點移至最上層嵌入配線22之完成時點，故製程之流程除穿通孔部分外，基本上與圖4至圖27相同。因此，於以下原則上僅說明伴隨著穿通孔形成時機之移動不同之部分。
且在此，雖說明嵌入配線程序大致結束後開始形成穿通孔之後鑽孔方式，但為簡化圖式，作為雙重金屬鑲嵌(Dual damascene)構造之第2層嵌入配線及在其上之嵌入配線構造亦與作為單一金屬鑲嵌(Single damascene)構造之第1層嵌入配線相同，以單純構造表示。
圖34係用來說明依本申請案上述一實施形態之半導體積體電路裝置之 製造方法關於穿通孔形成製程之變形例(後鑽孔方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(最上層嵌入配線程序結束時點)。圖35係用來說明依本申請案上述一實施形態之半導體積體電路裝置之製造方法關於穿通孔形成製程之變形例(後鑽孔方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(穿通孔形成用光阻膜圖案化程序)。圖36係用來說明依本申請案上述一實施形態之半導體積體電路裝置之製造方法關於穿通孔形成製程之變形例(後鑽孔方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(穿通孔形成程序)。圖37係用來說明依本申請案上述一實施形態之半導體積體電路裝置之製造方法關於穿通孔形成製程之變形例(後鑽孔方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(穿通孔內襯墊絕緣膜&穿通孔內阻障金屬膜成膜程序)。圖38係用來說明依本申請案上述一實施形態之半導體積體電路裝置之製造方法關於穿通孔形成製程之變形例(後鑽孔方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(穿通孔電極嵌入&平坦化程序)。圖39係用來說明依本申請案上述一實施形態之半導體積體電路裝置之製造方法關於穿通孔形成製程之變形例(後鑽孔方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(最終鈍化程序)。根據此等者，說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法之穿通孔形成製程之變形例(後鑽孔方式)。
如圖34所示，與圖4至圖18相同，形成下層中層嵌入配線42後，接著嵌入除接墊層等外之最上層配線22(最上層嵌入配線)結束。
其次，如圖35所示，與圖5相同，於晶圓1元件面1a(表面)側大致全面形成穿通孔形成用光阻膜15，藉由例如通常之微影使其圖案化。
其次，如圖36所示，與圖6相同，以經圖案化之穿通孔形成用光阻膜15為遮罩，藉由例如異向性乾蝕刻(氣體系中，例如絕緣膜部分為氟碳類等，基板部為鹵素類等)，形成穿通配線層間絕緣膜20及前金屬絕緣膜6，抵達半導體基板部1s內部之穿通孔16(例如上端徑約20微米，深度約60微米)。其 後，藉由例如灰化等去除不要的光阻膜。
其次，如圖37所示，與圖7相同，於晶圓1元件面1a(表面)側大致全面，例如藉由CVD形成氧化矽類絕緣膜(例如厚度約200nm之臭氧TEOS膜)，藉此形成穿通孔內襯墊絕緣膜11。其次，與圖8及圖9相同，藉由實行異向性乾蝕刻去除穿通孔內襯墊絕緣膜11(孔洞)底部16b之穿通孔內襯墊絕緣膜11。其次，與圖10相同，於晶圓1元件面1a側大致全面(包含穿通孔16內面)，例如藉由MOCVD(Metal Organic CVD)或濺鍍成膜(例如離子化濺鍍等)，作為穿通孔內阻障金屬膜9b，使氮化鈦膜(例如厚度約30nm)成膜。
其次，如圖38所示，與圖11相同，在穿通孔內阻障金屬膜9b上，於晶圓1元件面1a側大致全面(包含穿通孔16內面)，例如藉由濺鍍成膜(例如離子化濺鍍等)，使銅種晶膜成膜。其次， 例如藉由以銅種晶膜為種晶層之電鍍，於晶圓1元件面1a側大致全面(包含穿通孔16內面)，使銅膜(包含種晶膜)成膜，俾嵌入穿通孔16。其次，藉由金屬CMP，去除穿通孔16外的銅膜及穿通孔內阻障金屬膜9b，藉此形成由穿通孔主金屬電極9a(銅膜)及穿通孔內阻障金屬膜9b等構成之穿通孔電極9。
其次，如圖39所示，與圖18相同，於最上層配線22形成接墊下層間絕緣膜20p，在此嵌入上層之鎢栓塞23。其次，與圖18相同，在接墊下層間絕緣膜20p上，形成電極接墊24p(例如鋁類接墊)，以最終鈍化膜25被覆其上接墊開口以外之部分。藉此，複數穿通孔電極至少其中之一藉由屬於接墊層之配線電性連接接墊。
此後之程序與圖18至圖27所說明者相同，故在此不重複說明。
以上，於此段落說明之例如上述，例如於除接墊層外之最上層配線形成程序中，實行穿通孔電極之形成。因此，有可與伴隨著微細加工中層以下之配線程序個別實行之優點。亦即，有可以相對精度較低之加工裝置等 實行之優點。
8.關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法之穿通孔形成製程之變形例(先鑽孔-多晶矽方式)之說明(主要係圖40至圖46)
此段落中，作為關於相對於在段落2等說明之製程穿通孔形成之時機之變形例，說明先鑽孔-多晶矽方式之例。僅穿通孔形成之時機自前金屬區域完成時點移至STI區域及一部分雜質摻雜區域(例如圖2之N井區域WN、P井區域WP等)完成時點，故製程之流程除穿通孔部分外，基本上與圖4至圖27相同。因此，於以下原則上僅說明伴隨著穿通孔形成時機之移動不同之部分。
圖40係用來說明依本申請案上述一實施形態之半導體積體電路裝置之製造方法關於穿通孔形成製程之變形例(先鑽孔-多晶矽方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(穿通孔形成程序)。圖41係用來說明依本申請案上述一實施形態之半導體積體電路裝置之製造方法關於穿通孔形成製程之變形例(先鑽孔-多晶矽方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(穿通孔內襯墊絕緣膜成膜&蝕刻程序)圖42係用來說明依本申請案上述一實施形態之半導體積體電路裝置之製造方法關於穿通孔形成製程之變形例(先鑽孔-多晶矽方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(穿通孔電極嵌入&平坦化程序)。圖43係用來說明依本申請案上述一實施形態之半導體積體電路裝置之製造方法關於穿通孔形成製程之變形例(先鑽孔-多晶矽方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(閘極絕緣膜形成程序)。圖44係用來說明依本申請案上述一實施形態之半導體積體電路裝置之製造方法關於穿通孔形成製程之變形例(先鑽孔-多晶矽方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(閘極絕緣膜蝕刻程序)。圖45係用來說明依本申請案上述一實施形態之半導體積體電路裝置之製造方法關於穿通孔形成製程之變形例(先鑽孔-多晶矽方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖 (閘電極膜成膜程序)。圖46係用來說明依本申請案上述一實施形態之半導體積體電路裝置之製造方法關於穿通孔形成製程之變形例(先鑽孔-多晶矽方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(閘電極膜加工程序)。根據此等者，說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法之穿通孔形成製程之變形例(先鑽孔-多晶矽方式)。
如圖40所示，例如於STI區域3等完成之階段，與圖5相同，於晶圓1元件面1a側大致全面，形成穿通孔形成用光阻膜15(例如厚度約5微米)，藉由例如通常之微影使其圖案化。其次，與圖6相同，例如以經圖案化之穿通孔形成用光阻膜15為遮罩，藉由實行異向性乾蝕刻，形成例如大致呈圓形俯視形狀之穿通孔16(例如上端徑約3微米，深度約20微米)。其後，藉由例如灰化等去除不要的光阻膜，又，穿通孔16之內側面16i可呈垂直，亦可稍呈愈往下愈細之推拔狀。
其次，如圖41所示，與圖7相同，例如於晶圓1元件面1a側大致全面(包含穿通孔16內面)，例如藉由CVD形成氧化矽類絕緣膜(例如厚度約200nm之臭氧TEOS膜)，藉此形成穿通孔內襯墊絕緣膜11。其次，與圖8相同，例如於晶圓1元件面1a側大致全面，形成穿通孔底絕緣膜去除用光阻膜17(例如厚度約1微米)，藉由例如通常之微影使其圖案化。其次，與圖9相同，以例如經圖案化之穿通孔底絕緣膜去除用光阻膜17為遮罩，藉由實行異向性乾蝕刻，去除穿通孔底部16b之絕緣膜。其後，藉由例如灰化等去除不要的光阻膜。
其次，如圖42所示，藉由例如使晶圓1元件面1a熱氧化，形成較薄的氧化矽膜(犧牲膜)，於其上全面，例如藉由CVD使例如摻雜硼之多晶矽膜成膜，俾嵌入穿通孔16內。其次，例如藉由乾回蝕，去除穿通孔16外之多晶矽膜，並藉由例如濕蝕刻去除犧牲膜。藉此，多晶矽穿通孔電極9p嵌入穿通孔16內。
其次，如圖43所示，於晶圓1元件面1a大致全面形成閘極絕緣膜4。
其次，如圖44所示，例如於晶圓1元件面1a側大致全面，形成閘極絕緣膜蝕刻用光阻膜43，例如藉由通常之微影使其圖案化。其次，以經圖案化之閘極絕緣膜蝕刻用光阻膜43為遮罩，蝕刻閘極絕緣膜4，藉此在多晶矽穿通孔電極9p上形成開口。其後，藉由例如灰化等去除不要的光阻膜。
其次，如圖45所示，於晶圓1元件面1a大致全面，藉由例如CVD，使應成為閘電極之導電膜5(例如多晶矽膜等)成膜。
其次，如圖46所示，於晶圓1元件面1a大致全面，形成閘電極加工用光阻膜44，例如藉由通常之微影使其圖案化。其次，以經圖案化之閘電極加工用光阻膜44為遮罩，藉由例如異向性乾蝕刻，使閘電極5等圖案化。其後，藉由例如灰化等去除不要的光阻膜。
其後，經過源極汲極之導入、側壁形成、前金屬絕緣膜6之成膜、導電性栓塞7之嵌入等呈與圖4或圖16同等之狀態。
以上，於此段落說明之例於閘電極形成程序中實施例如穿通孔電極之嵌入，在與閘電極膜之形成不同之時機實行(不同時機方式)，但亦可與閘電極膜之形成同時實行(同時方式)。不同時機方式有製程較容易之優點，同時方式有製程步驟可單純化之優點。
9.關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法之穿通孔形成製程之變形例(先鑽孔-接觸方式)之說明(主要係圖47至圖54)
此段落中，作為關於相對於在段落2等說明之製程穿通孔形成之時機之變形例，說明先鑽孔-接觸方式之例。僅穿通孔形成開始之時機自前金屬區域完成時點移至閘電極完成時點(例如閘電極圖案化、源極汲極之導入、側壁形成等後，前金屬絕緣膜6成膜前)，故製程之流程除穿通孔部分外，基本上與圖4至圖27相同。因此，於以下原則上僅說明伴隨著穿通孔形成時機之 移動不同之部分。
圖47係用來說明依本申請案上述一實施形態之半導體積體電路裝置之製造方法關於穿通孔形成製程之變形例(先鑽孔-接觸方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(穿通孔形成程序)。圖48係用來說明依本申請案上述一實施形態之半導體積體電路裝置之製造方法關於穿通孔形成製程之變形例(先鑽孔-接觸方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(穿通孔內襯墊絕緣膜形成程序)。圖49係用來說明依本申請案上述一實施形態之半導體積體電路裝置之製造方法關於穿通孔形成製程之變形例(先鑽孔-接觸方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(穿通孔底絕緣膜去除程序)。圖50係用來說明依本申請案上述一實施形態之半導體積體電路裝置之製造方法關於穿通孔形成製程之變形例(先鑽孔-接觸方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(穿通孔內阻障金屬膜成膜程序)。圖51係用來說明依本申請案上述一實施形態之半導體積體電路裝置之製造方法關於穿通孔形成製程之變形例(先鑽孔-接觸方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(穿通孔電極嵌入&平坦化程序)。圖52係用來說明依本申請案上述一實施形態之半導體積體電路裝置之製造方法關於穿通孔形成製程之變形例(先鑽孔-接觸方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(接觸孔洞形成程序)。圖53係用來說明依本申請案上述一實施形態之半導體積體電路裝置之製造方法關於穿通孔形成製程之變形例(先鑽孔-接觸方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(金屬栓塞阻障金屬膜成膜程序)。圖54係用來說明依本申請案上述一實施形態之半導體積體電路裝置之製造方法關於穿通孔形成製程之變形例(先鑽孔-接觸方式)，關於圖2MISFET及穿通孔周邊部切出區域R1之晶圓之示意剖面圖(導電性栓塞嵌入&平坦化程序)。根據此等者，說明關於依本申請案上述一實施形態之半導體積體電路裝置之製造方法之穿通孔形成製程之變形例(先鑽孔-接觸方式)。
例如閘電極完成後，如圖47所示，於晶圓1元件面1a側大致全面，形成穿通孔形成用光阻膜15(例如厚度約5微米)，藉由例如通常之微影使其圖案化。其次，例如以經圖案化之穿通孔形成用光阻膜15為遮罩，藉由實行異向性乾蝕刻，形成例如大致呈圓形俯視形狀之穿通孔16(例如上端徑約3微米，深度約20微米)。其後，藉由例如灰化等去除不要的光阻膜。又，穿通孔16之內側面16i可呈垂直，亦可稍呈愈往下愈細之推拔狀。
其次，如圖48所示，例如於晶圓1元件面1a側大致全面(包含穿通孔16內面)，例如藉由CVD形成氧化矽類絕緣膜(例如厚度約200nm之臭氧TEOS膜)，藉此形成穿通孔內襯墊絕緣膜11及主前金屬絕緣膜6a。其次，例如於晶圓1元件面1a側大致全面(包含穿通孔16內面)，藉由例如CVD，作為帽蓋層前金屬絕緣膜6b，形成氧化矽類絕緣膜(例如厚度約100nm之電漿TEOS膜)。
其次，如圖49所示，例如以穿通孔底絕緣膜去除用光阻膜17為遮罩，去除穿通孔16內帽蓋層前金屬絕緣膜6b及穿通孔底部16b之穿通孔內襯墊絕緣膜11。其後，藉由例如灰化等去除不要的光阻膜。
其次，如圖50所示，於晶圓1元件面1a側大致全面(包含穿通孔16內面)，例如藉由MOCVD(Metal Organic CVD)或濺鍍成膜(例如離子化濺鍍等)，作為穿通孔內阻障金屬膜9b，使氮化鈦膜(例如厚度約30nm)成膜。
其次，如圖51所示，在氮化鈦膜9b上，於晶圓1元件面1a側大致全面(包含穿通孔16內面)，例如藉由CVD(氣體系中，例如核心採用B2H6/WF6，覆蓋層採用H2/WF6)，形成鎢膜，俾嵌入穿通孔16內。其次，藉由金屬CMP，去除穿通孔16外之鎢膜及氮化鈦膜9b。
其次，如圖52所示，於晶圓1元件面1a側大致全面，形成接觸孔洞形成用光阻膜45，例如藉由通常之微影使其圖案化。以此經圖案化之接觸孔洞形成用光阻膜45為遮罩，例如藉由異向性乾蝕刻(氣體系為例如氟碳類)，形 成接觸孔洞40。其後，藉由例如灰化等去除不要的光阻膜。
其次，如圖53所示，於晶圓1元件面1a側大致全面(包含接觸孔洞40內面)，例如藉由MOCVD或濺鍍成膜(例如離子化濺鍍等)，作為金屬栓塞阻障金屬膜7b，使氮化鈦膜成膜。
其次，如圖54所示，於晶圓1元件面1a側大致全面(包含接觸孔洞40內面)，例如藉由CVD(氣體系中，例如核心採用B2H6/WF6，覆蓋層採用H2/WF6)，使鎢膜7a沉積，俾嵌入接觸孔洞40。其次，例如藉由金屬CMP，去除接觸孔洞40外之鎢膜7a及金屬栓塞阻障金屬膜7b。藉此，除穿通孔電極9已完成外，與圖4呈等價狀態。
因此，此以後之程序基本上與圖5至圖27相同，故在此不重複。
以上，於此段落說明之例於接觸件形成程序中實施例如穿通孔電極之嵌入，於與接觸栓塞之形成不同之時機實行(不同時機方式)，但亦可與接觸栓塞之形成同時實行(同時方式)。不同時機方式有製程較容易之優點，同時方式有製程步驟可單純化之優點。
10.就關於上述實施形態(包含變形例)之補充性說明以及整體進行之考察
(1)TSV之問題點及各實施例之特徵：
TSV亦即，形成在鑿開於矽基板等半導體基板之穿通孔之穿通孔電極在例如於本申請案主要說明之穿通孔先形成表面孔型製程中，於晶圓薄膜化前，一般而言其下端封閉，故穿通孔電極之導通測試困難。且晶圓半導體基板部與各穿通孔電極一般多半絕緣，故因穿通孔電極嵌入後之製程，發生所不希望之充電時，有發生閘極破壞等瑕疵之虞。
上述各實施形態(包含變形例)中，以於半導體基板等形成孔洞與於其內面形成襯墊絕緣膜之可適於微細加工之製程組合為基礎，將下端部電性開 放之穿通孔電極構造組合於此，藉此可使其為適於微細加工之穿通孔電極製程。
亦即，
(2)關於穿通孔電極形成時機之考察等：
如於段落1至6主要說明之中鑽孔方式可適用下層配線(例如第1層嵌入配線)之微細加工，且可以銅等為穿通孔電極之主要材料，有可使其為低電阻穿通孔電極之優點。
另一方面，如於段落7主要說明之中鑽孔方式雖無法適用如中鑽孔方式或先鑽孔方式之微細加工，但有可至晶圓程序大致結束，再以低電阻銅等為穿通孔電極主要材料之優點。
如於段落8主要說明之先鑽孔-多晶矽方式在源極汲極程序等導入前，形成穿通孔電極，故就熱預算之面而言有利，多晶矽就製程而言係非常穩定之材料，無需擔心汚染等。另一方面，即使添加硼等(其他有磷等)，與鎢等相較電阻亦大幅較高。又，先鑽孔-多晶矽方式屬於先鑽孔方式，故有可適用FEOL程序微細加工之優點。
如於段落9主要說明之先鑽孔-接觸方式可以相對較低電阻之鎢等材料為穿通孔電極主要材料，故可實現相對較低電阻。且先鑽孔-接觸方式屬於先鑽孔方式，故有可適用FEOL程序微細加工之優點。
11.總結
以上雖已根據實施形態具體說明由本案發明人達成之發明，但本發明不限定於此，當然可在不逸脫其要旨之範圍內進行各種變更。
例如，上述實施形態中，雖主要以前閘極方式為例具體說明，但本發明申請案不限定於此，當然亦可適用於FUSI製程、前High-k&後閘極方式、後High-k&閘極方式、後P側閘極混合方式等。
且上述實施形態中，雖主要係就以銅類嵌入配線(亦包含銀類嵌入配線等)為主要配線系之構造具體說明，但本發明不限定於以嵌入配線為主要配線系之構造，當然亦可適用於以鋁類非嵌入配線為主要配線系之構造。
且上述實施形態中，雖主要以接墊層以鋁類非嵌入配線(包含該層僅係接墊者)構成為例具體說明，但本發明不限定於此，當然亦可適用接墊層以銅類嵌入配線(亦包含銀類嵌入配線等，包含該層僅係接墊者)構成者。
1‧‧‧半導體晶圓
1a‧‧‧晶圓或晶片表面(元件面或第1主面)
1b‧‧‧晶圓或晶片背面(第2主面)
1s‧‧‧半導體基板部(P型單晶矽基板)
3‧‧‧STI區域
5‧‧‧閘電極(閘極多晶矽膜)
6‧‧‧前金屬絕緣膜
7‧‧‧導電性栓塞
9‧‧‧穿通孔電極
9a‧‧‧穿通孔主金屬電極
9b‧‧‧穿通孔內阻障金屬膜
11‧‧‧穿通孔內襯墊絕緣膜
12‧‧‧第1層配線層間絕緣膜
16b‧‧‧穿通孔底部

Claims (19)

  1. 一種半導體積體電路裝置之製造方法，包含以下程序：(a)準備具有元件主面及背面之半導體晶圓；(b)自該半導體晶圓之該元件主面起，於該半導體晶圓之半導體表面區域，形成抵達其內部之複數孔洞；(c)於該複數孔洞內面形成絕緣膜；及(d)在該程序(c)後，於該複數孔洞除底部外之該內面由該絕緣膜被覆之狀態下，以導電性構件嵌入該複數孔洞內，藉此形成複數穿通孔電極。
  2. 如申請專利範圍第1項之半導體積體電路裝置之製造方法，其中：更包含以下程序：(e)於晶圓程序中，該複數穿通孔電極至少其中之一電性連接閘電極。
  3. 如申請專利範圍第2項之半導體積體電路裝置之製造方法，其中：藉由中鑽孔方式形成該複數穿通孔電極。
  4. 如申請專利範圍第3項之半導體積體電路裝置之製造方法，其中：該複數穿通孔電極之嵌入，係於第1層配線形成程序中，在與第1層配線之嵌入不同之時機實行。
  5. 如申請專利範圍第3項之半導體積體電路裝置之製造方法，其中：該複數穿通孔電極之嵌入，係與第1層配線之嵌入同時實行。
  6. 如申請專利範圍第2項之半導體積體電路裝置之製造方法，其中：藉由後鑽孔方式形成該複數穿通孔電極。
  7. 如申請專利範圍第6項之半導體積體電路裝置之製造方法，其中：該複數穿通孔電極之形成，係於除接墊層外之最上層配線形成程序中實行。
  8. 如申請專利範圍第7項之半導體積體電路裝置之製造方法，其中：該複數穿通孔電極至少其中之一，藉由屬於該接墊層之配線，電性連接於接墊。
  9. 如申請專利範圍第2項之半導體積體電路裝置之製造方法，其中：更包含以下程序：(f)在該程序(d)後，於晶圓程序中，藉由對該晶圓之該元件主面照射電子束，而測試該複數穿通孔電極之導通狀態。
  10. 如申請專利範圍第2項之半導體積體電路裝置之製造方法，其中：該複數穿通孔電極係藉由先鑽孔方式形成。
  11. 如申請專利範圍第10項之半導體積體電路裝置之製造方法，其中：該複數穿通孔電極之嵌入，係於閘電極形成程序中，在與閘電極膜之形成不同之時機實行。
  12. 如申請專利範圍第10項之半導體積體電路裝置之製造方法，其中：該複數穿通孔電極之嵌入與閘電極膜之形成同時實行。
  13. 如申請專利範圍第10項之半導體積體電路裝置之製造方法，其中：該複數穿通孔電極之嵌入，係於接觸件形成程序中，在與接觸栓塞之形成不同之時機實行。
  14. 如申請專利範圍第10項之半導體積體電路裝置之製造方法，其中：該複數穿通孔電極之嵌入，係與接觸栓塞之形成同時實行。
  15. 如申請專利範圍第2項之半導體積體電路裝置之製造方法，其中：至少在該程序(d)後，於該複數穿通孔電極各自的下端附近之半導體區域，形成與該部分之周邊之半導體區域導電型相同，且雜質濃度高之高濃度區域。
  16. 如申請專利範圍第2項之半導體積體電路裝置之製造方法，其中：該複數穿通孔電極之阻障金屬構造，主要由外層之鈦膜及內層之氮化鈦膜構成。
  17. 如申請專利範圍第2項之半導體積體電路裝置之製造方法，其中：在該複數穿通孔電極各自的下端與其附近之半導體區域之間，形成金屬矽化物層。
  18. 如申請專利範圍第2項之半導體積體電路裝置之製造方法，其中：更包含以下程序：(g)在該程序(d)後，自該半導體晶圓之該背面側起，對該半導體晶圓實施薄膜化處理，藉此使該複數穿通孔電極於該半導體晶圓之該背面側露出。
  19. 如申請專利範圍第18項之半導體積體電路裝置之製造方法，其中：更包含以下程序：(h)在該程序(g)後，使該複數穿通孔電極與設在另一半導體基板之凸塊電極連接。
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