KR20180041297A - 인터포저의 제조방법 및 이를 포함하는 반도체 패키지의 제조방법 - Google Patents

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KR20180041297A
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conductive film
interposer
interposer substrate
insulating film
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피재현
이호진
김태성
문광진
안진호
이내인
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Abstract

본 발명은 인터포저의 제조방법 및 이를 포함하는 반도체 패키지의 제조방법에 관한 것으로, 전극영역 및 스크라이브 라인 영역을 포함하는 인터포저 기판의 상면 상에, 상면과 접하도록 포토레지스트 패턴을 직접 형성하는 것, 포토레지스트 패턴을 식각 마스크로 인터포저 기판을 식각하여, 전극영역 및 스크라이브 라인 영역 내에 제 1 개구부 및 제 2 개구부를 각각 형성하는 것; 및 인터포저 기판의 상면 상에 절연막 및 도전막을 차례로 형성하는 것을 포함하되, 상기 제 2 개구부는 제 1 개구부보다 작은 폭을 갖고, 절연막은 인터포터 기판의 상면, 제1 개구부의 내면 및 제 2 개구부의 내면과 직접 접하도록 형성되는 것을 포함한다.

Description

인터포저의 제조방법 및 이를 포함하는 반도체 패키지의 제조방법{MANUFACTURING METHOD OF INTERPOSER AND MANUFACTURING METHOD OF SEMICONDUCTOR PACKAGE INCLUDING THE SAME}
본 발명은 반도체 패키지의 제조방법에 관한 것으로, 보다 상세하게는 인터포저를 포함하는 반도체 패키지의 제조방법에 관한 것이다.
일반적으로, 웨이퍼에 여러 가지 반도체 공정들을 수행하여 복수 개의 반도체 칩들을 형성한다. 그런 다음, 각 반도체 칩들을 인쇄회로기판(Printed Circuit Board: PCB)에 실장하기 위해서, 웨이퍼에 대해서 패키징 공정을 수행하여 반도체 패키지를 형성한다.
최근 하나의 반도체 패키지 내에 복수의 반도체 칩을 수직으로 탑재하는 2.5D 및 3D (3-dimensional) 패키지의 개발이 활발해지고 있다. 따라서, 기판, 다이(die), 또는 인터포저를 관통하여 수직으로 전기적 접속을 형성하는 TSV(through-silicon-via) 기술이 중요하게 인식되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 우수하고, 공정 수율이 향상된 인터포저의 제조방법 및 이를 포함하는 반도체 패키지의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법은, 전극영역 및 스크라이브 라인 영역을 포함하는 인터포저 기판의 상면 상에, 상기 상면과 접하도록 포토레지스트 패턴을 직접 형성하는 것; 상기 포토레지스트 패턴을 식각 마스크로 상기 인터포저 기판을 식각하여, 상기 전극영역 및 상기 스크라이브 라인 영역 내에 제 1 개구부 및 제 2 개구부를 각각 형성하는 것; 및 상기 인터포저 기판의 상기 상면 상에 절연막 및 도전막을 차례로 형성하는 것을 포함하되, 상기 제 2 개구부는 상기 제 1 개구부보다 작은 폭을 갖고, 상기 절연막은 상기 인터포터 기판의 상기 상면, 상기 제1 개구부의 내면 및 상기 제 2 개구부의 내면과 직접 접하도록 형성되는 것을 포함한다.
상기 과제를 달성하기 위한 본 발명의 실시예들에 따른 인터포저의 제조 방법은, 제 1 영역 및 제 2 영역을 포함하는 인터포저 기판 내에 관통 전극 및 정렬키 구조체를 각각 형성하는 것을 포함하되, 상기 관통 전극 및 정렬키 구조체를 각각 형성하는 것은: 상기 인터포저 기판의 일면 상에, 상기 일면과 접하는 포토레지스트 패턴을 형성하는 것; 상기 포토레지스크 패턴을 식각마스크로 상기 인터포저 기판을 식각하여, 상기 관통 전극이 배치되는 제 1 개구부, 및 상기 정렬키 구조체가 배치되는 제 2 개구부를 형성하는 것; 및 상기 인터포저 기판의 상기 일면 상에 절연막, 제 1 도전막 및 제2 도전막을 차례로 형성하는 것을 포함하고, 상기 절연막은 상기 인터포터 기판의 상기 일면, 상기 제1 개구부의 내면 및 상기 제2 개구부의 내면과 직접 접하도록 형성되는 것을 포함한다.
본 발명의 실시예들에 따르면, 인터포저 기판 상에, 인터포저 기판의 상면과 직접 접하는 포토레지스트 패턴을 형성하고, 이를 식각 마스크로 하는 식각 공정을 수행함으로써, 식각 공정 동안 인터포저 기판에 생성되는 언더컷(undercut)이 감소될 수 있다. 이에 따라, 전기적 특성이 우수하고, 공정 수율이 향상된 인터포저의 제조방법 및 이를 포함하는 반도체 패키지의 제조방법이 제공될 수 있다.
도 1은 반도체 패키지 제조용 인터포저 웨이퍼를 도시한 평면도이다.
도 2는 도 1의 A 부분에 대응되는 확대도이다.
도 3은 정렬키들의 모양을 나타낸 평면도이다.
도 4는 본 발명의 실시예들에 따른 인터포저를 포함하는 반도체 패키지를 도시하는 단면도이다.
도 5는 본 발명의 실시예들에 따른 인터포저의 제조 방법을 설명하기 위한 평면도이다.
도 6 내지 도 17는, 도 5의 I-I' 및 II-II' 선에 대응하는 단면도들이다.
이하 도면들을 참조하여 본 발명의 실시예들에 대해 상세히 설명한다.
도 1은 반도체 패키지 제조용 인터포저 웨이퍼를 도시한 평면도이다. 도 도 2는 도 1의 A 부분에 대응되는 확대도이다. 도 3은 정렬키들의 모양을 나타낸 평면도이다.
도 1 및 도 2를 참조하면, 인터포저 웨이퍼(1000)는 복수의 전극영역들(EA) 및 스크라이브 라인 영역(SL)을 포함할 수 있다. 복수의 전극영역들(EA)은 스크라이브 라인 영역(SL)에 의하여 서로 격리될 수 있다. 전극영역들(EA)은 관통 전극(70)들이 형성된 영역에 해당할 수 있다. 스크라이브 라인 영역(SL)은 인터포저 웨이퍼(1000)의 제조 공정이 완료된 후, 인터포저 웨이퍼(1000)를 절단하여 각각의 인터포저들(200)로 분리하기 위해 필요한 영역일 수 있다. 스크라이브 라인 영역(SL)에는 정렬키 구조체(80)가 형성될 수 있다.
정렬키 구조체(80)는 콘택(contact)과 유사한 형상, 또는 트렌치(trench)와 유사한 형상을 가질 수 있다. 도 3에 도시 된 바와 같이, 정렬키 구조체(80)는 다양한 모양의 패턴들(K1, K2, K3)로 구현될 수 있다. 정렬키 구조체(80)는 사용 목적에 따라 로컬 정렬키, 글로벌 정렬키, 레지스트레이션 정렬키, 오버레이 정렬키 및 측정키 등의 정렬 키들일 수 있다.
도 4는 본 발명의 실시예들에 따른 인터포저를 포함하는 반도체 패키지를 도시하는 단면도이다.
도 4를 참조하면, 반도체 패키지(1)는, 하부 기저기판(190), 하부 기저기판(190) 상에 배치된 인터포저(200) 및 인터포저(200) 상에 배치된 반도체 칩(210)을 포함할 수 있다.
하부 기저기판(190)은 유리(glass), 세라믹(ceramic), 또는 플라스틱(plastic)을 포함할 수 있다. 하부 기저기판(190)은 반도체 패키지용 기판일 수 있다. 예컨대, 하부 기저기판(190)은 인쇄회로기판, 세라믹 기판, 또는 테이프 배선기판일 수 있다. 하부 기저기판(190)의 상면에는 제 1 패드들(192)이 위치할 수 있고, 하부 기저기판(190)의 하면에는 제 2 패드들(194)이 위치할 수 있다. 제 1 패드들(192) 및 제 2 패드들(194)은 하부 기저기판(190) 내에 배선들(미도시)에 의해 전기적으로 연결될 수 있다. 하부 기저기판(190)의 제 1 패드들(192)은 하부 연결 부재들(202)과 전기적으로 및/또는 물리적으로 연결될 수 있다.
하부 기저기판(190)의 제 2 패드들(194)은 외부 연결 부재들(196)이 전기적으로 및/또는 물리적으로 연결될 수 있다. 하부 기저기판(190)은 외부 연결 부재들(196)을 통하여 외부와 전기적으로 연결될 수 있다. 예컨대, 외부 연결 부재들(196)은 솔더볼일 수 있다. 이와 달리, 외부 연결 부재들(196)은 핀 그리드 어레이(pin grid array), 볼 그리드 어레이(ball grid array), 랜드그리드 어레이(land grid array)와 같은 그리드 어레이를 가진 플립칩 연결 구조를 가질 수 있다.
하부 기저기판(190) 상에 인터포저(200)가 위치할 수 있다. 인터포저(200)는 인터포저 기판(100), 인터포저 하부 패드들(112), 관통 전극(70)들 및 배선층(130)을 포함할 수 있다. 인터포저 하부 패드들(112)은 하부 연결 부재들(202)과 전기적으로 및/또는 물리적으로 연결될 수 있다. 인터포저(200)는 하부 연결 부재들(202)에 의해 하부 기저기판(190)과 전기적으로 연결될 수 있다.
인터포저 기판(100)의 하면에는 인터포저 하부 패드들(112)이 위치할 수 있다. 관통 전극(70)들은 인터포저 기판(100)을 관통할 수 있다. 인터포저 하부 패드들(112) 관통 전극(70)들에 의해 배선층(130)과 전기적으로 연결될 수 있다.
인터포저 기판(100) 상에 배선층(130)이 배치될 수 있다. 배선층(130)은 하부패드들(132), 층간 절연막(138), 배선패턴들(136) 및 상부패드들(134)을 포함할 수 있다. 배선층(130)에 관한 구체적인 설명은 도 16을 참조하여 후술한다. 배선층(130)의 상부패드들(134)은 상부 연결 부재들(204)과 전기적 및/또는 물리적으로 연결될 수 있다.
인터포저(200) 상에 단수의 반도체 칩(210) 또는 다수의 반도체 칩(210)들이 위치할 수 있다. 반도체 칩(210)은 로직 반도체 칩 또는 메모리 반도체 칩일 수 있다. 예컨대, 반도체 칩(210)은 시스템 LSI (large scale integration), 로직 회로, CIS(CMOS imaging sensor) 등과 같은 이미지 센서, 플래시 메모리, DRAM, SRAM, EEPROM, PRAM, MRAM, ReRAM, HBM(high bandwidth memory), HMC(hybrid memory cubic) 등과 같은 메모리 소자, 또는 MEMS(microelectromechanical system) 소자 중에서 선택되는 하나 이상을 포함할 수 있다.
반도체 칩(210)의 하측에는 상부 연결 부재들(204)이 위치할 수 있다. 반도체 칩(210)은 상부 연결 부재들(204)을 통하여 인터포저(200)의 배선층(130)과 전기적으로 연결될 수 있다. 상부 연결 부재들(204)은, 예를 들어 솔더볼일 수 있으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 예컨대, 상부 연결 부재들(204)은 본딩 와이어일 수 있다. 또는, 상부 연결 부재들(204)은 핀 그리드 어레이, 볼 그리드 어레이, 랜드 그리드 어레이와 같은 그리드 어레이를 가진 플립칩 연결 구조를 가질 수 있다.
이하, 본 발명의 실시예들에 따른 인터포저 및 이를 포함하는 반도체 패키지의 제조 방법에 대해 설명한다.
도 5는 본 발명의 실시예들에 따른 인터포저의 제조 방법을 설명하기 위한 평면도이다. 도 6 내지 도 17는, 도 5의 I-I' 및 II-II' 선에 대응하는 단면도들이다.
도 5 및 도 6을 참조하면, 제 1 영역(R1) 및 제 2 영역(R2)을 포함하는 인터포저 기판(100)이 제공될 수 있다. 제 1 영역(R1)은 도 1의 전극영역(EA)의 일부일 수 있고, 제 2 영역(R2)은 도 1의 스크라이브 라인 영역(SL)의 일부일 수 있다. 인터포저 기판(100)은 서로 대향하는 상면(101) 및 하면(102)을 가질 수 있다.
인터포저 기판(100)은 반도체 물질 또는 절연 물질로 구성될 수 있고, 예를 들어 실리콘, 게르마늄, 실리콘-게르마늄, 갈륨-비소(GaAs), 유리, 세라믹 등을 포함할 수 있다.
도 5 및 도 7을 참조하면, 인터포저 기판(100)의 상면(101) 상에 포토레지스트 패턴(50)이 형성될 수 있다. 본 발명의 개념에 따르면, 포토레지스트 패턴(50)은 인터포저 기판(100)의 상면(101) 상에 직접 형성될 수 있다. 이에 따라, 포토레지스트 패턴(50)은 인터포저 기판(100)의 상면(101)과 직접 접할 수 있다. 즉, 인터포저 기판(100)과 포토레지스트 패턴(50) 사이에 별도의 하드마스크가 개재되지 않을 수 있다. 일반적으로, 하드마스크는 식각공정을 위해 형성하는 실리콘산화막 및/또는 실리콘 질화막일 수 있다.
인터포저 기판(100) 상에, 인터포저 기판(100)의 상면(101)과 직접 접하는 포토레지스트 패턴(50)을 형성하고, 이를 식각 마스크로 하는 식각 공정을 수행함으로써, 식각 공정 동안 인터포저 기판(100)에 생성되는 언더컷(undercut)이 감소될 수 있다.
포토레지스트 패턴(50)은 제 1 영역(R1)의 상면(101)을 노출하는 제 3 개구부(51) 및 제 2 영역(R2)의 상면(101)을 노출하는 제 4 개구부(52)를 포함할 수 있다. 제 4 개구부(52)의 폭은 제 3 개구부(51)의 폭보다 좁을 수 있다.
일 실시예에 따르면, 평면적 관점에서, 제 4 개구부(52)는 원형, 타원형, 삼각형, 사각형, 십자형 등 다양한 형태를 가질 수 있다.
도 5 및 도 8를 참조하면, 포토레지스트 패턴(50)에 의해 노출된 인터포저 기판(100)의 상면(101)을 식각하여, 제 1 개구부(10) 및 제 2 개구부(20)를 형성할 수 있다. 제 1 개구부(10)는 제 1 영역(R1)에서, 인터포저 기판(100)의 상면(101)으로부터 하면(102)을 향하여 연장되는 홀의 형태를 가질 수 있다. 제 2 개구부(20)는 제 2 영역(R2)에서, 인터포저 기판(100)의 상면(101)으로부터 하면(102)을 향하여 연장되는 홀 또는 트렌치의 형태를 가질 수 있으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 제 1 개구부(10) 및 제 2 개구부(20)는 인터포저 기판(100)의 상면(101)으로부터 하면(102)까지 동일한 직경을 가지거나 또는 직경이 점차적으로 변하는(예컨대, 인터포저 기판(100)에 인접할수록 직경이 감소하는) 테이퍼된(tapered) 형상을 가질 수 있다.
제 2 개구부(20)의 폭은 제 1 개구부(10)의 폭 보다 작을 수 있다. 예컨대, 제 1 개구부(10)의 폭은 수 내지 수백 마이크로 미터일 수 있고, 제 2 개구부(20)의 폭은 수 내지 수십 나노미터일 수 있다.
제 1 개구부(10) 및 제 2 개구부(20)는 동일한 식각 공정에 의하여 동시에 형성될 수 있다. 제 3 개구부(51) 및 제 4 개구부(52)의 폭 차이에 의해, 제 2 개구부(20)는 제 1 개구부(10)에 비하여 작은 깊이(depth)를 가질 수 있다. 포토레지스트 패턴(50)에 의해 노출된 인터포저 기판(100)의 상면(101)을 식각하는 것은 건식 식각 또는 습식 식각방법을 이용하여 수행될 수 있다. 바람직하게는, 식각공정은 건식 식각방법을 이용하여 수행될 수 있다.
일 실시예에 따르면, 제 4 개구부(52)는 제 2 영역(R2) 상에서 복수개로 형성될 수 있고, 이에 따라, 제 2 개구부(20) 역시 복수개로 형성될 수 있다. 복수개의 제 2 개구부들(20)은 다양한 형태로 밀집되어 배열될 수 있다. 예컨대, 도 3에 도시된 바와 같이, 평면적 관점에서 제 2 개구부들(20)은 십자 형태(K2, K3)로 배열될 수 있다.
도 5 및 도 9를 참조하면, 포토레지스트 패턴(50)이 제거될 수 있다. 이에 따라, 인터포저 기판(100)의 상면(101)이 노출될 수 있다. 포토레지스트 패턴(50)의 제거는 예컨대, 애싱(ashing) 공정을 이용할 수 있다.
도 5 및 도 10을 참조하면, 인터포저 기판(100) 상에 절연막(30)을 콤포멀하게 형성할 수 있다. 제 1 영역(R1)에서, 절연막(30)은 인터포저 기판(100)의 상면(101) 및 제 1 개구부(10)의 내측벽을 덮을 수 있다. 제 2 영역(R2)에서, 절연막(30)은 인터포저 기판(100)의 상면(101) 및 제 2 개구부(20)의 내측벽을 덮을 수 있다. 절연막(30)은 실리콘 산화막, 실리콘 산화 질화막, 실리콘 질화막 또는 이들의 조합을 포함할 수 있다.
절연막(30)은 인터포저 기판(100)의 상면(101), 제 1 개구부(10)의 내측벽 및 제 2 개구부(20)의 내측벽에 직접 접할 수 있다. 절연막(30)이 인터포저 기판(100)의 상면(101) 및 제 1 개구부(10)의 내측벽 및 제 2 개구부(20)의 내측벽에 직접 접하므로서, 제 1 개구부(10) 및 제 2 개구부(20)의 형성 과정에서 생성된 표면결함이 치유될 수 있다. 표면결함은 댕글링본드(dangling bond)일 수 있다.
절연막(30) 상에 제 1 도전막(32)을 콤포멀하게 형성할 수 있다. 제 1 영역(R1)에서, 제 1 도전막(32)은 절연막(30)이 형성된 제 1 개구부(10)의 잔부를 부분적으로 채울 수 있다.
제 2 영역(R2)에서, 제 1 도전막(32)은 절연막(30)이 형성된 제 2 개구부(20)의 잔부를 완전히 채울 수 있다. 본 실시예에서, 절연막(30) 및 제 1 도전막(32)의 두께의 합은 제 2 개구부(20)의 폭의 절반보다 클 수 있다.
제 1 도전막(32)은 금속 질화물을 포함할 수 있다. 예컨대, 금속 질화물은 티타늄(Ti), 타타늄 질화물(TiN), 탄탈륨(Ta), 또는 탄탈륨 질화물(TaN)을 포함할 수 있다. 제 1 도전막(32)은 이후 형성될 제 2 도전막(36)의 도전성 물질이 인터포저 기판(100)으로 확산되는 것을 방지할 수 있다.
제 1 도전막(32) 상에 제 2 도전막(36)을 형성할 수 있다. 제 1 영역(R1)에서, 제 2 도전막(36)은 절연막(30) 및 제 1 도전막(32)이 형성된 제 1 개구부(10)의 잔부를 전부 채울 수 있다. 제 2 영역(R2)에서, 제 2 도전막(36)은 제 1 도전막(32)의 상면 상에 배치될 수 있다. 즉, 본 실시예에서, 제 2 도전막(36)은 제 2 개구부(20)를 채우지 않을 수 있다.
제 2 도전막(36)은 금속 물질을 포함할 수 있다. 예컨대, 제 2 도전막(36)은 구리(Cu)를 포함할 수 있다. 제 2 도전막(36)은 예컨대, 전기 도금 공정을 이용하여 형성될 수 있다.
도 5 및 도 11을 참조하면, 인터포저 기판(100) 상에 연마공정을 수행할 수 있다. 연마공정은 절연막(30)의 상면이 노출될 때까지 수행될 수 있다. 연마공정에 의해 제 2 도전막(36) 및 제 1 도전막(32)의 일부가 제거되어 절연막(30)의 일부가 노출될 수 있다.
연마공정은 CMP(chemical mechanical polishing) 공정을 이용하여 수행될 수 있다. 절연막(30)은 연마 정지층으로 활용될 수 있다. 제 1 영역(R1)에서, 제 2 도전막(36)의 최상부 표면은, 추후 공정에 따라 배선층(미도시)과 전기적 및/또는 물리적으로 연결될 수 있도록, 인터포저 기판(100)의 상면(101) 상에 위치할 수 있다. 예컨대, 제 1 영역(R1)에서 제 2 도전막(36)의 최상부 표면, 절연막(30)의 최상부 표면 및 제 1 도전막(32)의 최상부 표면들은 공면을 이룰 수 있다. 본 실시예에 따르면, 제 2 영역(R2)에서 절연막(30)의 최상부 표면 및 제 1 도전막(32)의 최상부 표면들은 공면을 이룰 수 있다.
상술한 공정들에 따라 인터포저 기판(100) 내에 관통 전극(70) 및 정렬키 구조체(80)가 형성될 수 있다. 관통 전극(70)은 절연막(30) 상에 형성된 제 1 도전막(32) 및 제 1 도전막(32) 상에 형성된 제 2 도전막(36)을 포함할 수 있다. 본 실시예에서, 정렬키 구조체(80)는 제 2 개구부(20), 제 2 개구부(20)의 적어도 일부를 채우는 절연막(30) 및 제 2 개구부(20)의 나머지 일부를 채우는 제 1 도전막(32)을 포함할 수 있다.
상술한 바와 달리, 제 2 개구부(20)의 폭에 따라, 정렬키 구조체(80)의 구성은 달라질 수 있다. 이에 대해, 도 12 내지 도 15를 참조하여 상세히 설명한다. 설명의 간소화를 위해 차이점을 중심으로 설명한다.
먼저 도 12를 참조하면, 도 9의 결과물 상에 절연막(30), 제 1 도전막(32) 및 제 2 도전막(36)이 차례로 형성될 수 있다. 제 1 영역(R1)에서, 절연막(30) 및 제 1 도전막(32)은 제 1 개구부(10)의 일부를 채우고, 제 2 도전막(36)은 절연막(30) 및 제 1 도전막(32)이 형성된 제 1 개구부(10)의 잔부를 전부 채우도록 형성될 수 있다. 유사하게, 제 2 영역(R2)에서, 절연막(30) 및 제 1 도전막(32)은 제 2 개구부(20)의 일부를 채우고, 제 2 도전막(36)은 절연막(30) 및 제 1 도전막(32)이 형성된 제 2 개구부(20)의 잔부를 전부 채우도록 형성될 수 있다.
도 13을 참조하면, 인터포저 기판(100) 상에 연마공정이 수행되어 절연막(30)의 상면이 노출될 수 있다. 결과적으로, 정렬키 구조체(80)는 제 2 개구부(20), 제 2 개구부(20)의 적어도 일부를 채우는 절연막(30), 제 2 개구부(20)의 적어도 일부를 채우는 제 1 도전막(32) 및 제 2 개구부(20)의 나머지 일부를 전부 채우는 제 2 도전막(36)을 포함할 수 있다. 본 실시예에 따르면, 제 2 영역(R2)에서 절연막(30)의 최상부 표면, 제 1 도전막(32)의 최상부 표면 및 제 2 도전막(36)의 최상부 표면들은 공면을 이룰 수 있다.
다른 실시예에 따르면, 도 14 및 도 15에 도시된 바와 같이, 제 2 영역(R2)에서, 절연막(30)은 제 2 개구부(20)를 완전히 채우도록 형성될 수 있으며, 절연막(30) 상에 제 1 도전막(32) 및 제 2 도전막(36)이 차례로 형성될 수 있다. 본 실시예에서, 제 2 개구부(20)의 폭은 절연막(30)의 두께의 두배 보다 작을 수 있다. 이 후, 연마공정이 수행되어 절연막(30)의 상면이 노출될 수 있다. 결과적으로, 본 실시예에서, 정렬키 구조체(80)는 제 2 개구부(20) 및 제 2 개구부(20) 내부를 채우는 절연막(30)을 포함할 수 있다.
계속해서, 도 5 및 도 16을 참조하면, 도 11의 결과물 상에 배선층(130)을 형성할 수 있다. 배선층(130)은 층간 절연막(138)과 층간 절연막(138) 내부에 위치한 배선패턴들(136), 하부패드들(132) 및 상부패드들(134)을 포함할 수 있다.
층간 절연막(138)은 예컨대, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다. 배선패턴들(136)은 금속을 포함할 수 있고, 제 2 도전막(36)과 동일한 물질을 포함할 수 있다.
하부패드들(132), 상부패드들(134) 및 배선패턴들(136)은 제 1 영역(R1) 상에 선택적으로 배치될 수 있다. 하부패드들(132)은 관통 전극(70)과 전기적 및/또는 물리적으로 연결될 수 있다. 배선패턴들(136)은 하부패드들(132)과 전기적 및/또는 물리적으로 연결될 수 있다. 상부패드들(134)은 배선패턴들(136)과 전기적 및/또는 물리적으로 연결될 수 있다.
상부패드들(134) 및 하부패드들(132)은 도전성 물질을 포함할 수 있다. 예컨대 상부패드들(134) 및 하부패드들(132)은 배선패턴들(136)과 동일한 물질을 포함할 수 있다.
상부패드들(134)의 적어도 일부는 하부패드들(132)에 비하여 작은 크기를 가지도록 형성될 수 있다. 하부패드들(132)은 상부패드들(134)에 비하여 밀집되어 배치되거나 및/또는 관통 전극(70)들 비하여 밀집되어 배치될 수 있다. 예를 들어, 상부패드들(134)의 사이의 간격(d1)은 하부패드들(132) 사이의 간격(d2)에 비하여 작을 수 있고, 또한 상부패드들(134) 사이의간격(d1)은 관통 전극(70)들 사이의 간격(d3)에 비하여 작을 수 있다. 이러한 경우 배선패턴들(136)은 재배선 패턴으로 기능할 수 있다.
도 5 및 도 17을 참조하면, 인터포저 기판(100)을 박형화하고, 인터포저 하부 패드들(112)을 형성할 수 있다. 인터포저 기판(100)을 박형화하여 관통 전극(70)를 노출시킬 수 있다. 구체적으로, 인터포저 기판(100)의 하부의 일부 제거하여 절연막(30)의 일부, 제 1 도전막(32)의 일부 및 제 2 도전막(36)의 일부를 노출시킬 수 있다. 절연막(30), 제 1 도전막(32) 및 제 2 도전막(36)의 최하부 표면들은 인터포저 기판(100)의 하면 상에서 공면을 이룰 수 있다.
노출된 관통 전극(70)의 하면 상에 인터포저 하부 패드들(112)을 형성할 수 있다. 관통 전극(70) 및 인터포저 하부 패드들(112)은 서로 전기적 및/또는 물리적으로 연결될 수 있다.
인터포저 기판(100)상에 다이싱 공정을 수행하여 다수의 인터포저(200)를 형성할 수 있다. 다이싱 공정에 따라, 인터포저 기판(100)의 제 2 영역(R2)의 일부 또는 전부가 제거될 수 있다. 정렬키 구조체(80)는 커팅공정에 따라 제거될 수 있다. 그러나 본 발명의 실시예들이 이에 한정되는 것은 아니며, 정렬키 구조체(80)의 일부 또는 전부는 제거되지 않을 수 있다.
다시 도 4를 참조하여, 본 발명의 실시예들 따른 인터포저를 포함하는 반도체 패키지의 제조 방법에 대해 설명한다.
도 4를 참조하면, 인터포저가(200) 제공될 수 있다. 인터포저(200)는 도 6 내지 도 17을 참조하여 설명한 바와 동일, 유사한 방법으로 형성될 수 있으므로, 이에 대한 상세한 설명은 생략한다.
인터포저(200)의 상면 상에 반도체 칩(210)을 부착할 수 있다. 상부 연결 부재들(204)이 인터포저(200)의 상부패드들(134) 및 반도체 칩(210) 사이에 개재될 수 있다. 상부 연결 부재들(204)은 열압착 공정 및/또는 리플로우 공정을 이용하여 인터포저(200)의 상부패드들(134) 및 반도체 칩(210)들의 하부에 부착될 수 있다. 인터포저(200)와 반도체 칩(210)들은 상부 연결 부재들(204)을 통하여 전기적으로 연결될 수 있다.
인터포저(200)의 하면 상에 하부 기저기판(190)을 부착할 수 있다. 하부 기저기판(190)의 상면에는 제 1 패드들(192)이 위치할 수 있고, 하부 기저기판(190)의 하면에는 제 2 패드들(194)이 위치할 수 있다. 제 1 패드들(192) 및 제 2 패드들(194)은 전기적으로 연결될 수 있다. 하부 기저기판(190)의 하면에는 외부 연결 부재들(196)이 부착될 수 있다. 외부 연결 부재들(196)은 제 2 패드들(194)과 전기적으로 및/또는 물리적으로 연결되도록 배치될 수 있다.
하부 연결 부재들(202)이 하부 기저기판(190)의 제 1 패드들(192) 및 인터포저(200)의 인터포저 하부 패드들(112) 사이에 개재될 수 있다. 하부 연결 부재들(202)은 열압착 공정 및/또는 리플로우 공정을 이용하여 하부 기저기판(190)의 제 1 패드들(192) 및 인터포저(200)의 인터포저 하부 패드들(112)에 부착될 수 있다. 하부 기저기판(190)과 인터포저(200)는 하부 연결 부재들(202)을 통하여 전기적으로 연결될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 전극영역 및 스크라이브 라인 영역을 포함하는 인터포저 기판의 상면 상에, 상기 상면과 접하도록 포토레지스트 패턴을 직접 형성하는 것;
    상기 포토레지스트 패턴을 식각 마스크로 상기 인터포저 기판을 식각하여, 상기 전극영역 및 상기 스크라이브 라인 영역 내에 제 1 개구부 및 제 2 개구부를 각각 형성하는 것; 및
    상기 인터포저 기판의 상기 상면 상에 절연막 및 도전막을 차례로 형성하는 것을 포함하되,
    상기 제 2 개구부는 상기 제 1 개구부보다 작은 폭을 갖고,
    상기 절연막은 상기 인터포터 기판의 상기 상면, 상기 제1 개구부의 내면 및 상기 제 2 개구부의 내면과 직접 접하도록 형성되는 반도체 패키지의 제조 방법.
  2. 제 1 항에 있어서,
    상기 포토레지스트 패턴은, 상기 제 1 개구부가 형성되는 상기 전극영역의 일부를 노출하는 제 3 개구부 및 상기 제 2 개구부가 형성되는 상기 스크라이브 영역의 일부를 노출하는 제 4 개구부를 포함하되,
    상기 제 4 개구부는 상기 제 3 개구부보다 작은 폭을 갖는 반도체 패키지의 제조 방법.
  3. 제 1 항에 있어서,
    상기 도전막은 상기 절연막 상에 차례로 형성되는 제 1 도전막 및 제 2 도전막을 포함하되,
    상기 전극영역 상에서, 상기 절연막 및 상기 제 1 도전막은 상기 제 1 개구부의 일부를 채우고, 상기 제 2 도전막은 상기 절연막 및 상기 제 1 도전막이 형성된 상기 제 1 개구부의 잔부를 전부 채우도록 형성되는 반도체 패키지의 제조 방법.
  4. 제 3 항에 있어서,
    상기 스크라이브 영역 상에서, 상기 절연막은 상기 제 2 개구부를 전부 채우도록 형성되는 반도체 패키지의 제조 방법.
  5. 제 3 항에 있어서,
    상기 스크라이브 영역 상에서, 상기 절연막은 상기 제 2 개구부의 일부를 채우고, 상기 제 1 도전막은 상기 절연막이 형성된 상기 제 2 개구부의 잔부를 전부 채우도록 형성되는 반도체 패키지의 제조 방법.
  6. 제 3 항에 있어서,
    상기 스크라이브 영역 상에서, 상기 절연막 및 상기 제 1 도전막은 상기 제 2 개구부의 일부를 채우고, 상기 제 2 도전막은 상기 절연막 및 상기 제 1 도전막이 형성된 상기 제 2 개구부의 잔부를 전부 채우도록 형성되는 반도체 패키지의 제조 방법.
  7. 제 1 항에 있어서,
    상기 제 1 개구부 내의 상기 제 1 도전막 및 상기 제 2 도전막은 관통 전극이고,
    상기 반도체 패키지의 제조 방법은,
    상기 인터포저 기판의 상기 상면 상에 상기 관통 전극과 전기적으로 연결되는 배선층을 형성하는 것;
    상기 상면에 대향하는 상기 인터포저 기판의 하면을 부분적으로 제거하여 상기 관통 전극을 노출하는 것;
    상기 스크라이브 라인을 영역을 다이싱 하여 상기 관통 전극을 포함하는 인터포저를 형성하는 것; 및
    상기 인터포저의 상면 상에 상기 배선층과 전기적으로 연결되는 반도체칩을 부착하는 것을 더 포함하는 반도체 패키지의 제조 방법.
  8. 제 1 영역 및 제 2 영역을 포함하는 인터포저 기판 내에 관통 전극 및 정렬키 구조체를 각각 형성하는 것을 포함하되,
    상기 관통 전극 및 정렬키 구조체를 각각 형성하는 것은:
    상기 인터포저 기판의 일면 상에, 상기 일면과 접하는 포토레지스트 패턴을 형성하는 것;
    상기 포토레지스크 패턴을 식각마스크로 상기 인터포저 기판을 식각하여, 상기 관통 전극이 배치되는 제 1 개구부, 및 상기 정렬키 구조체가 배치되는 제 2 개구부를 형성하는 것; 및
    상기 인터포저 기판의 상기 일면 상에 절연막, 제 1 도전막 및 제2 도전막을 차례로 형성하는 것을 포함하고,
    상기 절연막은 상기 인터포터 기판의 상기 일면, 상기 제1 개구부의 내면 및 상기 제2 개구부의 내면과 직접 접하도록 형성되는 인터포저의 제조 방법.
  9. 제 8 항에 있어서,
    상기 제 1 개구부의 폭은 상기 제 2 개구부의 폭보다 크고,
    상기 제 1 개구부의 깊이는 상기 제 2 개구부의 깊이보다 큰 인터포저의 제조 방법.
  10. 제 8 항에 있어서,
    상기 제 1 영역은 복수 개로 제공되고, 상기 복수 개의 제 1 영역들은 상기 제 2 영역에 의해 서로 격리되되,
    상기 인터포저의 제조 방법은,
    상기 인터포저 기판의 상기 일면 상에 상기 관통 전극과 전기적으로 연결되는 배선층을 형성하는 것;
    상기 일면에 대향하는 상기 인터포저 기판의 타면을 부분적으로 제거하여 상기 관통 전극을 노출하는 것; 및
    상기 제2 영역을 다이싱 하여 상기 제 1 영역들을 분리하는 것을 더 포함하는 인터포저의 제조 방법.
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