KR20170063345A - 적층된 논리 성능 향상을 위한 구조체 - Google Patents

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KR20170063345A
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밍펭 카오
둔니안 야웅
순잉 후앙
젠쳉 류
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    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13116—Lead [Pb] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13183—Rhenium [Re] as principal constituent
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
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Abstract

일부 실시예에서, 본 개시는 금속 상호연결층과 후면 전도성 본드 패드 사이에 직접 물리적 연결부를 갖는 후면 관통 실리콘 비아(back-side through-silicon-via; BTSV)를 갖는 집적 칩(integrated chip; IC)에 대한 것이다. IC는 기판의 전면 상에 배치된 레벨간 유전(inter-level dielectric) 구조체 내에 배열된 금속 상호연결층들을 가진다. 유전층은 기판의 후면을 따라 배열되고, 전도성 본드 패드는 유전층 위에 배열된다. BSTV는 금속 상호연결층들 중 하나로부터 기판 및 유전층을 통해 전도성 본드 패드까지 연장된다. 전도성 범프는, BTSV 위로부터 전도성 범프 아래까지 연장되는 실질적으로 평면의 하부 표면을 갖는, 전도성 본드 패드 상으로 배열된다. 전도성 본드 패드를 BTSV에 직접 연결시키는 것은 전도성 본드 패드의 크기를 감소시키고, 이에 따라 전도성 본드 패드의 라우팅 능력을 향상시킨다.

Description

적층된 논리 성능 향상을 위한 구조체{STRUCTURE FOR STACKED LOGIC PERFORAMANCE IMPROVEMENT}
본 출원은 그 내용이 참조로 그 전체가 포함된, 2015년 11월 30일에 출원된 미국 특허 가출원 제62/260,808호에 대한 우선권을 주장한다.
현대의 집적 칩은 반도체 기판(예를 들어, 실리콘 웨이퍼) 내에 배열되는 수백만 개 또는 수십억 개의 반도체 장치들을 포함한다. 반도체 장치는, 복수의 금속 상호연결층들(예컨대, 와이어들 및 비아들)을 포함하는 상부의 BEOL(back-end-of-the-line) 금속화 스택에 연결된다. 복수의 금속 상호연결층들은, 반도체 장치들을 서로 그리고 외부 컴포넌트들에 전기적으로 연결시킨다. 종종, 금속 상호연결층은 BEOL 금속화 스택 위에 위치한 본드 패드에서 종결된다. 본드 패드는, 집적 칩으로부터 외부 컴포넌트(예컨대, 집적 칩 패키지)까지 전도성 연결부를 제공하는 금속의 두꺼운 층을 포함한다.
일부 실시예에서, 본 개시는 금속 상호연결층과 후면 전도성 본드 패드 사이에 직접 물리적 연결부를 갖는 후면 관통 실리콘 비아(back-side through-silicon-via; BTSV)를 갖는 집적 칩(integrated chip; IC)에 대한 것이다. IC는 기판의 전면 상에 배치된 레벨간 유전(inter-level dielectric) 구조체 내에 배열된 금속 상호연결층들을 가진다. 유전층은 기판의 후면을 따라 배열되고, 전도성 본드 패드는 유전층 위에 배열된다. BSTV는 금속 상호연결층들 중 하나로부터 기판 및 유전층을 통해 전도성 본드 패드까지 연장된다. 전도성 범프는, BTSV 위로부터 전도성 범프 아래까지 연장되는 실질적으로 평면의 하부 표면을 갖는, 전도성 본드 패드 상으로 배열된다. 전도성 본드 패드를 BTSV에 직접 연결시키는 것은 전도성 본드 패드의 크기를 감소시키고, 이에 따라 전도성 본드 패드의 라우팅 능력을 향상시킨다.
본 발명 개시의 양상은 첨부한 도면과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 특징부들은 실제 크기대로 도시되지 않는 것을 주목해야 한다. 사실상, 다양한 특징부들의 치수는 논의의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1은 후면 본드 패드를 구비한 집적 칩의 일부 실시예를 예증한다.
도 2는 후면 본드 패드를 구비한 집적 칩의 일부 추가적인 실시예를 예증한다.
도 3은 후면 기판 관통 비아(back-side through substrate via; BTSV)에 연결된 전도성 본드 패드의 일부 실시예를 예증한다.
도 4는 후면 본드 패드를 구비한 3차원 집적 칩(three-dimensional integrated chip; 3DIC)의 일부 실시예를 예증한다.
도 5 내지 15는 후면 본드 패드를 구비한 집적 칩을 형성하는 방법을 도시한 단면도의 일부 실시예를 예증한다.
도 16은 집적된 후면 본드 패드를 구비한 집적 칩을 형성하는 방법의 일부 실시예의 흐름도를 예증한다.
하기의 개시는 제공되는 청구 대상의 상이한 특징부들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 장치들의 특정 예시는 본 발명을 단순화시키기 위해 이하에서 설명된다. 물론, 이것들은 단지 예시이고, 제한하는 것으로 의도되지 않는다. 예를 들면, 이하의 설명에서 제2 특징부 위에 또는 제2 특징부 상에 제1 특징부의 형성은, 제1 및 제2 특징부들이 직접 접촉해서 형성되는 실시예를 포함하고, 추가적인 특징부가 제1 및 제2 특징부 사이에 형성될 수 있어서 제1 및 제2 특징부가 직접 접촉될 수 없는 실시예를 또한 포함할 수 있다. 또한, 본 발명 개시는 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에", "더 낮은", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 예증되는 바와 같이 하나의 요소 또는 특징부와 다른 요소(들) 또는 특징부(들)간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로, 사용 또는 동작 중인 장치의 상이한 방위들을 포괄하도록 의도된다. 장치는 이와는 다르게 지향될(90도 또는 다른 방위로 회전됨) 수 있고, 본 명세서에서 이용되는 공간적으로 상대적인 설명자는 이에 따라 마찬가지로 해석될 수 있다.
집적 칩(integrated chip; IC) 내의 반도체 장치는, 복수의 금속 상호연결층들(예컨대, 와이어 및 비아)을 포함하는 BEOL 금속화 스택을 경유해 외부 회로(예컨대, 패키지 기판)에 연결된다. 금속 상호연결층들은 통상적으로, 반도체 기판으로부터의 거리가 증가함에 따라 크기가 증가한다. 예를 들면, 비교적 작은 크기를 갖는 국부 상호연결 와이어는, 반도체 기판 내의 반도체 장치를 더 큰 상호연결 와이어에 연결시킨다. 더 큰 상호연결 와이어는, IC를 외부 회로에 연결시키는, BEOL 금속화 스택의 상부 표면을 따라 배열된, 전도성 본드 패드에 더 연결된다.
전도성 본드 패드는, 점점 더 전도성 본드 패드와 패키지 기판(예컨대, 인쇄 회로 기판) 사이에 직접 전기적 접촉을 수립하도록 솔더 범프를 활용하는, 플립칩 패키지를 경유해 외부 회로에 연결된다. 플립칩 패키지를 구비한 IC는, 하부의 최종(즉, 상단) 금속 상호연결층으로 연장되는 복수의 개구들을 포함하는 패시베이션층을 포함한다. 재분배층(redistribution layers; RDL)은 패시베이션층 상에 배치된다. RDL은, 패시베이션층 내의 개구를 통해 최종 금속 상호연결층으로부터 횡방향 컴포넌트까지 연장되는 수직 컴포넌트(즉, 재배선 비아(즉, redistribution via; RV))를 포함할 수 있다. 횡방향 컴포넌트는, 최종 금속 상호연결층으로부터의 전기 신호를, 패시베이션층 상에 배열된 폴리이미드 패드 위에 놓인 전도성 본드 패드에 재분배시켜서 상이한 패키징 옵션들과의 호환성을 가능케 한다. UBM(Under-Bump Metallurgies)층은 전도성 본드 패드 상으로 배열되고, 전도성 본드 패드와 솔더 범프 사이에서 솔더러블 계면(solderable interface)으로서 기능한다. RDL이 다양한 상이한 본드 패드 구성들을 가능케하는 한편, RV는 제한된 라우팅 능력을 구비한 큰 전도성 본드 패드를 초래하는 큰 크기(예컨대, 3 um보다 큼)를 가진다.
본 개시는 금속 상호연결층과 후면 전도성 본드 패드 사이의 직접 물리적 연결부를 갖는 후면 관통 실리콘 비아(back-side through-silicon-via; BTSV)를 갖는 집적 칩(IC)과, 이를 형성하는 방법에 대한 것이다. 일부 실시예에서, 집적 칩은, 기판의 전면 상으로 배치되는 레벨간 유전(inter-level dielectric; ILD) 구조체 내에 배열되는 복수의 금속 상호연결층들을 가진다. 유전층은 기판의 후면을 따라 배열되고, 전도성 본드 패드는 유전층 위에 배열된다. 후면 기판 관통 비아(BSTV)는 금속 상호연결층들 중 하나로부터 기판 및 유전층을 관통해 전도성 본드 패드까지 연장된다. 전도성 범프는, BTSV 위로부터 전도성 범프 아래까지 연장되는 실질적으로 평면인 하부 표면을 갖는, 전도성 본드 패드 상으로 배열된다. TSV에 직접적으로 연결되는 전도성 본드 패드를 사용함으로써, 전도성 본드 패드의 크기가 감소됨으로써 전도성 본드 패드의 라우팅 능력을 향상시킬 수 있다.
도 1은 후면 본드 패드를 구비한 집적 칩(100)의 일부 실시예를 예증한다.
집적 칩(100)은, 전면(102f) 및 후면(102b)을 갖는 반도체 기판(102)을 포함한다. 복수의 반도체 장치들(104)(예컨대, 트랜지스터 장치들)은 반도체 기판(102)의 전면(102f)을 따라 배열된다. BEOL 금속화 스택은, 반도체 기판(102)의 전면(102f) 위에 배열되고, 레벨간 유전체(ILD) 구조체(108) 내에 배열되는 복수의 금속 상호연결층들(106)을 포함한다. 복수의 금속 상호연결층들(106)은, 복수의 반도체 장치들(104)에 전기적으로 연결되고, 반도체 기판(102)의 전면(102f)으로부터의 거리가 증가함에 따라 크기가 (예컨대, 얇은 ‘M1’층으로부터 더 두꺼운 ‘Mx’층으로, 여기서 x> 1) 증가할 수 있다.
전도성 본드 패드(112)는 반도체 기판(102)의 후면(102b)을 따라 배열된다. 전도성 본드 패드(112)는, 반도체 기판(102)을 향하는 전면(112f)과 반도체 기판(102)을 등지는 후면(112b)을 가진다. 전도성 본드 패드(112)의 전면(112f)은 하나 이상의 유전층(114)에 의해 반도체 기판(102)으로부터 분리되고, 하나 이상의 유전층들(114)과의 계면을 따라 연장되는 평면의 표면을 포함할 수 있다.
후면 기판 관통 비아(BTSV)(110)는, 반도체 기판(102)을 관통해, BEOL 금속화 스택 내의 금속 상호연결층(106)으로부터 전도성 본드 패드(112)의 전면(112f)까지 연장된다. BTSV(110)는, 하나 이상의 유전층(114)을 관통해 반도체 기판(102)의 후면(102b)으로부터 바깥쪽으로 돌출한다. BTSV(110)는, BEOL 금속화 스택의 상단 금속 상호연결층 아래에 배열되는, 얇은 금속 상호연결층(즉, 반도체 기판(102)으로부터 가장 멀리 떨어져 있는 층)에 BTSV(110)가 연결되게 하는 비교적 작은 크기(예컨대, 약 2.5 um 이하임)를 가진다.
전도성 본드 패드(112)의 후면(112b)은 패시베이션층(116)에 의해 덮여 있다. UBM(under bump metallurgy)층(118)은, 패시베이션층(116) 내의 개구를 관통해 연장되어, 전도성 본드 패드(112)의 후면(112b)을 접촉하게 된다. 일부 실시예에서, UNM층(118)은 또한, 패시베이션층(116)의 상부 표면을 따라 연장될 수 있다. 전도성 범프(120)는, UBM층(118)에 의해 패시베이션층(116)으로부터 분리되는 위치에서 UBM층(118) 내에 배열된다. 전도성 범프(120)는, 반도체 장치(104)와 외부 장치(예컨대, PCB, 다른 집적 칩 등)사이에 전기적 연결부를 제공하도록 구성된다. 일부 실시예에서, UBM층(118)은, BTSV(110)로부터 횡방향으로 오프셋되는 위치에서 전도성 본드 패드(112) 위에 배열된다.
BTSV(110)를 금속 상호연결층(106)과, 전도성 본드 패드(112)의 전면(112f) 사이에 직접 연결시킴으로써, (예컨대, 재분배층이 사용되지 않으므로) 전도성 본드 패드(112)의 폭이 감소될 수 있다. 전도성 본드 패드(112)의 폭을 감소시키는 것은, 전도성 본드 패드(112)의 라우팅의 증가된 유연성을 가능케 하고, (예컨대, 반도체 장치(104)와 전도성 본드 패드(112) 사이의 더 짧은 경로 때문에) 성능을 향상시킨다.
도 2는 후면 본드 패드를 구비한 집적 칩(200)의 일부 대안적인 실시예를 예증한다.
집적 칩(200)은 반도체 기판(102)과 상부 BEOL 금속화 스택을 포함한다. 일부 실시예에서, 반도체 기판(102)은 대략 1 um 내지 대략 10 um 사이의 두께 t를 가진다. 복수의 반도체 장치들(104)은 반도체 기판(102)의 전면(102f) 내에 배열될 수 있다.
BEOL 금속화 스택은, 레벨간 유전(inter-level dielectric; ILD) 구조체(108) 내에 배열된 복수의 금속 상호연결층들을 포함한다. 일부 실시예에서, 복수의 금속 상호연결층들은, 복수의 접촉부들(109a) 및/또는 금속 비아들(109b, 109c) 사이에 배치된 복수의 금속 와이어들(107a 내지 107c)을 포함할 수 있다. 복수의 금속 상호연결 와이어들은, 얇은 제1 금속 와이어들(107a)로부터, 얇은 제1 금속 와이어들(107a)에 의해 반도체 기판(102)으로부터 분리되는, 더 두꺼운 금속 와이어들(107b 및/또는 107c)까지 크기가 증가할 수 있다. 일부 실시예에서, 제1 금속 와이어(107a)는 대략 70 nm보다 작은 두께를 가질 수 있다. 일부 다른 실시예에서, 제1 금속 와이어(107a)는 대략 30 nm보다 작은 두께를 가질 수 있다. 다양한 실시예에서, 복수의 금속 상호연결층들은, 구리, 알루미늄, 텅스텐, 또는 이 물질들의 조합과 같은 전도성 물질을 포함할 수 있다. 다양한 실시예에서, ILD 구조체(108)는, 산화물, 초저-k 유전 물질, 또는 로우-k 유전 물질(예컨대, SiCO) 중 하나 이상을 포함할 수 있다.
하이-k 유전층(202)은 반도체 기판(102)의 후면(102b) 상으로 배열된다. 반도체 장치(102)의 후면(102b)이 처리 동안에 시닝(thinning)된 후에, 하이-k 유전층(202)은 반도체 장치(102)의 후면(102b)의 거칠기를 감소시키도록 구성된다. 반도체 기판(102)의 후면(102b)의 거칠기를 감소시킴으로써, 장치 누설이 감소된다. 하이-k 유전층(202)은, 반도체 기판(102)을 등지는 대향측부 상에서보다 반도체 기판(102)을 향하는 측부 상에서 더 거칠다(예컨대, 수직 위치에서 더 큰 변화를 가짐). 다양한 실시예에서, 하이-k 유전층(202)은 하나 이상의 다중층들을 포함할 수 있다. 일부 실시예에서, 하이-k 유전층(202)은 대략 10 옹스트롬 내지 대략 1,000 옹스트롬의 범위를 갖는 두께 t2를 가진다. 일부 실시예에서, 하이-k 유전층(202)은 예를 들면, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O5), 티타늄 산화물(TiO2), 지르코늄 산화물(ZrO2), 하프늄 산화물(HfO), 하프늄 실리콘 산화물(HfSiO), 하프늄 알루미늄 산화물(HfAlO), 및/또는 하프늄 탄탈륨 산화물(HfTaO)을 포함할 수 있다.
유전체층(204)은 하이-k 유전층(202) 위에 배열된다. 다양한 실시예에서, 유전층(204)은 산화물(예컨대, SiO2)을 포함할 수 있다. 일부 실시예에서, 버퍼층(206)이 유전층(204) 위에 배열될 수 있다. 버퍼층(206)은 질화물(예컨대, SiN, Si3N4)을 포함할 수 있다. 전도성 본드 패드(112)는 유전층(204) 및/또는 버퍼층(206) 위에 배열된다. 전도성 본드 패드(112)는 유전층(204) 및/또는 버퍼층(206)의 상부 표면을 따라 배열된 평면 구조체를 포함한다. 일부 실시예에서, 전도성 본드 패드(112)는 예를 들면 알루미늄을 포함할 수 있다.
후면 기판 관통 비아(BTSV)(110)는, BEOL 금속화 스택으로부터, 반도체 기판(102), 하이-k 유전층(202), 유전층(204), 및 버퍼층(206)을 관통해, 전도성 본드 패드(112)의 전면(112f)까지 연장된다. 일부 실시예에서, BTSV(110)는 전도성 본드 패드(112)와 얇은 제1 금속 와이어(107a)(예컨대, 반도체 기판(102)의 전면(102f)에 가장 근접한 ‘M1’층) 사이에 연결될 수 있다. 일부 실시예에서, BTSV(110)는, 유전층(204) 또는 버퍼층(206)의 상부 표면과 공면인 상부 표면을 가질 수 있다. 일부 실시예에서, BTSV(110)는, 얇은 제1 금속 와이어(107a)와 전도성 본드 패드(112) 사이에 연장되는 테이퍼링된 측벽을 가질 수 있다. 일부 실시예에서, 테이퍼링된 측벽은, 반도체 기판(102)과 하이-k 유전층(202) 사이에서 전이되는 (예컨대, 상수 기울기를 갖는) 평활 표면(smooth surface)을 가질 수 있다. 테이퍼링된 측벽은, BTSV(110)의 폭이 반도체 기판(102)의 전면(102f)으로부터 반도체 기판(102)의 후면까지 증가되게 한다. 다양한 실시예에서, BTSV(110)는 구리, 알루미늄, 텅스턴, 또는 유사한 물질을 포함할 수 있다.
일부 실시예에서, BTSV 라이너(208)는 BTSV(110)의 측벽을 따라 배열된다. BTSV 라이너(208)는 BTSV(110)을 반도체 기판(102)으로부터 분리시킨다. 다양한 실시예에서, BTSV 라이너(208)는 예를 들면, 산화물 또는 실리콘 질화물을 포함할 수 있다. 일부 실시예에서, BTSV 라이너(208)는 또한, 하이-k 유전층(202), 유전층(204), 및 버퍼층(206)의 측벽을 따라 연장될 수 있다.
하나 이상의 패시베이션층(210과 212)은 전도성 본드 패드(112) 위에 배열될 수 있다. 하나 이상의 패시베이션층들(210과 212)은, 전도성 본드 패드(112) 위에서, 그리고 전도성 본드 패드(112)의 측벽을 따라 연장된다. 일부 실시예에서, 패시베이션층은 유전층(210)과 폴리이미드층(212)을 포함할 수 있다. UBM(under-bump metallurgy)층(118)은 전도성 본드 패드(112)의 상부 표면 상에 배열되고, 폴리이미드층(212) 내의 개구의 내부를 라이닝한다. UBM층(118)은, 확산층, 장벽층, 웨팅(wetting)층, 및/또는 내산화층으로서 기능하는 상이한 금속층들(118a 및 118b)의 적층을 포함할 수 있다. 일부 실시예에서, UBM층(118)은 구리, 구리 합금, 알루미늄, 알루미늄 합금 등을 포함할 수 있다. 다양한 실시예에서, 전도성 본드 패드(112)는 유전층(204), 및/또는 BTSV(110)와 UBM층(118) 사이의 버퍼층(206)에 인접한 평면 하부 표면을 가진다. 일부 실시예에서, UBM층(118)은 또한, 폴리이미드층(212)의 상부 표면을 따라 더 연장될 수 있다.
전도성 범프(120)는 UBM층(118) 상에 배열된다. 일부 실시예에서, 전도성 범프(120)는, 솔더 범프, 구리 범프, 니켈(Ni) 또는 금(Au)을 포함하는 금속 범프, 또는 이 물질들의 조합이다. 일부 실시예에서, 전도성 범프(120)는, 솔더 볼을 UBM층(118) 상에 배치시키고 그런 다음 솔더 볼을 리플로우잉함으로써 형성된 솔더 범프이다. 일부 실시예에서, 솔더 범프는, 무연 프리-솔더층(lead-free pre-solder layer), SnAg, 또는 주석, 납, 은, 구리, 니켈, 비스무트, 또는 이 물질들의 조합의 합금을 포함하는 솔더 물질을 포함한다.
도 3은, 전도성 본드 패드에 직접 접촉하는 BTSV의 일부 실시예의 평면도(300)를 예증한다.
평면도(300)에서 도시된 바와 같이, BTSV(110)는 전도성 본드 패드(112)의 제1 단부에 접촉한다. 일부 실시예들에서, BTSV(110)는 원형 단면을 가질 수 있다. 다른 실시예에서, BTSV(110)는 대안적인 형태를 가진 단면을 가질 수 있다. UBM층(118)은 BTSV(110)로부터 횡방향으로 오프셋된 위치에서 전도성 본드 패드(112)의 제2 단부를 접촉한다. 일부 실시예에서, BTSV(110)는 대략 0.3 um 내지 대략 5 um의 범위를 갖는 폭 w BTSV 를 가질 수 있다.
일부 실시예에서, BTSV(110)는 전도성 본드 패드(112)에 의해 덮여 있다. BTSV(110)가 전도성 본드 패드(112)에 의해 덮여 있으므로, BTSV(110)의 크기는 전도성 본드 패드(112)의 크기에 영향을 줄 수 있다. 예를 들면, 일부 이러한 실시예에서, BTSV(110)는 대략 1.5 um 이하의 폭 w BTSV 을 가질 수 있고, 전도성 본드 패드(112)는 대략 2.5 um 이하의 폭 w Pad 을 가질 수 있다. 다른 이러한 실시예에서, BTSV(110)는 대략 1 um 이하의 폭 w BTSV 을 가질 수 있고, 전도성 본드 패드(112)는 대략 2.0 um 이하의 폭 w Pad 을 가질 수 있다. 이러한 실시예에서, 대략 2.5 um 이하의 폭 w BTSV 을 가진 BTSV는, 설계상 자유와 전도성 본드 패드 라우팅을 위한 여지(room)를 제공하는, 비교적 작은 전도성 본드 패드 폭 w Pad 을 초래한다.
일부 실시예에서, 전도성 본드 패드(112)는 복수의 방향들로 연장될 수 있다. 예를 들면, 전도성 본드 패드(112)는, 제1 방향(302)과, 제1 방향(302)에 수직인 제2 방향(304)으로 연장될 수 있다. 일부 이러한 실시예에서, BTSV(110)는 제1 방향(302)으로 연장되는 전도성 본드 패드(112)의 세그먼트를 접촉할 수 있는 한편, UBM층(118)은 제2 방향(304)으로 연장되는 전도성 본드 패드(112)의 세그먼트를 접촉할 수 있다. 다른 이러한 실시예에서, BTSV(110)와 UBM층(118)은 제1 방향(302)으로 연장되는 전도성 본드 패드(112)의 세그먼트를 접촉할 수 있으며, 이 세그먼트들은 제2 방향(304)으로 연장되는 전도성 본드 패드(112)의 하나 이상의 세그먼트에 의해 분리된다.
도 4는 후면 본드 패드를 구비한 3차원 집적 칩(three-dimensional integrated chip; 3DIC)의 일부 대안적인 실시예를 예증한다.
3D-IC(400)는, 그 사이에 배치된 접착층(404)에 의해 제2 반도체 다이(402b)에 연결된 제1 반도체 다이(402a)를 포함한다. 제1 반도체 다이(402a)는 복수의 반도체 장치들(104)을 갖는 제1 반도체 기판(406a)을 포함한다. 일부 실시예에서, 복수의 반도체 장치들(104)은 격리 구조체(405)(예컨대, 쉘로우 트렌치 격리 구조체)에 의해 분리될 수 있다. 제1 복수의 금속 상호연결층들(408a)은, 제1 반도체 다이(402a) 위에 놓인 하나 이상의 ILD층을 포함하는 제1 ILD 구조체(410a) 내에 배열된다. 제2 반도체 다이(402b)는, 제2 반도체 기판(406b)과, 하나 이상의 ILD층들을 포함한 제2 ILD 구조체(410b) 내에 배열된 제2 복수의 금속 상호연결층들(408b)을 포함한다. 일부 실시예에서, 접착층(404)은 산화물층을 포함하여, 제1 반도체 다이(402a)가 산화물층들 간의 계면을 따라 제2 반도체 다이(402b)에 연결된다.
복수의 금속 상호연결층들(408)은 금속 와이어(409)와 금속 접촉부들 및/또는 비아(407)를 포함한다. 제1 복수의 금속 상호연결층들(408a)은, 얇은 금속 와이어(409a)와, 얇은 금속 와이어(409a)보다 더 큰 크기(예컨대, 폭 및/또는 높이)를 가진 두꺼운 금속 와이어(409b)를 포함한다. 두꺼운 금속 와이어(409b)는, 하나 이상의 얇은 금속 와이어(409a)에 의해 제1 반도체 기판(406a)으로부터 분리된다. 제2 복수의 금속 상호연결층들(408b)은, 얇은 금속 와이어(409a’)와, 얇은 금속 와이어(409a’)보다 더 큰 크기를 가진 두꺼운 금속층(409b’)을 또한 포함한다. 두꺼운 금속 와이어(409b’)는, 하나 이상의 얇은 금속 와이어(409a’)에 의해 제2 반도체 기판(406b)으로부터 분리된다.
비록 제1 반도체 기판(406a)과 접착층(404)이 제2 복수의 금속 상호연결층들(408b) 중 하나로 연장되지만, 관통 유전 비아(through dielectric via; TDV)(412)는 제1 복수의 금속 상호연결층들(408a)로부터 연장된다. 일부 실시예에서, TDV(412)는, 제1 복수의 금속 상호연결층들(408a) 내의 두꺼운 금속층(407b)을 제2 복수의 금속 상호연결층들(408b) 내의 두꺼운 금속층(407c’)에 연결한다.
BTSV(110)는 제2 복수의 금속 상호연결층들(408b)의 얇은 금속층(407a’)(예컨대, 두꺼운 금속층(407b’)과 제2 반도체 기판(406b) 사이에 배열된 얇은 금속층(407a’))에 연결된다. BTSV(110)는, 제2 반도체 기판(406b)을 관통해, 제2 반도체 기판(406b)의 후면을 따라 배열된 평면 전도성 본드 패드(112)까지 연장된다. 평면 전도성 본드 패드(112)는, 전도성 범프(120)에 연결되는 UBM층(118)에 더 연결된다. 일부 실시예에서, 하나보다 많은 BTSV(110)가 얇은 금속층(407a’)과 전도성 본드 패드(112) 사이에 병렬로 연결될 수 있다.
도 5 내지 15는 후면 본드 패드를 구비한 집적 칩을 형성하는 방법을 도시한 단면도들(500 내지 1500)의 일부 실시예를 예증한다.
단면도(500)에 도시된 바와 같이, 반도체 기판(502)이 제공된다. 반도체 기판(502)은, 반도체 웨이퍼 및/또는 웨이퍼 상의 하나 이상의 다이와 같은 임의의 유형의 반도체 본체(예컨대, 실리콘, SiGe, SOI)일뿐만 아니라, 임의의 다른 유형의 금속층, 장치, 반도체 및/또는 이것들과 연관된 에피택셜층 등일 수 있다. 반도체 기판(502)은, 제1 도핑 유형(예컨대, n형 도핑 또는 p형 도핑)을 갖는 본질적으로(intrinsically) 도핑된 반도체 기판을 포함할 수 있다.
복수의 반도체 장치들(104)(예컨대, 트랜지스터 장치들)은 반도체 기판(502)의 전면(102f)을 따라 형성된다. 일부 실시예에서, 복수의 반도체 장치들(104)은 반도체 기판(502) 위에 게이트 구조체를 형성함으로써 형성된다. 게이트 구조체는 반도체 기판(502) 상으로 게이트 유전층(104e)을 형성하고, 후속적으로 게이트 유전층(104e) 위에 게이트 전극층(104g)을 형성함으로써 형성될 수 있다. 게이트 유전층(104e)과 게이트 전극층(104g)은, 게이트 구조체를 형성하도록 포토리소그래피 프로세스에 따라 후속적으로 패터닝된다. 소스/드레인 영역(104s 및 104d)은 에피택셜 프로세스에 의해, 또는 예를 들어, 붕소(B) 또는 인(P)과 같은 도펀트 종(species)을 반도체 기판(502)에 선택적으로 주입하는 주입 프로세스에 의해 형성될 수 있다. 후속적으로, 도펀트 종은 고온 열 어닐링에 의해 반도체 기판(502) 내로 주입될 수 있다.
단면도(600)에 도시된 바와 같이, BEOL 금속화 스택은 반도체 기판(502)의 전면(502f) 위에 형성된다. BEOL 금속화 스택은, 반도체 기판(502)의 전면(502f) 위에 배열된 ILD 구조체(108) 내에 형성되고, 복수의 반도체 장치들(104)에 연결되는, 복수의 금속 상호연결층들(106)을 포함한다.
일부 실시예에서, BEOL 금속화 스택은, 분리된 퇴적 프로세스들을 사용해서 개별 ILD층들(108a 내지 108d)을 퇴적시킴으로써 형성된다. 비아 홀 및/또는 금속 트렌치는, 그 퇴적 후에 개별 ILD층들(108a 내지 108d) 중 하나 내로 에칭된다. 금속 상호연결층들(106)을 형성하도록, 전도성 물질(예컨대, 구리, 텅스텐, 및/또는 알루미늄)은 비아 홀 및/또는 금속 트렌치 내에 퇴적된다. 일부 실시예에서, 퇴적 프로세스는 비아 홀 내에 시드층을 형성하도록 사용될 수 있고, 비아 홀 및/또는 금속 트렌치를 채우는 두께로 금속 물질을 형성하는 후속 도금 프로세스(예컨대, 전기도금 프로세스, 무전해 도금 프로세스)에 의해 후속된다. 일부 실시예에서, 화학적 기계적 연마(chemical mechanical polishing; CMP) 프로세스가 사용되어, 개별 ILD 층들(108a 내지 108d)의 상단 표면으로부터 금속 물질의 잉여물을 제거할 수 있다. 다양한 실시예에서, 복수의 금속 상호연결층들은 이중 다마신 프로세스(도시됨) 또는 단일 다마신 프로세스(미도시됨)에 의해 형성될 수 있다.
단면도(700)에 도시된 바와 같이, 반도체 기판(502)의 두께가 감소된다. 반도체 기판(502)의 두께를 감소시키는 것은, 후속적으로 형성된(예컨대, 도 9 내지 11에서 형성된) 후면 기판 관통 비아(BTSV)가, 전도성 본드 패드의 크기를 감소시킬 수 있는 더 작은 크기(예컨대, 대략 2.5 um 이하)를 갖게 할 수 있다. 일부 실시예에서, ILD 구조체(108)는 반도체 기판(502)을 시닝(thinning)하기 전에, 접착 물질을 통해 캐리어 기판(미도시됨)에 연결될 수 있다. 캐리어 기판은 시닝 및 후속 처리 동안의 지지를 제공한다. 반도체 기판(502)은 에칭 프로세스에 의해 그리고/또는 반도체 기판(502)의 후면(502b)을 기계적으로 그라인딩함으로써 시닝될 수 있다. 일부 실시예에서, 기판 두께는, 대략 700 um의 제1 두께 t 1 에서, 대략 1 um 내지 10 um의 범위를 갖는 제2 두께 t 2 로 감소된다.
단면도(800)에 예시된 바와 같이, 하이-k 유전층(202)이 반도체 기판(102)의 후면(102b) 위에 형성된다. 다양한 실시예에서, 예를 들면, 하이-k 유전층(202)은 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O5), 티타늄 산화물(TiO2), 지르코늄 산화물(ZrO2), 및/또는 하프늄 산화물(HfO)을 포함할 수 있다. 다양한 실시예들에서, 하이-k 유전층(202)은 퇴적 프로세스(예컨대, CVD, PE-CVD, ALD, PVD 등)에 의해 형성될 수 있다. 하이-k 유전층(202)은 반도체 장치(102)의 후면(102b)의 거칠기를 감소시키며, 이에 따라 장치 누설을 향상시킨다.
유전층(204) 및/또는 버퍼층(206)은 하이-k 유전층(202) 위에 후속적으로 형성된다. 일부 실시예에서, 유전층(204)은 산화물층을 포함할 수 있고, 버퍼층(206)은 질화물층을 포함할 수 있다. 유전층(204) 및/또는 버퍼층(206)은 퇴적 프로세스(예컨대, CVD, PE-CVD, ALD, PVD 등)에 의해 형성될 수 있다.
단면도(900)에 예시된 바와 같이, BTSV 개구(902)가 형성된다. BTSV 개구(902)는, 유전층(04) 및/또는 버퍼층(206), 하이-k 유전층(202), 반도체 기판(102), 및 ILD 구조체의 일부분을 관통해, 복수의 금속 상호연결층들(106)의 얇은 제1 금속 와이어(107a)와 접촉하는 위치까지 수직으로 연장된다. 일부 실시예에서, BTSV 개구(902)는, 마스킹층(906)에 따라 기판을 에천트(904)에 선택적으로 노출시킴으로써 형성될 수 있다. 다양한 실시예에서, 마스킹층(906)은, 포토리소그래피 프로세스를 사용해 패터닝된 포토레지스트 또는 질화물(예컨대, Si3N4, SiN)을 포함할 수 있다. 다양한 실시예에서, 에천트(904)는 불소 종(예컨대, CF4, CHF3, C4F8 등)을 포함하는 에칭 화학물을 갖는 건식 에천트, 또는 습식 에천트(예컨대, 불산(HF) 또는 테트라메틸암모늄 하이드록사이드(Tetramethylammonium hydroxide; TMAH))를 포함할 수 있다.
단면도(1000)에 도시된 바와 같이, BTSV 라이너(1002)가 BTSV 개구(902) 내에 형성될 수 있다. BTSV 라이너(1002)는 BTSV 개구(902)의 하부 표면 및 측벽을 따라 연장된다. 일부 실시예에서, BTSV 라이너(1002)는 BTSV 개구(902) 내에로 한정될 수 있는 반면에, 다른 실시예에서, BTSV 라이너(1002)는 BTSV 개구(902)로부터 유전층(204) 및/또는 버퍼층(206) 위로 바깥쪽으로 연장될 수 있다. 일부 실시예들에서, BTSV 라이너(1002)는 퇴적 프로세스(예컨대, CVD, PE-CVD, ALD, PVD 등)에 의해 형성될 수 있다. 다른 실시예에서, BTSV 라이너(1002)는 열 산화 프로세스에 의해 형성될 수 있다. 이러한 실시예에서, BTSV 라이너(1002)는 유전층(204) 및/또는 버퍼층(2006) 위로 연장되지 않을 수 있다(즉, BTSV 라이너(208)는 유전층(204) 및/또는 버퍼층(206)의 상부 표면 아래에 상부 표면을 가질 수 있다). 일부 실시예에서, BTSV 라이너(1002)는 산화물(예컨대, SiO2)을 포함할 수 있다.
BTSV 개구(902)는 후속적으로 전도성 물질(1004)로 채워진다. 다양한 실시예에서, 전도성 물질(1004)은 구리, 알루미늄, 텅스텐, 또는 유사한 물질을 포함할 수 있다. 일부 실시예에서, 전도성 물질(1004)은 퇴적 프로세스에 의해 형성될 수 있다. 일부 추가적인 실시예에서, 전도성 물질(1004)은 도금 프로세스(예컨대, 전기도금 프로세스 또는 무전해 도금 프로세스)에 의해 형성될 수 있다. 전도성 물질(1004)은 BTSV 개구(902)를 채우고, 유전층(204) 및/또는 버퍼층(206)의 상부 표면 위로 연장된다.
단면도(1100)에 도시된 바와 같이, 평탄화 프로세스가 라인(1102)을 따라 수행되어, 유전층(204) 및/또는 버퍼층(206) 위에 놓인 전도성 물질(예컨대, 도 10의 1004) 및/또는 BTSV 라이너(예컨대, 도 10의 1002)를 제거하게 된다. 평탄화 프로세스는 BTSV(100)와 유전층(204) 및/또는 버퍼층(206)을 따라 연장되는 평면 표면(1104)을 형성한다. 평탄화 프로세스는, BTSV 개구(902) 내에로 BTSV(110) 및/또는 BTSV 라이너(208)를 한정시킨다. 일부 실시예에서, 평탄화 프로세스는 화학 기계적 폴리싱(chemical mechanical polishing; CMP) 프로세스를 포함할 수 있다. 다른 실시예에서, 평탄화 프로세스는 예를 들면, 에칭 프로세스 및/또는 그라인딩 프로세스를 포함할 수 있다.
단면도(1200)에 도시된 바와 같이, 전도성 본드 패드(112)가 평면 표면(1104) 상으로 형성된다. 전도성 본드 패드(112)가 BTSV(110)와 직접 접촉되게 형성되어, BTSV(110)는 전도성 본드 패드(112)와 물리적 및 전기적으로 접촉하게 된다. 전도성 본드 패드(112)는, 퇴적 프로세스 및/또는 도금 프로세스, 그리고 이에 후속되는 리소그래피 패터닝 및 에칭 프로세스에 의해 형성될 수 있다.
단면도(1300)에 도시된 바와 같이, 하나 이상의 패시베이션층(210 및 212)이 전도성 본드 패드(112) 위에 형성된다. 하나 이상의 패시베이션층들(210과 212)은, 전도성 본드 패드(112) 위로부터 유전층(204) 및/또는 버퍼층(206) 위까지 연장된다. 일부 실시예에서, 하나 이상의 패시베이션층은 유전층(210)과 폴리이미드층(212)을 포함할 수 있다. 하나 이상의 패시베이션층이 퇴적 프로세스에 의해 형성되고, 하나 이상의 패시베이션층을 관통해 전도성 본드 패드(112)의 후면(112b)으로 연장되는 UBM 개구(1302)를 형성하는 패터닝 프로세스에 의해 후속된다.
단면도(1400)에 도시된 바와 같이, UBM층(118)이 UBM 개구(1302) 내에 형성된다. UBM층(118)은, 확산층, 장벽층, 웨팅층, 및/또는 내산화층으로서 기능하는 상이한 금속층들(118a 및 118b)의 적층이다. UBM층(118)은 연속적인 퇴적 프로세스들에 의해 형성될 수 있다.
단면도(1500)에 도시된 바와 같이, 전도성 범프(120)가 UBM층(118) 상에 형성된다. 다양한 실시예에서, 전도성 범프(120)는, 솔더 범프, 구리 범프, 니켈(Ni) 또는 금(Au)을 포함하는 금속 범프, 또는 이 물질들의 조합을 포함할 수 있다. 일부 실시예에서, 집적 칩은 기판(예컨대, 인쇄 회로 기판) 또는 패키지의 납 프레임과 접촉하게 될 수 있고, 그런 다음, 솔더 볼이 리플로우잉되어 기판 또는 납 프레임과의 전기적 연결부를 형성하게 된다. 집적 칩이 기판 또는 납 프레임에 전기적으로 접촉된 후에, 캐리어 기판 및 접착층이 제거될 수 있다.
도 16은 후면 본드 패드를 구비한 집적 칩을 형성하는 방법의 일부 실시예의 흐름도를 예증한다. 상기 방법(1600)이 도 5 내지 15와 관련하여 설명되지만, 상기 방법(1600)은 이런 구조물에 제한되지 않고, 대신에 상기 구조체와는 독립적인 방법으로서 자립적일 수 있음을 인식해야 한다.
개시된 방법(1600)이 일련의 동작들 또는 이벤트들로서 예증되고 설명되는 한편, 그러한 동작들 또는 이벤트들의 예증된 순서는 제한의 의미로 해석되어서는 안 됨이 인식될 것이다. 예를 들어, 일부 동작은 상이한 순서로 그리고/또는 여기에 예증되고 그리고/또는 설명되는 것으로부터 이탈하지 않고 다른 동작이나 이벤트와 함께 발생할 수 있다. 또한, 예증된 모든 동작이 여기에서의 설명의 하나 이상의 양상이나 실시예를 구현할 것이 요구되지는 않는다. 또한, 여기서 묘사된 하나 이상의 동작은 하나 이상의 별도의 동작 및/또는 단계(phase)로 실시될 수 있다.
동작(1602)에서, 하나 이상의 반도체 장치가 반도체 기판의 전면을 따라 형성된다. 도 5는 동작(1602)에 대응하는 일부 실시예를 예증한다.
동작(1604)에서, 복수의 금속 상호연결층들은, 반도체 기판의 전면을 따라 배열된 레벨간 유전(inter-level dielectric; ILD) 구조체 내에 형성된다. 도 6은 동작(1604)에 대응하는 일부 실시예를 예증한다.
동작(1606)에서, 반도체 기판의 두께가 감소된다. 도 7은 동작(1606)에 대응하는 일부 실시예를 예증한다.
동작(1608)에서, 하이-k 유전층이 반도체 기판의 후면을 따라 형성된다. 도 8은 동작(1608)에 대응하는 일부 실시예를 예증한다.
동작(1610)에서, 유전층 및/또는 버퍼층이 하이-k 유전층 위에 형성된다. 도 8은 동작(1610)에 대응하는 일부 실시예를 예증한다.
동작(1612)에서, 후면 기판 관통 비아(BTSV) 개구가 형성된다. BTSV 개구가 유전층 및/또는 버퍼층, 하이-k 유전층, 반도체 기판, 및 ILD 구조체의 일부분을 관통해 연장된다. BTSV는, 기판과 더 두꺼운 금속 상호연결 와이어 사이에 배치되는, 얇은 금속 상호연결 와이어와 접촉할 수 있다. 도 9는 동작(1612)에 대응하는 일부 실시예를 예증한다.
동작(1641)에서, BTSV 라이너는 BTSV 개구 내에 형성될 수 있다. 도 10은 동작(1614)에 대응하는 일부 실시예를 예증한다.
동작(1616)에서, BTSV 개구는 전도성 물질로 채워진다. 도 10은 동작(1616)에 대응하는 일부 실시예를 예증한다.
동작(1618)에서, 평탄화 프로세스가 수행되어, 유전층 또는 버퍼층과 실질적으로 공면인 상부 표면을 갖는 BTSV를 형성하게 된다. 도 11은 동작(1618)에 대응하는 일부 실시예를 예증한다.
동작(1620)에서, 전도성 본드 패드는, BTSV, 유전층 또는 버퍼층의 평면 표면 상으로 형성된다. 도 12는 동작(1620)에 대응하는 일부 실시예를 예증한다.
동작(1622)에서, 하나 이상의 패시베이션층이 전도성 본드 패드와 유전층 또는 버퍼층 위에 형성된다. 도 13은 동작(1622)에 대응하는 일부 실시예를 예증한다.
동작(1624)에서, UBM층은 전도성 본드 패드와 접촉하는 위치에 패시베이션층 내의 개구 내에 형성된다. 도 14는 동작(1624)에 대응하는 일부 실시예를 예증한다.
동작(1626)에서, 전도성 범프는 UBM층 상에 형성된다. 도 15는 동작(1626)에 대응하는 일부 실시예를 예증한다.
그러므로, 본 개시는 금속 상호연결층과 후면 전도성 본드 패드 사이에 직접 물리적 연결부를 갖는 후면 관통 실리콘 비아(back-side through-silicon-via; BTSV)를 갖는 집적 칩(integrated chip; IC)에 대한 것이다.
일부 실시예에 있어서, 본 발명은 집적 칩에 관한 것이다. 집적 칩은, 기판의 전면을 따라 배치된 레벨간 유전(inter-level dielectric; ILD) 구조체 내에 배열된 복수의 금속 상호연결층들을 포함한다. 유전층은 기판의 후면을 따라 배열되고, 전도성 본드 패드는 유전층 위에 배열된다. 후면 기판 관통 비아(back-side through-substrate-via; BTSV)는, 상기 복수의 금속 상호연결층들 중 하나로부터 상기 기판 및 상기 유전층을 관통해 상기 전도성 본드 패드까지 연장된다. 전도성 범프는 전도성 본드 패드 위에 배열된다. 전도성 본드 패드는, BTSV 위로부터 전도성 범프 아래까지 연장되는 실질적으로 평면인 하부 표면을 갖는다.
다른 실시예에 있어서, 본 개시는 집적 칩에 대한 것이다. 집적 칩은, 기판의 전면을 따라 배치된 레벨간 유전(inter-level dielectric; ILD) 구조체 내에 배열된 복수의 금속 상호연결층들을 포함한다. 상기 복수의 금속 상호연결층들은, 제1 금속 상호연결 와이어와, 상기 제1 금속 상호연결 와이어에 의해 상기 기판으로부터 분리되는 더 두꺼운 제2 금속 상호연결 와이어를 포함한다. 하이-k 유전층이 기판의 후면 상으로 배열되고, 유전층은 하이-k 유전층에 의해 기판의 후면으로부터 분리된다. 전도성 본드 패드가 유전층 위에 배열된다. 후면 기판 관통 비아(BTSV)는, 와이어 금속 상호연결 층과 전도성 본드 패드 사이에 연장된다.
또 다른 실시예에 있어서, 본 개시는 집적 칩을 형성하는 방법에 대한 것이다. 본 방법은, 기판의 전면을 따라 배열된 레벨간 유전(inter-level dielectric; ILD) 구조체 내에 복수의 금속 상호연결층들을 형성하는 단계를 포함한다. 상기 복수의 금속 상호연결층들은, 제1 금속 상호연결 와이어와, 상기 제1 금속 상호연결 와이어에 의해 상기 기판으로부터 분리되는 더 두꺼운 제2 금속 상호연결 와이어를 포함한다. 본 방법은, 기판의 후면 상으로 하이-k 유전층을 형성하는 단계와, 하이-k 유전층 위에 유전층을 형성하는 단계를 더 포함한다. 본 방법은, 상기 제1 금속 상호연결 와이어와 접촉하는 위치로 연장되는 후면 기판 관통 비아(back-side through-substrate-via; BTSV) 개구를 형성하도록, 상기 유전층, 상기 하이-k 유전층, 상기 기판, 및 상기 ILD 구조체를 에칭하는 단계를 더 포함한다. 본 방법은, BTSV 개구 내에 전도성 물질을 퇴적시키는 단계와, BTSV를 형성하도록 BTSV 개구 외부의 전도성 물질을 제거하도록 평탄화 프로세스를 수행하는 단계를 더 포함한다. 본 방법은, BTSV 상으로 배치된 평면 하부 표면을 갖는 전도성 패드를 형성하는 단계를 더 포함한다.
전술된 설명은, 당업자가 본 발명 개시의 양상을 더 잘 이해할 수 있도록 다수의 실시예들의 특징을 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스와 구조체를 설계 또는 수정하기 위한 기초로서 본 발명 개시를 쉽게 이용할 수 있다는 것을 인식해야 한다. 당업자는, 이러한 등가의 구성이 본 발명 개시의 정신과 범위를 이탈하지 않고, 자신이 본 발명 개시의 정신과 범위를 이탈하지 않고 본 명세서의 다양한 변화, 대체, 및 교체를 할 수 있다는 것을 또한 인식해야 한다.

Claims (10)

  1. 집적 칩에 있어서,
    기판의 전면을 따라 배치된 레벨간 유전(inter-level dielectric; ILD) 구조체 내에 배열된 복수의 금속 상호연결층들;
    상기 기판의 후면을 따라 배열된 유전층;
    상기 유전층 위에 배열된 전도성 본드 패드;
    상기 복수의 금속 상호연결층들 중 하나로부터 상기 기판 및 상기 유전층을 관통해 상기 전도성 본드 패드까지 연장되는 후면 기판 관통 비아(back-side through-substrate-via; BTSV); 및
    상기 전도성 본드 패드 위에 배열된 전도성 범프
    를 포함하고,
    상기 전도성 본드 패드는 상기 BTSV 위로부터 상기 전도성 범프 아래까지 연장되는 평면 하부 표면을 갖는 것인, 집적 칩.
  2. 제1항에 있어서,
    상기 기판의 후면의 거칠기를 감소시키도록 구성된 하이-k 유전층을 더 포함하고, 상기 하이-k 유전층은 상기 유전층과 상기 기판 사이에 수직으로 배열되는 것인, 집적 칩.
  3. 제1항에 있어서,
    상기 BTSV는, 상기 복수의 금속 상호연결층들 중 하나와 상기 전도성 본드 패드 사이에 연속적으로 연장되는 평활(smooth) 측벽을 갖는 것인, 집적 칩.
  4. 제1항에 있어서,
    상기 복수의 금속 상호연결층들은, 제1 금속 상호연결 와이어와, 상기 제1 금속 상호연결 와이어에 의해 상기 기판으로부터 분리되는 더 두꺼운 제2 금속 상호연결 와이어를 포함하고,
    상기 BTSV는 상기 제1 금속 상호연결 와이어를 접촉하는 것인, 집적 칩.
  5. 제1항에 있어서,
    상기 유전층과 상기 전도성 본드 패드 위에 배열된 패시베이션층; 및
    상기 패시베이션층 위로부터 상기 패시베이션층 내의 개구 내에까지 연장되는 UBM(under bump metallurgy)층
    을 더 포함하고,
    상기 UBM층은 상기 전도성 본드 패드 및 상기 전도성 범프 사이에 배치되는 것인, 집적 칩.
  6. 제5항에 있어서,
    상기 전도성 본드 패드는, 제1 방향으로 연장되는 제1 세그먼트와, 상기 제1 방향에 수직인 제2 방향으로 연장되는 제2 세그먼트를 갖는 것인, 집적 칩.
  7. 제6항에 있어서,
    상기 BTSV는 상기 전도성 본드 패드의 제1 세그먼트와 접촉하고, 상기 UBM층은 상기 전도성 본드 패드의 제2 세그먼트와 접촉하는 것인, 집적 칩.
  8. 제1항에 있어서,
    상기 유전층에 의해 상기 기판으로부터 분리되는 버퍼층을 더 포함하고, 상기 BTSV는, 상기 기판을 등지는 상기 유전층의 상부 표면 또는 상기 기판을 등지는 상기 버퍼층의 상부 표면과 공면인 것인, 상기 기판을 등지는 상부 표면을 갖는 것인, 집적 칩.
  9. 집적 칩에 있어서,
    기판의 전면을 따라 배치된 레벨간 유전(inter-level dielectric; ILD) 구조체 내에 배열된 복수의 금속 상호연결층들로서, 상기 복수의 금속 상호연결층들은, 제1 금속 상호연결 와이어와, 상기 제1 금속 상호연결 와이어에 의해 상기 기판으로부터 분리되는 더 두꺼운 제2 금속 상호연결 와이어를 포함하는 것인, 상기 복수의 금속 상호연결층들;
    기판의 후면 상으로 배열된 하이-k 유전층;
    상기 하이-k 유전층에 의해 상기 기판의 후면으로부터 분리된 유전층;
    상기 유전층 위에 배열된 전도성 본드 패드; 및
    상기 제1 금속 상호연결 와이어와 상기 전도성 본드 패드 사이에 연장되는 후면 기판 관통 비아(back-side through-substrate-via; BTSV)
    를 포함하는, 집적 칩.
  10. 집적 칩을 형성하는 방법에 있어서,
    기판의 전면을 따라 배치된 레벨간 유전(inter-level dielectric; ILD) 구조체 내에 복수의 금속 상호연결층들을 형성하는 단계로서, 상기 복수의 금속 상호연결층들은, 제1 금속 상호연결 와이어와, 상기 제1 금속 상호연결 와이어에 의해 상기 기판으로부터 분리되는 더 두꺼운 제2 금속 상호연결 와이어를 포함하는 것인, 상기 복수의 금속 상호연결층들을 형성하는 단계;
    상기 기판의 후면 상으로 하이-k 유전층을 형성하는 단계;
    상기 하이-k 유전층 위에 유전층을 형성하는 단계;
    상기 제1 금속 상호연결 와이어와 접촉하는 위치로 연장되는 후면 기판 관통 비아(back-side through-substrate-via; BTSV) 개구를 형성하도록, 상기 유전층, 상기 하이-k 유전층, 상기 기판, 및 상기 ILD 구조체를 에칭하는 단계;
    상기 BTSV 개구 내에 전도성 물질을 퇴적시키는 단계;
    후면 기판 관통 비아(BTSV)를 형성하기 위해 상기 BTSV 개구 외부의 상기 전도성 물질을 제거하도록 평탄화 프로세스를 수행하는 단계; 및
    상기 BTSV 상으로 배치된 평면 하부 표면을 갖는 전도성 패드를 형성하는 단계
    를 포함하는, 집적 칩을 형성하는 방법.
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