JP7332342B2 - 集積チップおよびその製造方法 - Google Patents

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    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13116—Lead [Pb] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13183—Rhenium [Re] as principal constituent
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
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Description

本出願は、２０１５年１１月３０日に出願された米国仮特許出願第６２／２６０８０８号の優先権を主張し、その内容の全体が参照として本明細書に援用される。
本発明は集積チップに関し、より詳細には裏面側基板貫通ビア（ＢＴＳＶ）を備える集積チップおよびその製造方法に関する。
現在、集積チップは、半導体基板（例えばシリコンウェハ）内に配された何百万または何十億という半導体素子を有している。半導体素子は、複数の金属配線層（例えばワイヤおよびビア）を有し、重なるＢＥＯＬ（ｂａｃｋ－ｅｎｄ－ｏｆ－ｔｈｅ－ｌｉｎｅ）メタライゼーションスタックに接続される。複数の金属配線層は、半導体素子を互いに電気的に接続させると共に、外部コンポーネントに電気的に接続させる。金属配線層は、ＢＥＯＬメタライゼーションスタックの上に位置するボンドパッドで終端することが多い。ボンドパッドは、集積チップから外部コンポーネント（例えば、集積チップパッケージ）への導電性の接続を提供する厚い金属の層を有してもよい。
本発明の目的は、裏面側基板貫通ビア（ＢＴＳＶ）を備える集積チップおよびその製造方法を提供することにある。
本発明は、集積チップであって、基板の前面側に沿って配置されたレベル間誘電体（ＩＬＤ）構造内に配されている複数の金属配線層と、基板の裏面側に沿って配された誘電体層と、誘電体層の上に配された導電性ボンドパッドと、複数の金属配線層のうちの１つの金属配線層から基板および誘電体層を貫き導電性ボンドパッドまで延伸する裏面側基板貫通ビア（ＢＴＳＶ）と、導電性ボンドパッドの上に配された導電性バンプとを備え、導電性ボンドパッドが、ＢＴＳＶの上から導電性バンプの下まで延伸する実質的に平面状の下面を有する、集積チップを提供する。
上記集積チップは、基板の裏面側の粗さを低減するように構成された高誘電率誘電体層を備え、高誘電率誘電体層が、誘電体層と基板との間に垂直に配されている。
上記集積チップにおいて、ＢＴＳＶは、複数の金属配線層のうちの１つと導電性ボンドパッドとの間で連続して延伸する平滑な側壁を有している。
上記集積チップにおいて、複数の金属配線層は、第１の金属配線ワイヤと、第１の金属配線ワイヤを介して基板と離間し、第１の金属配線ワイヤより厚い第２の金属配線ワイヤとを含み、ＢＴＳＶは第１の金属配線ワイヤと接触している。
上記集積チップは、誘電体層および導電性ボンドパッドの上に配された保護層と、保護層の上から保護層中の開口内まで延伸するアンダーバンプメタラジー（ＵＢＭ）層と、を備え、ＵＢＭ層は導電性ボンドパッドと導電性バンプとの間に位置し、導電性ボンドパッドは、第１の方向に延びる第１のセグメントと、第１の方向と垂直な第２の方向に延びる第２のセグメントとを有し、ＢＴＳＶが導電性ボンドパッドの第１のセグメントに接触し、かつＵＢＭ層が導電性ボンドパッドの第２のセグメントに接触する。
上記集積チップは、ＢＴＳＶを基板から離間させるようにＢＴＳＶの側壁に沿って配されたＢＴＳＶライナーを備える。
上記集積チップは、複数の金属配線層のうちの１つと導電性ボンドパッドとの間に、ＢＴＳＶと並列に配される１つまたは複数の追加のＢＴＳＶを備える。
上記集積チップは、誘電体層を介して基板と離間しているバッファ層を備え、ＢＴＳＶが基板と反対の方を向く上面を有し、該上面が、基板と反対の方を向く誘電体層の上面、または基板と反対の方を向くバッファ層の上面のいずれかと同一平面上にある。
上記集積チップにおいて、ＢＴＳＶは、第１の金属配線ワイヤと導電性ボンドパッドとの間にて連続して延伸するテーパー状の側壁（ｔａｐｅｒｅｄ ｓｉｄｅｗａｌｌｓ）を有する。
本発明は、基板の前面側に沿って配されたレベル間誘電体（ＩＬＤ）構造内に複数の金属配線層を形成する工程であって、複数の金属配線層が、第１の金属配線ワイヤと、第１の金属配線ワイヤを介して基板と離間しているより厚い第２の金属配線ワイヤとを含む、工程と、基板の裏面側上に高誘電率誘電体層を形成する工程と、高誘電率誘電体層の上に誘電体層を形成する工程と、誘電体層、高誘電率誘電体層、基板、およびＩＬＤ構造をエッチングして、第１の金属配線ワイヤと接触する位置まで延伸する裏面側基板貫通ビア（ＢＴＳＶ）開口を形成する工程と、ＢＴＳＶ開口内に導電材料を堆積する工程と、平坦化プロセスを行ってＢＴＳＶ開口外の導電材料を除去し、裏面側基板貫通ビア（ＢＴＳＶ）を形成する工程と、ＢＴＳＶ上に配置された平面状の下面を有する導電性パッドを形成する工程と、を含む集積チップを形成する方法を提供する。
以下の詳細な説明を添付の図面と共に説明する。各種特徴は正確な縮尺率で描かれないということに留意されたい。
本発明によれば、ＢＴＳＶは金属配線層と裏面側導電性ボンドパッドとの間にて直接物理的に接続するため、導電性ボンドパッドのサイズが縮小し、これにより導電性ボンドパッドのルーティング能力が向上する。
裏面側ボンドパッドを有する集積チップのある実施形態を示している。 裏面側ボンドパッドを有する集積チップのあるさらなる実施形態を示している。 裏面側基板貫通ビア（ＢＴＳＶ）に接続した導電性ボンドパッドのある実施形態の上面図を示している。 裏面側ボンドパッドを有する三次元集積チップ（３ＤＩＣ）のある実施形態を示している。 裏面側ボンドパッドを有する集積チップの形成方法を説明するある実施形態の断面図を示している。 裏面側ボンドパッドを有する集積チップの形成方法を説明するある実施形態の断面図を示している。 裏面側ボンドパッドを有する集積チップの形成方法を説明するある実施形態の断面図を示している。 裏面側ボンドパッドを有する集積チップの形成方法を説明するある実施形態の断面図を示している。 裏面側ボンドパッドを有する集積チップの形成方法を説明するある実施形態の断面図を示している。 裏面側ボンドパッドを有する集積チップの形成方法を説明するある実施形態の断面図を示している。 裏面側ボンドパッドを有する集積チップの形成方法を説明するある実施形態の断面図を示している。 裏面側ボンドパッドを有する集積チップの形成方法を説明するある実施形態の断面図を示している。 裏面側ボンドパッドを有する集積チップの形成方法を説明するある実施形態の断面図を示している。 裏面側ボンドパッドを有する集積チップの形成方法を説明するある実施形態の断面図を示している。 裏面側ボンドパッドを有する集積チップの形成方法を説明するある実施形態の断面図を示している。 裏面側ボンドパッドを有する集積チップの形成方法のある実施形態のフロー図を示している。
以下の開示では、提示した発明の対象のそれぞれ異なる特徴を実施するために、多数の異なる実施形態または例を示す。本開示を簡潔とすべく、構成要素および配置の特定の例を以下に記載する。これらは当然に単なる例であって、限定を意図するものではない。例えば、以下の記載において、第１の特徴の第２の特徴の上方または上への形成には、第１および第２の特徴が直接に接触して形成される実施形態が含まれてよく、かつ第１および第２の特徴が直接に接触せず第１および第２の特徴の間にさらなる特徴が形成され得る実施形態も含まれてもよい。さらに、本発明は、各種異なる例において、参照番号および／または文字を繰り返すことがある。この繰り返しは簡潔および明白にする目的でなされるものであって、それ自体で、記述される各種実施形態および／または構成間の関係を示すものではない。
さらに、図面に描かれた１つの構成要素または特徴の、他の構成要素または特徴に対する関係を説明するための記述を簡単とすべく、本明細書には例えば“下方に（ｂｅｎｅａｔｈ）”、“下に（ｂｅｌｏｗ）”、“より下の（ｌｏｗｅｒ）”、“上に（ａｂｏｖｅ）”、“上方の（ｕｐｐｅｒ）”などのような空間的に相対的な語が用いられることがある。これら空間的に相対的な語は、図面に描かれる向き（ｏｒｉｅｎｔａｔｉｏｎ）に加え、使用または動作中のデバイスのそれぞれ異なる向きを包括するよう意図されている。
集積チップ（ＩＣ）中の半導体素子は、複数の金属配線層（例えばワイヤおよびビア）を含むＢＥＯＬ（ｂａｃｋ－ｅｎｄ－ｏｆ－ｔｈｅ－ｌｉｎｅ）メタライゼーションスタックを介して外部回路（例えばパッケージ基板）に接続される。金属配線層は通常、半導体基板からの距離が大きくなるにつれ、サイズが増大する。例えば、比較的小さいサイズのローカル配線ワイヤは、半導体基板内の半導体素子を、より大きい配線ワイヤに接続させる。より大きい配線ワイヤはさらに、ＩＣを外部回路に接続するＢＥＯＬメタライゼーションスタックの上面に沿って配された導電性ボンドパッドに接続される。
導電性ボンドパッドは、はんだバンプを用いて導電性ボンドパッドとパッケージ基板（例えばプリント基板）間の直接的な電気的接続を確立するフリップチップパッケージによって、外部回路に接続されるようになっている。フリップチップパッケージを有するＩＣは、下部の最終（ｕｎｄｅｒｌｙｉｎｇ ｆｉｎａｌ）（つまり上部）金属配線層まで延びている複数の開口を含む保護層を備える。再配線層（ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ ｌａｙｅｒ，ＲＤＬ）が保護層上に配置される。ＲＤＬは、最終金属配線層から保護層中の開口を貫いて横方向コンポーネントまで延びる垂直コンポーネント（つまり、再配線ビア（ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ ｖｉａ， ＲＶ）を有してもよい。横方向コンポーネントは、最終金属配線層から、保護層上に配されたポリイミドパッド上に重なる導電性ボンドパッドに電気信号を再分配するため、それぞれ異なるパッケージングのオプションの互換が可能となる。アンダーバンプメタラジー（ＵＢＭ）層が導電性ボンドパッド上に配され、導電性ボンドパッドとはんだバンプとの間のはんだ付け可能な境界面となる。ＲＤＬは種々の異なるボンドパッドの構成を可能とするが、ＲＶが大きなサイズ（例えば３ｕｍよりも大きい）を有することから、導電性ボンドパッドが大きな、ルーティング能力の制限されたものとなってしまう。
本発明は、金属配線層と裏面側導電性ボンドパッドとの間にて直接物理的に接続した裏面側シリコン貫通ビア（ｂａｃｋ－ｓｉｄｅ ｔｈｒｏｕｇｈ－ｓｉｌｉｃｏｎ－ｖｉａ，ＢＴＳＶ）を備える集積チップ（ＩＣ）、および形成の方法に関する。本実施形態では、集積チップは、基板の前面側上に配置されたレベル間誘電体（ＩＬＤ）構造内に配されている複数の金属配線層を備える。誘電体層が基板の裏面側に沿って配され、導電性ボンドパッドが誘電体層の上に配される。裏面側基板貫通ビア（ｂａｃｋ－ｓｉｄｅ ｔｈｒｏｕｇｈ－ｓｕｂｓｔｒａｔｅ－ｖｉａ，ＢＴＳＶ）が、金属配線層のうちの１つからが基板および誘電体層を貫き、導電性ボンドパッドまで延びる。導電性ボンドパッド上に導電性バンプが配され、導電性ボンドパッドは、ＢＴＳＶの上から導電性バンプの下まで延びる実質的に平面状の下面を有する。ＢＴＳＶに直接接続された導電性ボンドパッド用いることにより、導電性ボンドパッドのサイズを縮小でき、導電性ボンドパッドのルーティング能力が向上する。
図１は、裏面側ボンドパッドを有する集積チップ１００のある実施形態を示している。
集積チップ１００は、前面側１０２ｆおよび裏面側１０２ｂを有する半導体基板１０２を含む。半導体基板１０２の前面側１０２ｆに沿って複数の半導体素子１０４（例えばトランジスタ素子）が配されている。ＢＥＯＬ（ｂａｃｋ－ｅｎｄ－ｏｆ－ｔｈｅ ｌｉｎｅ）メタライゼーションスタックは、半導体基板１０２の前面側１０２ｆの上に配されており、レベル間誘電体（ＩＬＤ）構造１０８内に配された複数の金属配線層１０６を含む。複数の金属配線層１０６は複数の半導体素子１０４に電気的に接続されており、半導体基板１０２の前面側１０２ｆからの距離が大きくなるのに従って、サイズ（例えば幅および／または高さ）が大きくなり得る（例えば薄い‘Ｍ１’層からより厚い‘Ｍｘ層。ただしｘ＞１）。
導電性ボンドパッド１１２は半導体基板１０２の裏面側１０２ｂに沿って配される。導電性ボンドパット１１２は、半導体基板１０２に面する前面側１１２ｆと、半導体基板１０２の反対の方を向く裏面側１１２ｂとを有する。導電性ボンドパッド１１２の前面側１１２ｆは、１つまたは複数の誘電体層１１４を介して半導体基板１０２と離間しており、かつ１つまたは複数の誘電体層１１４との境界面に沿って延びる平面を含んでもよい。
裏面側基板貫通ビア（ＢＴＳＶ）１１０は、半導体基板１０２を貫き、ＢＥＯＬメタライゼーションスタック内の金属配線層１０６から導電性ボンドパッド１１２の前面側１１２ｆまで延びる。ＢＴＳＶ１１０は、１つまたは複数の誘電体層１１４を貫いて、半導体基板１０２の裏面側１０２ｂから外側へ突き出る。ＢＴＳＶ１１０は、ＢＥＯＬメタライゼーションスタックの最上部の金属配線層（つまり、半導体基板１０２から最も離れている層）の下に配されている薄い金属配線層にＢＴＳＶ１１０が接続することができるような、比較的小さいサイズ（例えば約２．５μｍ以下）に形成された部分を有する。
導電性ボンドパッド１１２の裏面側１１２ｂは保護層１１６に覆われる。アンダーバンプメタラジー（ＵＢＭ）層１１８は、保護層１１６中の開口を貫いて延伸し、導電性ボンドパッド１１２の裏面側１１２ｂに接触する。本実施形態では、ＵＢＭ層１１８は、保護層１１６の上面に沿って延伸している。導電性バンプ１２０は、ＵＢＭ層１１８を介して保護層１１６と離間する位置で、ＵＭＢ層１１８内に配される。導電性バンプ１２０は、半導体素子１０４と外部素子（例えば、ＰＣＢ、別の集積チップなど）との間の電気的接続を実現するように構成されている。本実施形態では、ＵＢＭ層１１８は、ＢＴＳＶ１１０から横方向にずれた（ｌａｔｅｒａｌｌｙ ｏｆｆｓｅｔ）位置で、導電性パッド１１２の上に配される。
ＢＴＳＶ１１０を金属配線層１０６と導電性ボンドパッド１１２の前面側１１２ｆとの間でこれらに直接接続させることにより、導電性ボンドパッド１１２の幅を縮小することができる（例えば、再配線層（ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ ｌａｙｅｒ）を用いないため）。導電性ボンドパッド１１２の幅の縮小は、導電性ボンドパッド１１２のルーティングのフレキシビリティ向上を可能とする共に、パフォーマンスを改善させる（例えば、半導体素子１０４と導電性ボンドパッド１１２との間の経路がより短くなるため）。
図２は、裏面側ボンドパッドを有する集積チップ２００のある別の実施形態を示している。
集積チップ２００は、半導体基板１０２と、重なる（ｏｖｅｒｌｙｉｎｇ）ＢＥＯＬメタライゼーションスタックを含んでいる。ある実施形態では、半導体基板１０２は、約１ｕｍから約１０ｕｍまでの間の厚さｔで形成されている。半導体基板１０２の前面側１０２ｆ内には複数の半導体素子１０４が配されてもよい。
ＢＥＯＬメタライゼーションスタックは、レベル間誘電体（ＩＬＤ）構造１０８内に配された複数の金属配線層を有する。ある実施形態では、複数の金属配線層は、複数のコンタクト１０９ａおよび／または金属ビア１０９ｂ～１０９ｃ間に配置された複数の金属ワイヤ１０７ａ～１０７ｃを有している。複数の金属配線ワイヤは、薄い第１の金属ワイヤ１０７ａから、この薄い第１の金属ワイヤ１０７ａを介して半導体基板１０２と離間している、第１の金属ワイヤ１０７ａより厚い金属ワイヤ１０７ｂおよび／または１０７ｃへと、サイズが増大し得る。ある実施形態では、第１の金属ワイヤ１０７ａの厚さは約７０ｎｍ未満である。ある実施形態では、第１の金属ワイヤ１０７ａの厚さは約３０ｎｍ未満でもよい。各種の実施形態において、複数の金属配線層は、銅、アルミニウム、タングステン、またはこれらの組み合わせのような導電性金属を含み得る。各種の実施形態において、ＩＬＤ構造１０８は、１つまたは複数の酸化物、超低誘電率（ｕｌｔｒａ－ｌｏｗ ｋ ｄｉｅｌｅｃｔｒｉｃ）誘電材料、または低誘電率（ｌｏｗ－ｋ ｄｉｅｌｅｃｔｒｉｃ）誘電材料（例えばＳｉＣＯ）を含んでもよい。
高誘電率誘電体層２０２が半導体基板１０２の裏面側１０２ｂに配されている。高誘電率誘電体層２０２は、製造工程において薄化された後に半導体基板１０２の裏面側１０２ｂの粗さを低減するように構成されている。半導体基板１０２の裏面側１０２ｂの粗さを低減することによって、素子のリーケージが低減される。高誘電率誘電体層２０２は、半導体基板１０２に面する側の方が、半導体基板１０２とは反対の側よりも粗い（例えば、垂直位置においてより大きい変化を有する）。各種の実施形態において、高誘電率誘電体層２０２は１つまたは複数の層で形成されてもい。ある実施形態では、高誘電率誘電体層２０２は、約１０オングストロームから約１０００オングストロームまでの間の範囲にある厚さｔ２で形成されている。ある実施形態では、高誘電率誘電体層２０２は例えば、酸化アルミニウム（Ａｌ２Ｏ３）、酸化タンタル（Ｔａ２Ｏ５）、酸化チタン（ＴｉＯ２）、酸化ジルコニウム（ＺｒＯ２）、酸化ハフニウム（ＨｆＯ）、ハフニウムシリコン酸化物（ＨｆＳｉＯ）、ハフニウムアルミニウム酸化物（ＨｆＡｌＯ）、および／またはハフニウムタンタル酸化物（ＨｆＴａＯ）を含んでもよい。
誘電体層２０４は高誘電率誘電体層２０２の上に配される。各種の実施形態において、誘電体層２０４は酸化物（例えばＳｉＯ２）を含んでもよい。ある実施形態では、バッファ層２０６が誘電体層２０４の上に配されてもよい。バッファ層２０６は窒化物（例えばＳｉＮ、Ｓｉ３Ｎ４）を含んでもよい。導電性ボンドパッド１１２が誘電体層２０４および／またはバッファ層２０６の上に配される。導電性ボンドパッド１１２は、誘電体層２０４および／またはバッファ層２０６の上面に沿って配された平面構造を有している。ある実施形態では、導電性ボンドパッド１１２は、例えばアルミニウムを含んでもよい。
裏面側基板貫通ビア（ＢＴＳＶ）１１０は、ＢＥＯＬメタライゼーションスタックから、半導体基板１０２、高誘電率誘電体層２０２、誘電体層２０４、およびバッファ層２０６を貫き、導電性ボンドパッド１１２の前面側１１２ｆまで延伸する。ある実施形態では、ＢＴＳＶ１１０は、導電性ボンドパッド１１２と、薄い第１の金属ワイヤ１０７ａ（例えば、半導体基板１０２の前面側１０２ｆに最も近い‘Ｍ１’層）との間に接続されてもよい。ある実施形態では、ＢＴＳＶ１１０は誘電体層２０４またはバッファ層２０６の上面と同一平面上にある上面を有してもよい。ある実施形態では、ＢＴＳＶ１１０は、薄い第１の金属ワイヤ１０７ａと導電性ボンドパッド１１２との間にて延伸するテーパー状の側壁（ｔａｐｅｒｅｄ ｓｉｄｅｗａｌｌｓ）を有している。ある実施形態では、テーパー状の側壁は、半導体基板１０２と高誘電率誘電体層２０２との間で遷移する平滑面（例えば、一定の勾配を持つ）を含む。テーパー状の側壁は、半導体基板１０２の前面側１０２ｆから半導体基板１０２の裏面側１０２ｂへ向かうにつれ、ＢＴＳＶ１１０の幅が増大するようにさせる。各種実施形態において、ＢＴＳＶ１１０は銅、アルミニウム、タングステンまたは類似する材料を含んでもよい。
ある実施形態では、ＢＴＳＶライナー２０８がＢＴＳＶ１１０の側壁に沿って配されている。ＢＴＳＶライナー２０８は、ＢＴＳＶ１１０を半導体基板１０２から離間させる。各種実施形態において、ＢＴＳＶライナー２０８は、例えば酸化物または窒化シリコンを含んでもよい。ある実施形態では、ＢＴＳＶライナー２０８はまた、高誘電率誘電体層２０２、誘電体層２０４、およびバッファ層２０６の側壁に沿って延伸していてもよい。
１つまたは複数の保護層２１０および２１２が導電性ボンドパッド１１２の上に配されている。１つまたは複数の保護層２１０および２１２は、導電性ボンドパッド１１２の上で延伸し、かつ導電性ボンドパッド１１２の側壁に沿って延伸する。ある実施形態では、保護層は誘電体層２１０およびポリイミド層２１２を含んでもよい。アンダーバンプメタラジー（ＵＢＭ）層１１８が、導電性ボンドパッド１１２の上面上に配され、かつポリイミド層２１２中の開口の内側を覆う（ｌｉｎｅｓ）。ＵＢＭ層１１８は異なる金属層１１８ａおよび１１８ｂのスタックを含んでもよく、それらは拡散層、バリア層、湿潤層（ｗｅｔｔｉｎｇ ｌａｙｅｒ）、および／または抗酸化層（ａｎｔｉ－ｏｘｉｄａｔｉｏｎ ｌａｙｅｒ）として機能する。ある実施形態では、ＵＢＭ層１１８は、銅、銅合金、アルミニウム、アルミニウム合金、または類似のものを含んでもよい。各種実施形態において、導電性ボンドパッド１１２は、ＢＴＳＶ１１０とＵＢＭ層１１８との間の誘電体層２０４および／またはバッファ層２０６に隣接する平面状の下面を有する。ある実施形態では、ＵＢＭ層１１８はさらにポリイミド層２１２の上面に沿って延伸してもよい。
導電性バンプ１２０がＵＢＭ層１１８上に配される。ある実施形態では、導電性バンプ１２０は、はんだバンプ、銅バンプ、ニッケル（Ｎｉ）もしくは金（Ａｕ）などの金属バンプ、またはこれらの組み合わせである。ある実施形態では、導電性バンプ１２０は、ＵＢＭ層１１８上にはんだボールを載せてから、それらはんだボールをリフローすることによって形成されたはんだバンプである。ある実施形態では、はんだバンプは、鉛フリー予備はんだ（ｌｅａｄ－ｆｒｅｅ ｐｒｅ－ｓｏｌｄｅｒ）層、ＳｎＡｇ、またはスズ、鉛、銀、銅、ニッケル、ビスマスの合金などのはんだ材料、またはこれらの組み合わせを含む。
図３は、導電性ボンドパッドに直接接触する裏面側基板貫通ビア（ＢＴＳＶ）のある実施形態の上面図３００を示している。
上面図３００に示されるように、ＢＴＳＶ１１０は導電性ボンドパッド１１２の第１の端に接触している。ある実施形態では、ＢＴＳＶ１１０は円形の断面を有してもよい。別の実施形態では、ＢＴＳＶ１１０は、別の形状の断面を有してもよい。アンダーバンプメタラジー（ＵＢＭ）層１１８は、ＢＴＳＶ１１０から横方向にずれる（ｌａｔｅｒａｌｌｙ ｏｆｆｓｅｔ）位置で、導電性ボンドパッド１１２の第２の端と接触している。ある実施形態では、ＢＴＳＶ１１０は、約０．３ｕｍから約５ｕｍまでの間の範囲にある幅ｗＢＴＳＶを有している。
ある実施形態では、ＢＴＳＶ１１０は導電性ボンドパッド１１２により覆われる。ＢＴＳＶ１１０は導電性ボンドパッド１１２に覆われるため、ＢＴＳＶ１１０のサイズは導電性ボンドパッド１１２のサイズに影響を与え得る。例えば、あるこのような実施形態では、ＢＴＳＶ１１０は約１．５ｕｍ以下の幅ｗＢＴＳＶを有していてよく、導電性ボンドパッド１１２は約２．５ｕｍ以下の幅ｗＰａｄを有していてよい。他のこのような実施形態では、ＢＴＳＶ１１０は約１μｍ以下の幅ｗＢＴＳＶを有していてよく、導電性ボンドパッド１１２は約２．０ｕｍ以下の幅ｗＰａｄを有していてよい。かかる実施形態において、約２．５μｍ未満の幅ｗＢＴＳＶを有するＢＳＴＶは、結果的に導電性ボンドパッドの幅ｗＰａｄを比較的小さいものとし、これにより導電性ボンドパッドルーティングの設計自由度および余裕が得られる。
ある実施形態では、導電性ボンドパッド１１２は複数の方向に延伸しててもよい。例えば、導電性ボンドパッド１１２は、第１の方向３０２、および第１の方向に垂直な第２の方向３０４に延伸してもよい。あるこのような実施形態では、ＢＴＳＶ１１０が、第１の方向３０２に延伸する導電性ボンドパッド１１２のセグメントに接触し得る一方で、ＵＢＭ層１１８は、第２の方向３０４に延伸する導電性ボンドパッド１１２のセグメントに接触し得る。他の実施形態では、導電性ボンドパッド１１２のセグメントは第２の方向３０４に延伸する導電性ボンドパッド１１２の１つまたは複数のセグメントにより分離されており、ＢＴＳＶ１１０およびＵＢＭ層１１８は、第１の方向３０２に延伸する導電性ボンドパッド１１２のセグメントに接触していてよい。
図４は、裏面側導電性ボンドパッドを有する三次元集積チップ（３Ｄ－ＩＣ）４００のある別の実施形態を示している。
３Ｄ－ＩＣ４００は、第２の半導体ダイ４０２ｂに結合した第１の半導体ダイ４０２ａを有し、これらは両者間に設置された接着層４０４により結合されている。第１の半導体ダイ４０２ａは、複数の半導体素子１０４を有する第１の半導体基板４０６ａを含む。ある実施形態では、複数の半導体素子１０４はアイソレーション構造４０５（例えばシャロートレンチアイソレーション構造）によって分離されてもよい。第１の複数の金属配線層４０８ａは、第１の半導体ダイ４０６ａに重なる１つまたは複数のＩＬＤ層を含む第１のＩＬＤ構造４１０ａ内に配されている。第２の半導体ダイ４０２ｂは、第２の半導体基板４０６ｂと、１つまたは複数のＩＬＤ層を含む第２のＩＬＤ構造４１０ｂ内に配されている第２の複数の金属配線層４０８ｂとを有する。ある実施形態では、接着層４０４は酸化層を含み、これにより第１の半導体ダイ４０２ａが酸化層間の境界に沿って第２の半導体ダイ４０２ｂに連結されるようになる。
複数の金属配線層４０８は金属ワイヤ４０７ならびに金属コンタクトおよび／またはビア４０９（コンタクトおよび／またはビア４０９ａ、４０９ａ’、４０９ｂ、４０９ｂ’、４０９ｃ、４０９ｃ’を含む）を有する。第１の複数の金属配線層４０８ａは、薄い金属ワイヤ４０７ａと、薄い金属ワイヤ４０７ａよりも大きいサイズ（例えば幅および／または高さ）で薄い金属ワイヤ４０７аよりも厚い金属ワイヤ４０７ｂとを有する。厚い金属ワイヤ４０７ｂは１つまたは複数の薄い金属ワイヤ４０７ａを介して第１の半導体基板４０６ａから離間している。第２の複数の金属配線層４０８ｂも、薄い金属ワイヤ４０７ａ’と、薄い金属ワイヤ４０７ａ’よりも大きいサイズで薄い金属ワイヤ４０７ａ’よりも厚い金属ワイヤ４０７ｂ’とを有する。厚い金属ワイヤ４０７ｂ’は、１つまたは複数の薄い金属ワイヤ４０７ａ’を介して第２の半導体基板４０６ｂから離間している。
誘電体貫通ビア（ｔｈｒｏｕｇｈ ｄｉｅｌｅｃｔｒｉｃ ｖｉａ，ＴＤＶ）４１２が、第１の複数の金属配線層４０８ａから、第１の半導体基板４０６ａおよび接着層４０４を貫き、第２の複数の金属配線層のうちの１つまで延びている。ある実施形態では、ＴＤＶ４１２は、第１の複数の金属配線層４０８ａ内の厚い金属ワイヤ４０７ｂを、第２の複数の金属配線層４０８ｂ内の厚い金属ワイヤ４０７ｃ′に接続する。
ＢＴＳＶ１１０は、第２の複数の金属配線層４０８ｂの薄い金属ワイヤ４０７ａ'（例えば、厚い金属ワイヤ４０７ｂ'と第２の半導体基板４０６ｂとの間に配された薄い金属ワイヤ４０７ａ'）に接続される。ＢＴＳＶ１１０は第２の半導体基板４０６ｂを貫き、第２の半導体基板４０６ｂの裏面側に沿って配された平面導電性ボンドパッド１１２まで延びる。平面導電性ボンドパッド１１２は、導電性バンプ１２０に接続しているＵＭＢ層１１８とさらに接続する。ある実施形態では、２つ以上のＢＴＳＶ１１０が並列に（ｉｎ ｐａｒａｌｌｅｌ）配置され、薄い金属ワイヤ４０７ａ'と導電性ボンドパッド１１２との間に接続されてよい。
図５～１５は、裏面側ボンドパッドを備えた集積チップの形成方法を説明する、ある実施形態の断面図５００～１５００を示している。
断面図５００に示されるように、半導体基板５０２を準備する。半導体基板５０２は、半導体ウェハおよび／またはウェハ上の１つもしくは複数のダイのような任意のタイプの半導体ボディ（例えば、シリコン、ＳｉＧｅ、ＳＯＩ）、ならびにそれらに伴う任意の他のタイプの金属層、素子、半導体および／またはエピタキシャル層などであってよい。半導体基板５０２は、第１のドーピング型（例えばｎ－型ドーピングまたはｐ－型ドーピング）を有する真正ドープ（ｉｎｔｒｉｎｓｉｃａｌｌｙ ｄｏｐｅｄ）半導体基板でもよい。
複数の半導体素子１０４（例えばトランジスタ素子）を半導体基板５０２の前面側５０２ｆに沿って形成する。ある実施形態では、複数の半導体素子１０４は、半導体基板５０２の上にゲート構造を形成することにより構成されている。ゲート構造は、半導体基板５０２上にゲート誘電体層１０４ｅを形成し、続いてゲート誘電体層１０４ｅの上にゲート電極層１０４ｇを形成することによって構成されている。次いで、ゲート誘電体層１０４ｅおよびゲート電極層１０４ｇをフォトリソグラフィープロセスによってパターン化し、ゲート構造を形成する。ソース１０４ｓおよびドレイン領域１０４ｄは、エピタキシャルプロセス、または半導体基板５０２に例えばホウ素（Ｂ）またはリン（Ｐ）のようなドーパント種を選択的に注入する注入プロセス（ｉｍｐｌａｎｔａｔｉｏｎ ｐｒｏｃｅｓｓ）によって形成することができる。続いて、高温熱アニールによってドーパント種を半導体基板５０２中に打ち込むことができる。
断面図６００に示されるように、半導体基板５０２の前面側５０２ｆの上にＢＥＯＬメタライゼーションスタックを形成する。ＢＥＯＬメタライゼーションスタックは、半導体基板５０２の前面側５０２ｆの上に配されたＩＬＤ構造１０８内に形成され、かつ複数の半導体素子１０４に接続される複数の金属配線層１０６を有する。
ある実施形態では、ＢＥＯＬメタライゼーションスタックは、別々の堆積プロセスにより個々のＩＬＤ層１０８ａ～１０８ｄを堆積させることによって形成する。その堆積の後、個々のＩＬＤ層１０８ａ～１０８ｄのうちの１つにビアホールおよび／または金属トレンチをエッチングする。導電材料（例えば銅、タングステン、および／またはアルミニウム）をビアホールおよび／または金属トレンチ内に堆積させて金属配線層１０６を形成する。ある実施形態では、堆積プロセスを用いてビアホール内にシード層を形成することができ、これに続き、ビアホールおよび／または金属トレンチを充填する厚さに金属材料を形成する後続のメッキプロセス（例えば電気メッキプロセス、無電解メッキプロセス）を行うことができる。ある実施形態では、化学機械研磨（ＣＭＰ）プロセスを用いて、個々のＩＬＤ層１０８ａ～１０８ｄの上面から余分な金属材料を除去することができる。各種実施形態において、複数の金属配線層は、デュアルダマシンプロセス（図示）またはシングルダマシンプロセス（未図示）によって形成することができる。
断面図７００に示されるように、半導体基板５０２の厚さを減らす。半導体基板５０２の厚さを減らすことにより、後に形成される裏面側基板貫通ビア（ＢＴＳＶ）（例えば図９～１１において形成）が、導電性ボンドパッドのサイズを小さくする
ことを可能とする小さいサイズ（例えば約２．５ｕｍ以下）を持つことができる。ある実施形態では、半導体基板５０２を薄くする前に、ＩＬＤ構造１０８を接着材料によりキャリア基板（図示せず）に接続することができる。キャリア基板は、薄化および後続の製造工程時に支持を提供するものである。半導体基板５０２は、エッチングプロセスおよび／または半導体基板５０２の裏面側５０２ｂを機械研磨することによって、薄化することができる。ある実施形態では、基板の厚さを約７００ｕｍの第１の厚さｔ１から、約１μｍからμｍから１０μｍまでの範囲にある第２の厚さｔ２に減らす。
断面図８００に示されるように、高誘電率誘電体層２０２を半導体基板１０２の裏面側１０２ｂの上に形成する。各種実施形態において、高誘電率誘電体層２０２は、例えば酸化アルミニウム（Ａｌ２Ｏ３）、酸化タンタル（Ｔａ２Ｏ５）、酸化チタン（ＴｉＯ２）、酸化ジルコニウム（ＺｒＯ２）および／または酸化ハフニウム（ＨｆＯ）を含んでもよい。各種実施形態において、高誘電率誘電体層２０２は、堆積プロセス（例えばＣＶＤ、ＰＥ－ＣＶＤ、ＡＬＤ、ＰＶＤなど）により形成することができる。高誘電率誘電体層２０２が半導体基板１０２の裏面側１０２ｂの粗さを低減するため、素子のリーケージが改善される。
次いで、誘電体層２０４および／またはバッファ層２０６を高誘電率誘電体層２０２の上に形成する。ある実施形態では、誘電体層２０４は酸化物層を含んでもよく、バッファ層２０６は窒化物層を含んでもよい。誘電体層２０４および／またはバッファ層２０６は、堆積プロセス（例えばＣＶＤ、ＰＥ－ＣＶＤ、ＡＬＤ、ＰＶＤなど）により形成することができる。
断面図９００に示されるように、ＢＴＳＶ開口９０２を形成する。ＢＴＳＶ開口９０２は、誘電体層２０４および／またはバッファ層２０６、高誘電率誘電体層２０２、半導体基板１０２、ならびにＩＬＤ構造１０８の一部を貫き、複数の金属配線層１０６の薄い第１の金属ワイヤ１０７ａに接触する位置まで垂直に延びる。ある実施形態では、ＢＴＳＶ開口９０２は、マスキング層９０６にしたがって基板を選択的にエッチャント９０４に対して露出することで形成できる。各種実施形態において、マスキング層９０６は、フォトリソグラフィープロセスを用いてパターン化されたフォトレジストまたは窒化物（例えばＳｉ３Ｎ４、ＳｉＮ）を含んでもよい。各種実施形態において、エッチャント９０４は、フッ素種（例えばＣＦ４、ＣＨＦ３、Ｃ４Ｆ８など）を含むエッチングケミストリー（ｅｔｃｈｉｎｇ ｃｈｅｍｉｓｔｒｙ）を有するドライエッチャント、またはウェットエッチャント（例えば、フッ化水素酸（ＨＦ）もしくは水酸化テトラメチルアンモニウム（ＴＭＡＨ））を含んでもよい。
断面図１０００に示されるように、ＢＴＳＶライナー１００２をＢＴＳＶ開口９０２内に形成することができる。ＢＴＳＶライナー１００２は、ＢＴＳＶ開口９０２の下面および側壁に沿って延びる。ある実施形態では、ＢＴＳＶライナー１００２はＢＴＳＶ開口９０２内に限定されていてよく、他の実施形態では、ＢＴＳＶライナー１００２は外側であって、ＢＴＳＶ開口９０２から誘電体層２０４および／またはバッファ層２０６の上まで延びていてよい。ある実施形態では、ＢＴＳＶライナー１００２を、堆積プロセス（例えばＣＶＤ、ＰＥ－ＣＶＤ、ＡＬＤ、ＰＶＤなど）により形成することができる。他の実施形態では、ＢＴＳＶライナー１００２を熱酸化プロセスにより形成することができる。かかる実施形態では、ＢＴＳＶライナー１００２は、誘電体層２０４および／またはバッファ層２０６の上に延伸していなくてよい（つまりＢＴＳＶライナー２０８が誘電体層２０４および／またはバッファ層２０６の上面より下の上面を有してもよい）。ある実施形態では、ＢＴＳＶライナー１００２は酸化物（例えばＳｉＯ２）を含んでもよい。
次いで、ＢＴＳＶ開口９０２に導電材料１００４を充填する。各種実施形態において、導電材料１００４は、銅、アルミニウム、タングステン、または類似の材料を含んでもよい。ある実施形態では、導電材料１００４を堆積プロセスにより形成することができる。あるさらなる実施形態では、導電材料１００４を、メッキプロセス（例えば電気メッキプロセス、無電解メッキプロセス）により形成することができる。導電材料１００４はＢＴＳＶ開口９０２を埋め、誘電体層２０４および／またはバッファ層２０６の上面にわたって延伸する。
断面図１１００に示されるように、線１１０２に沿って平坦化プロセスを行い、誘電体層２０４および／またはバッファ層２０６の上に重なる導電材料（例えば図１０の１００４）および／またはＢＴＳＶライナー（例えば図１０の１００２）を除去する。平坦化プロセスは、ＢＴＳＶ１１０ならびに誘電体層２０４および／またはバッファ層２０６に沿って延びる平面１１０４を形成する。平坦化プロセスは、ＢＴＳＶ１１０および／またはＢＴＳＶライナー２０８をＢＴＳＶ開口９０２内に閉じ込める（ｃｏｎｆｉｎｅ）。ある実施形態では、平坦化プロセスは化学機械研磨（ＣＭＰ）プロセスを含んでもよい。他の実施形態では、平坦化プロセスは例えば、エッチングプロセスおよび／または研削プロセスを含んでもよい。
断面図１２００に示されるように、導電性ボンドパッド１１２を平面１１０４上に形成する。導電性ボンドパッド１１２をＢＴＳＶ１１０に直接接触させて形成することで、ＢＴＳＶ１１０は導電性ボンドパッド１１２と物理的かつ電気的に接触する。導電性ボンドパッド１１２は、堆積プロセスおよび／またはメッキプロセスを行い、続いてリソグラフィーパターニング（ｌｉｔｈｏｇｒａｐｈｉｃ ｐａｔｔｅｒｎｉｎｇ）およびエッチングプロセスを行うことによって形成できる。
断面図１３００に示されるように、１つまたは複数の保護層２１０および２１２を導電性ボンドパッド１１２の上に形成する。１つまたは複数の保護層２１０および２１２は、導電性ボンドパッド１１２の上から誘電体層２０４および／またはバッファ層２０６の上まで延伸する。ある実施形態では、１つまたは複数の保護層は誘電体層２１０およびポリイミド層２１２を含んでもよい。１つまたは複数の保護層は、堆積プロセスよって形成できる。次に、パターニングプロセスにより、１つまたは複数の保護層を貫き導電性ボンドパッド１１２の裏面側１１２ｂまで延びるＵＢＭ開口１３０２を形成する。
断面図１４００に示されるように、アンダーバンプメタラジー（ＵＢＭ）層１１８をＵＢＭ開口１３０２内に形成する。ＵＢＭ層１１８は異なる金属層１１８ａおよび１１８ｂのスタックであり、これらは拡散層、バリア層、湿潤層および／または抗酸化層として機能する。ＵＢＭ層１１８は、連続堆積（ｓｕｃｃｅｓｓｉｖｅ ｄｅｐｏｓｉｔｉｏｎ）プロセスにより形成できる。
断面図１５００に示されるように、導電性バンプ１２０をＵＢＭ層１１８上に形成する。各種実施形態において、導電性バンプ１２０は、はんだバンプ、銅バンプ、ニッケル（Ｎｉ）もしくは金（Ａｕ）などの金属バンプ、またはこれらの組み合わせを付近でもよい。ある実施形態では、集積チップを基板（例えばプリント基板）またはパッケージのリードフレームに接触させてから、はんだボールをリフローして基板またはリードフレームとの電気的接続を形成する。集積チップを基板またはフレームに電気的に接続した後に、キャリア基板および接着層を除去することができる。
図１６は、裏面側ボンドパッドを有する集積チップの形成方法のある実施形態のフロー図を示している。方法１６００は図５～１５に基づき説明されるが、方法１６００はかかる構造に限定されることはなく、その構造に依存しない、独立した方法としてもよい。
開示される各ステップ１６００は、本明細書において一連の動作または事象として描写および記述されるが、描写されるかかる動作または事象の順序が限定されない。例えば、いくつかの動作は、本明細書に描写および／または記載されたものとは別に、異なる順序で、および／または他の動作または事象と同時に起こり得る。加えて、全ての描写される動作が、本明細書に記載の１つもしくは複数の実施形態を実施することを求められるわけではない。さらに、本明細書に描写される１つまたは複数の動作は、１つまたは複数の個別の動作および／または段階で実行されてよい。
ステップＳ１６０２において、１つまたは複数の半導体素子を半導体基板の前面側に沿って形成する。図５には、ステップＳ１６０２に対応しているある実施形態が示されている。
ステップＳ１６０４において、半導体基板の前面側に沿って配されたレベル間誘電体（ＩＬＤ）構造内に複数の金属配線層を形成する。図６には、ステップＳ１６０４に対応しているある実施形態が示されている。
Ｓ１６０６において、半導体基板の厚さを薄くする。図７には、動作１６０６に対応しているある実施形態が示されている。
ステップＳ１６０８において、高誘電率誘電体層を半導体基板の裏面側に沿って形成する。図８には、ステップＳ１６０８に対応しているある実施形態が示されている。
ステップＳ１６１０において、誘電体層および／またはバッファ層を高誘電率誘電体層の上に形成する。図８には、ステップＳ１６１０に対応しているある実施形態が示されている。
ステップＳ１６１２において、裏面側基板貫通ビア（ＢＴＳＶ）開口を形成する。ＢＴＳＶ開口は、誘電体層および／またはバッファ層、高誘電率誘電体層、半導体基板、ならびにＩＬＤ構造の一部を貫いて延伸する。ＢＳＴＶは、基板とより厚い金属配線ワイヤとの間に配置された薄い金属配線ワイヤに接触し得る。図９には、ステップＳ１６０２に対応しているある実施形態が示されている。
ステップＳ１６１４において、ＢＴＳＶライナーをＢＴＳＶ開口内に形成することができる。図１０には、ステップＳ１６１４に対応しているある実施形態が示されている。
ステップＳ１６１６において、ＢＴＳＶ開口を導電材料で充填する。図１０には、ステップＳ１６１６に対応しているある実施形態が示されている。
ステップＳ１６１８において、平坦化プロセスを行って、誘電体層またはバッファ層と実質的に同一平面上にある上面を有するＢＴＳＶを形成する。図１１には、ステップＳ１６１８に対応しているある実施形態が示されている。
ステップＳ１６２０において、ＢＴＳＶの平面、および誘電体層またはバッファ層上に導電性ボンドパッドを形成する。図１２には、ステップＳ１６２０に対応しているある実施形態が示されている。
ステップＳ１６２２において、導電性ボンドパッドおよび誘電体層またはバッファ層の上に１つまたは複数の保護層を形成する。図１３には、ステップＳ１６２２に対応しているある実施形態が示されている。
ステップＳ１６２４において、導電性ボンドパッドに接触する位置における、保護層内の開口中に、アンダーバンプメタラジー（ＵＢＭ）層を形成する。図１４には、ステップＳ１６２４に対応しているある実施形態が示されている。
ステップＳ１６２６において、ＵＢＭ層上に導電性バンプを形成する。図１５には、ステップＳ１６２６に対応しているある実施形態が示されている。
よって、本発明は、金属配線層と裏面側導電性ボンドパッドとの間にて直接物理的に接続された裏面側シリコン貫通ビア（ＢＴＳＶ）を備える集積チップ（ＩＣ）に関するものである。
ある実施形態において、本発明は集積チップに関する。集積チップは、基板の前面側に沿って配置されたレベル間誘電体（ＩＬＤ）構造内に配されている複数の金属配線層を有する。基板の裏面側に沿って誘電体層が配され、かつ誘電体層の上に導電性ボンドパッドが配される。裏面側基板貫通ビア（ＢＴＳＶ）が、複数の金属配線層のうちの１つから、基板および誘電体層を貫き、導電性ボンドパッドまで延伸する。導電性ボンドパッドの上に導電性バンプが配される。導電性ボンドパッドは、ＢＴＳＶの上から導電性バンプの下まで延びる実質的に平面状の下面を有する。
他の実施形態では、本発明は集積チップに関する。集積チップは、基板の前面側に沿って配置されたレベル間誘電体（ＩＬＤ）構造内に配されている複数の金属配線層を有する。複数の金属配線層は、第１の金属配線ワイヤと、第１の金属配線ワイヤを介して基板と離間し、第１の金属配線ワイヤより厚い第２の金属配線ワイヤとを含む。基板の裏面側の上に高誘電率誘電体層が配され、かつ誘電体層が高誘電率誘電体層を介して基板の裏面側と離間している。導電性ボンドパッドが誘電体層の上に配されている。裏面側基板貫通ビア（ＢＴＳＶ）が、ワイヤ金属配線層と導電性ボンドパッドとの間にて延伸する。
さらなる他の実施形態では、本発明は集積チップを形成する方法に関する。当該方法は、基板の前面側に沿って配されたレベル間誘電体（ＩＬＤ）構造内に複数の金属配線層を形成する工程を含む。複数の金属配線層は、第１の金属配線ワイヤと、第１の金属配線ワイヤを介して基板と離間し、第１の金属配線ワイヤより厚い第２の金属配線ワイヤとを含む。当該方法は、基板の裏面側上に高誘電率誘電体層を形成する工程、および高誘電率誘電体層の上に誘電体層を形成する工程をさらに含む。当該方法は、誘電体層、高誘電率誘電体層、基板、およびＩＬＤ構造をエッチングして、第１の金属配線ワイヤと接触する位置まで延伸する裏面側基板貫通ビア（ＢＴＳＶ）開口を形成する工程をさらに含む。当該方法は、ＢＴＳＶ開口内に導電材料を堆積する工程、および平坦化プロセスを行ってＢＴＳＶ開口外の導電材料を除去し裏面側基板貫通ビア（ＢＴＳＶ）を形成する工程をさらに含む。当該方法は、ＢＴＳＶ上に配置された平面状の下面を有する導電性パッドを形成する工程をさらに含む。
当業者が本発明の態様をよりよく理解できるように、いくつかの実施形態の特徴の概要を上に述べた。当業者は、本明細書で紹介した実施形態と同じ目的を成し遂げ、かつ／または同じ利点を達成するべく、他のプロセスおよび構造を設計または変更するための基礎として、本開示を容易に利用することができると理解できる。当業者はまた、かかる均等な構成が本発明の精神および範囲を逸脱するものではないこと、および本発明の思想を逸脱することなくここに各種の変化、置換および変更を加え得ることも理解できる。
１００、２００、４００…集積チップ
１０２、５０２…半導体基板
１０２ｂ、５０２ｂ…半導体基板の裏面側
１０２ｆ、５０２ｆ…半導体基板の前面側
１０４…半導体素子
１０４ｇ…ゲート電極層
１０４ｅ…ゲート誘電体層
１０４ｓ…ソース領域
１０４ｄ…ドレイン領域
１０６…金属配線層
１０７ａ、１０７ｂ、１０７ｃ、４０７、４０７ａ、４０７ａ’、４０７ｂ、４０７ｂ’、４０７ｃ、４０７ｃ’…金属ワイヤ
１０８、４１０ａ、４１０ｂ…レベル間誘電体（ＩＬＤ）構造
１０８ａ、１０８ｂ、１０８ｃ、１０８ｄ…ＩＬＤ層
１０９ａ…コンタクト
１０９ｂ、１０９ｃ…金属ビア
１１０…裏面側基板貫通ビア
１１２…導電性ボンドパッド
１１２ｂ…導電性ボンドパッドの裏面側
１１２ｆ…導電性ボンドパッドの前面側
１１４、２０４…誘電体層
１１６、２１０、２１２…保護層
１１８…アンダーバンプメタラジー（ＵＢＭ）層
１１８ａ、１１８ｂ…金属層
１２０…導電性バンプ
２０２…高誘電率誘電体層
２０６…バッファ層
２０８、１００２…ＢＴＳＶライナー
３０２…第１の方向
３０４…第２の方向
４０２ａ…第１の半導体ダイ
４０２ｂ…第２の半導体ダイ
４０４…接着層
４０５…アイソレーション構造４０５
４０６ａ…第１の半導体基板
４０６ｂ…第２の半導体基板
４０８ａ、４０８ｂ…金属配線層
４０９、４０９ａ、４０９ａ’、４０９ｂ、４０９ｂ’、４０９ｃ、４０９ｃ’…コンタクト／ビア
４１２…誘電体貫通ビア（ＴＤＶ）
９０２…裏面側基板貫通ビアの開口
９０４…エッチャント
９０６…マスキング層
１００４…導電材料
１１０２…線
１１０４…平面
１３０２…ＵＢＭ開口
３００…上面図
５００、６００、７００、８００、９００、１０００、１１００、１２００、１３００、１４００、１５００…断面図
１６００…方法
１６０２、１６０４、１６０６、１６０８、１６１０、１６１２、１６１４、１６１６、１６１８、１６２０、１６２２、１６２４、１６２６…動作
ｗＰａｄ、ｗＢＴＳＶ…幅
ｔ、ｔ１、ｔ２…厚さ

Claims (9)

  1. 集積チップであって、
    基板（４０６ｂ）の前面側に沿って配置されたレベル間誘電体（ＩＬＤ）構造（４１０ｂ）内に配されている複数の金属配線層と、
    前記基板の裏面側に沿って配された誘電体層と、
    前記誘電体層の上に配された導電性ボンドパッドと、
    前記複数の金属配線層のうちの１つの金属配線層から、前記基板および前記誘電体層を貫き、前記導電性ボンドパッドまで延伸する裏面側基板貫通ビア（ＢＴＳＶ）（１１０）と、
    第２基板（４０６а）であり、前記第２基板（４０６а）の裏面側を、前記レベル間誘電体（ＩＬＤ）構造（４１０ｂ）を介して前記基板（４０６ｂ）の前面側に結合されている前記第２基板（４０６а）と、
    前記第２基板（４０６а）の前面に沿って配置された第２レベル間誘電体（ＩＬＤ）構造（４１０а）内に配置されている複数の第２配線層と、
    前記複数の金属配線層から、前記第２基板（４０６а）を介して、前記複数の第２配線層（４０７ｂ）のうちの１つの配線層まで延びて、前記複数の金属配線層と前記複数の第２配線層とを接続する誘電体貫通ビア（４１２）とを備え、
    前記誘電体貫通ビア（４１２）の幅は前記裏面側基板貫通ビア（１１０）の幅より広く、
    前記導電性ボンドパッドは、第１の方向に延びる第１のセグメントと、前記第１の方向と垂直な第２の方向で、前記第１のセグメントの第１の側壁から外側に伸びる第２のセグメントとを有し、
    前記ＢＴＳＶは、前記第１の方向に沿う方向で、前記第２のセグメントから第１距離を離間した第１の位置で、前記第１のセグメントの下に設けられ、
    アンダーバンプメタラジー（ＵＢＭ）層は、前記第２の方向に沿う方向で、前記第１のセグメントから第２の距離を離間した第２の位置で、前記第２のセグメントの上に設けられる集積チップ。
  2. 前記基板の前記裏面側に接触する高誘電率誘電体層を備え、
    前記高誘電率誘電体層は、前記誘電体層と前記基板との間に垂直に配され、
    前記高誘電率誘電体層は、前記基板に面する側の面が前記基板とは反対側の面より粗い
    請求項１に記載の集積チップ。
  3. 前記ＢＴＳＶが、前記複数の金属配線層のうちの前記１つの金属配線層と前記導電性ボンドパッドとの間で連続して延伸する平滑な側壁を有する、請求項１または２に記載の集積チップ。
  4. 前記複数の金属配線層が、第１の金属配線ワイヤと、前記第１の金属配線ワイヤを介して前記基板と離間し、前記第１の金属配線ワイヤより厚い第２の金属配線ワイヤとを含み、
    前記ＢＴＳＶが前記第１の金属配線ワイヤと接触している、
    請求項１または２に記載の集積チップ。
  5. 前記導電性ボンドパッドの上に配置された導電性バンプであり、前記導電性ボンドパッドが前記ＢＴＳＶの上から導電性バンプの下まで延びる実質的に平面状の下面を有する、前記導電性バンプと、
    前記誘電体層および前記導電性ボンドパッドの上に配された保護層と、を備え、
    前記ＵＢＭ層は、前記保護層の上から前記保護層中の開口内まで延伸し、
    前記ＵＢＭ層は、前記導電性ボンドパッドと前記導電性バンプとの間に位置する、
    請求項１に記載の集積チップ。
  6. 前記ＢＴＳＶを前記基板から離間させるように前記ＢＴＳＶの側壁に沿って配されたＢＴＳＶライナーを備える
    請求項１～５のいずれか一項に記載の集積チップ。
  7. 前記複数の金属配線層のうちの前記１つの金属配線層と前記導電性ボンドパッドとの間に、前記ＢＴＳＶに並列に配される１つまたは複数の追加のＢＴＳＶを備える
    請求項１～６のいずれか一項に記載の集積チップ。
  8. 前記誘電体層を介して前記基板と離間しているバッファ層を備え、
    前記ＢＴＳＶが前記基板と反対の方を向く上面を有し、
    該上面が、前記基板と反対の方を向く前記誘電体層の上面、または前記基板と反対の方を向く前記バッファ層の上面のいずれかと同一平面上にある、
    請求項１～７のいずれか一項に記載の集積チップ。
  9. 前記ＢＴＳＶが、前記複数の金属配線層のうちの前記１つの金属配線層と前記導電性ボンドパッドとの間にて連続して延伸するテーパー状の側壁を有する、
    請求項１～８のいずれか一項に記載の集積チップ。
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