JP2013251391A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】 第２配線３１１と第２配線３２２の電気的接続の信頼性を向上する。
【解決手段】 第１配線３１１と第２配線３２２を電気的に接続する接続部材６９を形成する工程は、接合部材３００を第１半導体ウエハ１１１から掘り込むことにより第２配線３２２に達する複数の接続孔６６１、６６２を形成する段階と、複数の貫通接続孔６６１、６６２に導電材料を埋め込むことにより第２配線３２２に接する導電部６８２１、６８２２を形成する段階と、を含む。
【選択図】 図４

Description

本発明は、複数の半導体基板を用いる半導体装置の製造方法に関する。
実装面積を小さくする等の目的で、複数の半導体ウエハを重ねて半導体装置を構成することが検討されている。このような半導体装置では複数の半導体ウエハの導通を取る必要がある。特許文献１には、複数の半導体ウエハを貼り合せた後、各半導体ウエハに備えられた回路の電気的接続を行うことが開示されている。具体的には、各半導体ウエハに接続孔を形成し、この接続孔に導電材料を埋め込むことで電気的接続を可能にしている。
特開２０１１−０９６８５１号公報
図９は、特許文献１に記載された製造方法を用いた場合に、半導体装置に生じ得る不良の例を示している。図９は、第１半導体基板１０と第２半導体基板２０とを、第１配線３１１を含む第１配線構造３１および第２配線３２２を含む第２配線構造３２を介して貼り合わせて積層した後の状態を示している。第１配線３１１と第２配線３２２とを電気的に接続するべく、積層体を掘り込んで孔６５、６６を形成し、さらに孔６５、６６に導電材料６８を埋め込んでいる。
図９に示す様に、第２配線３２２に向かう孔６５、第１配線３１１に向かう孔６６はそれぞれ一つしか設けられていない。そのため、例えば、図９に示す様な異物５３１が存在すると、第２配線３２２に達する接続孔を形成することが出来ず、掘り込み不良による基板間の接続不良が生じる可能性がある。また、第１配線３１１に達する孔を形成できても、異物５３２の存在により第２配線３２２に導電材料を良好に埋め込めず、埋め込み不良による基板間の接続不良が生じる可能性もある。勿論、孔６５で埋め込み不良が生じる場合もあるし、孔６６で掘り込み不良が生じる場合もある。このように、従来技術には第１配線３１１と第２配線３２２の電気的接続の信頼性が低いという課題があった。
そこで、本発明では、第１配線と第２配線の電気的接続の信頼性を向上することを目的とする。
上記課題を解決するための本発明の第１の観点は、第１半導体基板および前記第１半導体基板に支持された第１配線を含む第１部品と、第２半導体基板および前記第２半導体基板に支持された第２配線を含む第２部品と、の積層体を用意する工程と、前記積層体の前記第１配線と前記第２配線とを電気的に接続する接続部材を形成する工程と、を有し、前記接続部材を形成する工程は、前記積層体を前記第１部品側から掘り込むことにより前記第２配線に達する複数の接続孔を形成する段階と、前記複数の接続孔に導電材料を埋め込むことにより前記第２配線に接する導電部を形成する段階と、を含むことを特徴とする。
上記課題を解決するための本発明の第２の観点は、第１半導体基板および前記第１半導体基板に支持された第１配線を含む第１部品と、第２半導体基板および前記第２半導体基板に支持された第２配線を含む第２部品と、の積層体を用意する工程と、前記積層体の前記第１配線と前記第２配線とを電気的に接続する接続部材を形成する工程と、を有し、前記接続部材を形成する工程は、前記積層体を前記第１部品側から掘り込むことにより前記第１配線に達する複数の接続孔を形成する段階と、前記複数の接続孔に導電材料を埋め込むことにより前記第１配線に接する導電部を形成する段階と、を含むことを特徴とする。
上記課題を解決するための本発明の第３の観点は、第１半導体基板と、前記第１半導体基板に設けられた第１半導体素子に接続された第１配線部と、第２半導体基板と、前記第２半導体基板に設けられた第２半導体素子に接続された第２配線部と、前記第１配線部と前記第２配線部とを電気的に接続する接続部材と、を備え、前記接続部材は、各々が前記第１半導体基板を貫通して前記第１配線部に接する複数の導電部、および、各々が前記第１半導体基板を貫通して前記第２配線部に接する複数の導電部の少なくとも一方を有することを特徴とする。
本発明によれば、第１配線と第２配線との電気的接続の信頼性を向上できる。
半導体装置の一例の模式図。 半導体装置の一例の模式図。 半導体装置の製造方法の一例の模式図。 半導体装置の製造方法の一例の模式図。 半導体装置の一例の模式図。 半導体装置の一例の模式図。 半導体装置の一例の模式図。 半導体装置の一例の模式図。 半導体装置の参考例の模式図。
以下、半導体装置に関して、第１配線を有する第１部品と、第２配線を有する第２部品との積層体に、第１配線と第２配線を電気的に接続する接続部材を形成する形態について説明する。このような形態において、接続部材に冗長性を持たせることにより、第１配線と第２配線との電気的接続の信頼性を向上することができる。
図１（ａ）は半導体装置１の一例の模式図である。本例の半導体装置１は撮像装置（固体撮像装置）であるが、記憶装置や演算装置、表示装置でもよい。半導体装置１は第１部材１００と第２部材２００とを有している。第１部材１０は光電変換素子が配列された撮像領域１１を有する。第２部材２００は撮像領域１１で得られた信号を処理する信号処理領域２２を有する。第１部材１００には、電極パッド７８を露出する開口７７が設けられている。
図１（ｂ）、及び図１（ｃ）は図１（ａ）の半導体装置１の別の例を示す模式図である。図１（ｂ）の例では、第１部材１００は撮像領域１１に加えて、制御領域１２を有している。図１（ｃ）の例では、第２部材２００は信号処理領域２２に加えて制御領域２１を有している。このように制御領域は、第１部材１００、第２部材２００、あるいは両方の部材に設けることが出来る。制御領域１２、制御領域２１は、撮像領域１１や信号処理領域２２の少なくとも一方を制御する回路が設けられた領域である。
第１部材１００は第１半導体基板および第１配線構造を含み、第２部材２００は第２半導体基板および第２配線構造を含む。撮像領域１１、制御領域１２、制御領域２１、信号処理領域２２は、半導体基板にトランジスタやダイオードなどの半導体素子が集積されてなる集積回路で構成される。これらの領域の回路は、任意の領域の回路との間で信号のやり取りを行うため、電気的に接続される。第１部材１００は、第１半導体基板に設けられた半導体素子（第１半導体素子）と、この第１半導体素子へ接続された第１配線部とを有する。第２部材２００は、第２半導体基板に設けられた半導体素子（第１半導体素子）と、この第１半導体素子へ接続された第１配線部とを有する。
本実施形態においては、第１半導体素子へ接続された第１配線部と、第２半導体素子へ接続された第２配線部とが、接続部材で互いに接続されている。これにより、第１半導体素子と第２半導体素子とが、第１配線部と接続部材と第２配線部とで構成された基板間配線を介して電気的に接続される。以下、電気的接続の形態について詳しく説明する。
図２を用いて第１実施形態の一例を説明する。図２（ａ）は、図１（ｂ）のような構成を採用した際の図１（ａ）のＰ−Ｑ断面における断面図を示している。図２（ｂ）は、図２（ａ）の点線で囲んだ部分（接続部材６９を含む部分）の、位置Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆの各々における、平面図を示している。
第１半導体基板１０は撮像領域１１を構成する半導体素子としてフォトダイオードＰＤおよびトランジスタＴｒ１、Ｔｒ２を有している。また、制御領域１２を構成する半導体素子としてトランジスタＴｒ３、Ｔｒ４を有している。
第１半導体基板１０の表面の上には第１配線構造３１が設けられている。第１配線構造３１は、コンタクトプラグ４４と、第１金属層４５ａ、第２金属層４５ｂおよび第３金属層４５ｃで構成された金属層群４５と、を含む導電体部を有する。また、第１配線構造３１は、第１表面絶縁層４３ａおよび第２表面絶縁層４３ｂで構成された表面絶縁膜と、層間絶縁膜４６と、を含む絶縁体部を有する。導電体部は絶縁体部に埋設されている。導電体部の一部が絶縁体部から露出していてもよい。第１配線構造３１の導電体部は、各々が電気経路を成す複数（多数）の配線を構成している。ここで、１つの配線とは、導電体部の連続した一部分である。一方、複数の配線同士は、配線構造の絶縁体部あるいは半導体基板の半導体部によって、導電体部は不連続となっている。電気回路の観点からすれば、１つの配線は１つのノードを構成する、電気的に連続な部分である。以下、第１配線構造３１の内の、或る一つの配線（基板間配線）を構成する第１配線部３１０に着目して説明を行う。
図２（ａ）に示した第１配線部３１０は、トランジスタＴｒ３、Ｔｒ４へ電気的に接続されている。第１配線部３１０は、コンタクトプラグ４４、第１金属層４５ａ、第２金属層４５ｂおよび第３金属層４５ｃを組み合わせて構成されている。
第２半導体基板２０は信号処理領域２２を構成する半導体素子としてトランジスタＴｒ６、Ｔｒ７、Ｔｒ８を示している。
第２半導体基板２０の表面の上には第２配線構造３２が設けられている。第２配線構造３２は、コンタクトプラグ５４と、第１金属層５５ａ、第２金属層５５ｂ、第３金属層５５ｃおよび第４金属層５５ｄで構成された金属層群５５と、を含む導電体部を有する。また、第２配線構造３２は、第２表面絶縁層５３ｃおよび第２表面絶縁層５３ｄで構成された表面絶縁膜と、層間絶縁膜４６と、を含む絶縁体部を有する。導電体部は絶縁体部に埋設されている。導電体部の一部が絶縁体部から露出していてもよい。以下、第１配線部３１０と同様に、第２配線構造３２の内の、或る一つの配線（基板間配線）を構成する第２配線部３２０に着目して説明を行う。
図２（ａ）に示した第２配線部３２０は、トランジスタＴｒ６およびＴｒ７へ電気的に接続されている。第２配線部３２０はコンタクトプラグ５４、第１金属層５５ａ、第２金属層５５、第３金属層５５ｃおよび第４金属層５５ｄを組み合わせて構成されている。なお、図２（ａ）では第２配線部３２０はトランジスタＴｒ６およびＴｒ７と接続されていないように見えるが、実際には各金属層が図示しない位置で連続している。
本例ではコンタクトプラグ４４とコンタクトプラグ５４の主たる材料はタングステンである。第１金属層４５ａ、第２金属層４５ｂ、第３金属層４５ｃ、第１金属層５５ａ、第２金属層５５ｂ、第３金属層５５ｃの主たる材料は銅である。第４金属層５５ｄの主たる材料はアルミニウムである。ただしこれらに限定されることはない。
第１配線構造３１と第２配線構造３２は相互に機械的に接合されて配線構造３０を成している。本例では第１配線構造３１と第２配線構造３２との接合は接着層６０よってなされている。第１配線構造３１の第１配線部３１０と第２配線構造３２の第２配線部３２０とは、導電体である接続部材６９によって相互に電気的に接続されており、第１配線部３１０と第２配線部３２０と接続部材６９とで基板間配線が構成されている。接続部材６９は、第２配線部３２０に接する導電部である第１貫通導電部６８２１と、第２配線部３２０に接する導電部である第２貫通導電部６８２２と、を有する。さらに本実施形態の接続部材６９は、連結導電部６８０と、第１配線部３１０に接する導電部である第１非貫通導電部６８１１と、第１配線部３１０に接する導電部である第２非貫通導電部６８１２とを有する。
本例では、連結導電部６８０、第１非貫通導電部６８１１、第２非貫通導電部６８１２、第１貫通導電部６８２１および第２貫通導電部６８２２の主たる材料は銅であるがタングステンでもよい。これに限らずに、接続部材６９に複数の材料を併用することもできる。例えば連結導電部６８０の主たる材料にアルミニウムを用いて、第１非貫通導電部６８１１、第２非貫通導電部６８１２、第１貫通導電部６８２１および第２貫通導電部６８２２の主たる材料にタングステンを用いることができる。
連結導電部６８０は、第１非貫通導電部６８１１と、第２非貫通導電部６８１２と、第１貫通導電部６８２１と、第２貫通導電部６８２２と、を相互に接続している。ただし、連結導電部６８０を複数設けて、一方の第１連結導電部が第１非貫通導電部６８１１と第１貫通導電部６８２１とを接続し、他方の第２連結導電部が第２非貫通導電部６８１２と第２貫通導電部６８２２を接続してもよい。
第１非貫通導電部６８１１および第２非貫通導電部６８１２は、第１配線部３１０に接している。本実施形態では、第１非貫通導電部６８１１および第２非貫通導電部６８１２は、第１配線部３１０の一部を成す第１金属層４５ａに接している。本実施形態では、第１非貫通導電部６８１１および第２非貫通導電部６８１２はそれぞれが、第１半導体基板１０を貫通している。しかし、第１非貫通導電部６８１１および第２非貫通導電部６８１２は第１配線構造３１を貫通していない。第２非貫通導電部６８１２を省略して、第１配線部３１０に接する導電部を１つとすることもできるし、第１配線部３１０に接する導電部を３つ以上としてもよい。
第１貫通導電部６８２１および第２貫通導電部６８２２は、第２配線部３２０に接している。本実施形態では、第１非貫通導電部６８１１および第２非貫通導電部６８１２は、第２配線部３２０の一部を成す第４金属層５５ｄに接続されている。本実施形体では、第１貫通導電部６８２１および第２貫通導電部６８２２はそれぞれが、第１半導体基板１０を貫通し、さらに、第１配線構造３１の層間絶縁膜４６を貫通している。
図２（ｂ）に示した平面Ａ〜Ｆについて説明する。平面Ａでは連結接続部６８０は絶縁層６２で囲まれている。平面Ｂでは第１非貫通接続部６８１１、第２非貫通接続部６８１２、第１貫通接続部６８２１および第２貫通接続部６８２２はそれぞれ第１半導体基板１０で囲まれている。平面Ｃでは第１非貫通接続部６８１１、第２非貫通接続部６８１２、第１貫通接続部６８２１および第２貫通接続部６８２２はそれぞれ層間絶縁膜４６で囲まれている。平面Ｄでは第１配線部３１０を成す第１金属層４５ａのパターンが位置しているとともに、第１貫通接続部６８２１および第２貫通接続部６８２２はそれぞれ層間絶縁膜４６で囲まれている。平面Ｅでは第１貫通接続部６８２１および第２貫通接続部６８２２はそれぞれ層間絶縁膜４６で囲まれている。平面Ｆには第２配線部３２０を成す第４金属層５５ｄのパターンが位置している。
このように、本実施形態の接続部材６９は、各々が第２配線部３２０に接続された複数の導電部（第１貫通導電部６８２１と第２貫通導電部６８２２）を有している。なお、第２配線部３２０に接する貫通導電部を複数設けていることは、図２（ｂ）に示す様に、半導体基板に平行な或る平面において、導電部が複数に分かれて位置することを意味する。複数の導電部の電位は、少なくとも第２配線部３２０を介して実質的に等しくなる。つまり電気的に連続している。このようにすることにより、仮に一方の貫通導電部に接続不良が生じても、他方の貫通導電部によって第１配線部３１０と第２配線部３２０との接続が確保される。つまり、第２配線部３２０と第１配線部３１０との接続に冗長性を持たせることにより、第２配線部３２０と第１配線部３１０との接続の信頼性を向上しているのである。第２配線部３２０に接する導電部を３つ以上としてもよい。このような接続方法によって、第１配線部３１０と第２配線部３２０との電気的接続の信頼性を高めることが可能となる。
また、ここでは第１配線部３１０に接する導電部（非貫通導電部）と第２配線部３２０に接する導電部（貫通導電部）の双方に冗長性を持たせているが、いずれか一方のみに冗長性を持たせてもよい。しかし、少なくとも第２配線部３２０の導電部（貫通導電部）に冗長性を持たせることが望ましい。これは、典型的には、第２配線部３２０に接する導電部（貫通導電部）が第１配線部３１０に接する導電部よりも、深く延在して形成されるため、先に述べたような異物による接続不良が生じやすいためである。
半導体装置においては、第１半導体基板１０に設けられた半導体素子へ接続された配線部は、半導体素子ごとに複数存在し、第２半導体基板２０に設けられた半導体素子へ接続された配線部も半導体素子ごとに複数存在する。これら配線部は対を成し、さらにこの一対の配線部と、その一対の配線部を相互に接続する接続部材を含む組が、基板間配線として多数設けられる。例えば、撮像領域１１が行列状に配列された画素で構成される場合、各列から出力される信号が信号処理領域２２へパラレル転送される場合、接続部材６９は列ごとに設けられる。例えば、撮像領域１１が３０００行×４０００列の画素アレイの構成であれば、接続部材６９は４０００個設けられ得る。この４０００個の接続部材６９のうち、たった１つの接続部材６９に問題があっても、その列の３０００個の画素の全ての動作が不安定になってしまい、その影響が許容できない場合には歩留まりを下げてしまう場合がある。しかし、接続部材６９に冗長性を持たせることにより、歩留まりを向上することができる。
図２（ａ）の他の構成について説明する。接続部材６９と半導体基板１０の間には絶縁膜６７が設けられている。この絶縁膜６７は、第１非貫通導電部６８１１、第２非貫通導電部６８１２、第１貫通導電部６８２１、第２貫通導電部６８２２のそれぞれを囲むように設けられて、半導体基板１０から接続部材６９を絶縁している。なお、図２（ｂ）では絶縁膜６７の記載を省略している。絶縁分離部４２は、接続部材６９同士を電気的に分離したり、接続部材６９と半導体素子とを電気的に分離したりする。絶縁分離部４２のレイアウト次第では絶縁膜６７を省略することもできる。また絶縁分離部４２を省略して、絶縁膜６７のみで接続部材６９同士を絶縁してもよい。信頼性向上のためには絶縁膜６７と絶縁分離部４２を併用することが望ましい。また、第１半導体基板１０、第２半導体基板２０の各々は、半導体素子を分離する素子分離部１６，２６を有する。撮像装置１は外部との通信を行うための電極パッド７８を有している。電極パッド７８は第１半導体基板１や層間絶縁膜４６等を貫通する開口７７から露出しており、図９に示したように金属ワイヤ７９が接続される。ここでは、ワイヤボンディング接続によって外部との接続を行う例を示したが、シリコン貫通電極を用いたフリップチップ接続を採用することもできる。
その他、撮像装置１においては、第１半導体基板１０の上には、第２半導体基板２０とは反対側に、光学構造４０が設けられている。光学構造４０は反射防止層６１、第１絶縁層６２、第２絶縁層７１、遮光体６３、キャップ７０、中間層７２、カラーフィルタ７３（オンチップカラーフィルタ）、マイクロレンズ７４（オンチップマイクロレンズ）を含む。第２絶縁層７１は第１絶縁層６２よりも屈折率が高く、第２絶縁層７１をコア部、第１絶縁層６２をクラッド部とする光導波路ＬＧがフォトダイオードＰＤ上に形成されている。
このように複数の半導体基板を積層した半導体装置は実装面積を小さくできる、電子機器の小型化に寄与する。複数の半導体基板の接続が、ワイヤボンディングのように半導体基板の外周の外側にではなく、半導体基板の外周の内側で行われることも実装面積の縮小の要因である。半導体装置が撮像装置である場合、電子機器としては、例えばデジタルカメラやカメラ機能付きの情報端末である。電子機器は、液晶ディスプレイやＥＬディスプレイなどの表示装置をさらに備えることができ、撮像装置で撮影された画像を表示することができる。表示装置がタッチパネルを構成していてもよい。
以下、図２（ａ）に示した撮像装置を例に、半導体装置の製造方法を説明する。典型的な半導体装置（半導体チップ）は、シリコンからなる半導体基板を含む半導体ウエハの複数の領域ごとに集積回路を形成した後、半導体ウエハを分割（ダイシング）して形成される。以下、分割前の半導体基板と分割後の半導体基板を特に区別せずに説明する。
まず、図３（ａ）に示すように、第１半導体基板１０に、撮像領域１１と制御領域１２を形成する。フォトダイオードＰＤは、ウェル領域（または基板）としてのｐ型半導体領域１３に形成された、ｎ型半導体領域１４と基板表面側のｐ型半導体領域１５である。基板表面上にはゲート絶縁膜を介してゲート電極を形成し、ゲート電極と対のソース／ドレイン領域を形成してＭＯＳトランジスタを形成する。図３（ａ）には、画素回路の複数のＭＯＳトランジスタを代表して、２つのトランジスタＴｒ１、Ｔｒ２を示す。フォトダイオード（ＰＤ）に隣接するトランジスタＴｒ１が転送トランジスタに相当し、そのドレイン領域がフローティングディフージョン（ＦＤ）に相当する。トランジスタＴｒ２はリセットトランジスタに相当する。各単位画素が素子分離部１６で分離される。
一方、制御領域１２側では、制御回路を構成する複数のＭＯＳトランジスタを形成する。図３（ａ）には、駆動回路の複数のＭＯＳトランジスタを代表して、２つのトランジスタＴｒ３、Ｔｒ４を示す。
次いで、第１半導体基板１０の表面上に、酸化シリコンからなる第１表面絶縁層４３ａと窒化シリコンからなる第２表面絶縁層４３ｂを順次積層してなる表面絶縁膜を形成する。さらに、多層膜である層間絶縁膜４６の一層目を形成する。その後、１層目の層間絶縁層および表面絶縁層にコンタクトホールを形成し、コンタクトホールをタングステン等で埋めることにより、適当なトランジスタに接続するコンタクトプラグ４４を形成する。第２表面絶縁層４３ｂはコンタクトホール形成時のエッチングストッパとして機能する。
また、第２表面絶縁層４３ｂを形成した後、第１半導体基板１０のｐ型半導体領域３３内の所望の領域を分離する絶縁分離部４２を形成する。絶縁分離部４２は、第２表面絶縁層４３ｂを形成後、第１半導体基板１０の所望の位置を表面側から開口し、絶縁材料を埋め込むことで形成される。この絶縁分離部４２は、後で形成される接続部材６９を囲む領域に形成されるものである。
次いで、コンタクトプラグ４４に接続するように、層間絶縁層を介して複数層（本例では３層）の金属層を形成して第１配線構造３１を形成する。金属層の主たる材料が銅である場合には、金属層はＴｉおよび／またはＴｉＮからなるバリアメタル層を含むことができ、層間絶縁膜はＳｉＮやＳｉＣ等からなる拡散防止層を含むことが出来る。銅配線はダマシン法等の公知の方法で形成される。
これまでの工程で、中間構造体として、撮像領域１１及び制御領域１２が設けられた第１半導体基板１０と、第１配線構造３１を含む第１半導体ウエハ１１１が第１部品として形成される。第１配線構造３１は、後述する接続部材６９を形成した後に基板間配線の第１配線部３１０となる第１配線３１１を含んでいる。第１配線３１１は第１配線構造３１の一部として第１半導体基板１０に支持されている。
一方、図３（ｂ）に示すように、第２半導体基板２０に、信号処理領域２２を形成する。すなわち、第２半導体基板２０の表面のｐ型半導体領域２３に、素子分離部２６で分離されるように信号処理回路を構成する複数のＭＯＳトランジスタを形成する。ここでは、複数のＭＯＳトランジスタを、トランジスタＴｒ６，Ｔｒ７、Ｔｒ８で代表する。ロジック回路は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有することができる。
次いで、第２半導体基板２０の表面上に、第１表面絶縁層５３ａと第２表面絶縁層５３ｂを順次積層した表面絶縁膜を形成する。そして、第１配線構造３１と同様にして、コンタクトプラグ５４、金属層群５５および層間絶縁膜５６を形成する。アルミニウムを主たる材料とする第４金属層５５ｄは、Ｔｉおよび／またはＴｉＮからなるバリアメタルを含むことができる。
第２配線構造３２の上には、第１半導体基板１０と第２半導体基板２０の貼り合わせの際に生じ得る反りを軽減するための応力緩和膜５９を形成することが好ましい。応力緩和膜５９は、例えばＰ−ＳｉＮ膜又はＰ−ＳｉＯＮ膜（プラズマ窒酸化膜）を１００〜２０００ｎｍで成膜することで形成することができる。
これまでの工程で、中間構造体として信号処理領域２２が設けられた第２半導体基板２０と、第２配線構造３２を含む第２半導体ウエハ２２２が第２部品として形成される。第２配線構造３２は、後述する接続部材６９を形成した後に基板間配線の第２配線部３２０となる第２配線３２２を含んでいる。第１配線３１１は第１配線構造３１の一部として第１半導体基板１０に支持されている。
次に、図３（ｃ）に示すように、第１半導体ウエハ１１１と第２半導体ウエハ２２２とを積層して、貼り合わせて接合する。本例では、第１半導体基板１０と第２半導体基板２０との間に第１配線構造３１と第２配線構造３２とが位置するように、第１半導体ウエハ１１１と第２半導体ウエハ２２２とが接合される。貼り合わせは、例えば接着剤にて行う。本例では、画素領域が構成された第１半導体基板１０を上に配置し、第２半導体基板２０を下に配置して貼り合わせる。
また、本例では、接着層６０を介して第１半導体基板１０上の第１配線構造３１と第２半導体基板２０上の第２配線構造３２とを貼り合わせる例としたが、この他、プラズマ接合で貼り合わせる例としてもよい。プラズマ接合の場合には、第１配線構造３１と第２配線構造３２の接合面に、それぞれプラズマＴＥＯＳ膜、プラズマＳｉＮ膜、ＳｉＯＮ膜（ブロック膜）、あるいは、ＳｉＣ膜などを形成する。この膜が形成された接合面をプラズマ処理して重ね合わせ、その後、アニール処理して両者を接合する。貼り合わせ処理は、配線などに影響を与えない４００℃以下の低温プロセスで行うことが好ましい。第１半導体基板１０と第２半導体基板２０とが積層して貼り合わされることにより、２つの半導体ウエハの積層体３００が形成される。この状態においては、第１配線３１１と第２配線３２２は非導通の状態である。
次に、このようにして用意された積層体３００に、第１配線３１１と第２配線３２２とを導通させるための接続部材６９を形成する。まず、第１半導体基板１０の裏面側から機械研磨や化学機械研磨（ＣＭＰ）、ウェットエッチングやドレイエッチングを用いて第１半導体基板１０を薄化する。この薄化前の第１半導体基板１０の厚さは例えば６００μｍ程度であるが、薄化後の第１半導体基板１０の厚さは例えば１０μｍ以下、典型的には３〜５μｍ程度となる。本実施形態では、信号処理領域２２を有する第２半導体基板２０を支持基板に用いて第１半導体基板１０の薄化が行われる。この第１半導体基板１０の裏面が光入射面となり、いわゆる裏面照射型の撮像装置が得られる。半導体装置の用途によっては薄化は必須ではないが、第１半導体基板１０を薄化することで後述する貫通接続孔や非貫通接続孔を形成する時間を短縮できる。
次に、図４（ｄ）に示すように、第１半導体基板１０の裏面上に、反射防止層６１を形成する。反射防止層６１は、例えばＳｉＮ，ＴａＯ２又はＨｆＯ２を５〜１００ｎｍで成膜することができる。必要な熱処理を行うことで暗電流が抑制する効果を付加することができる。その後、反射防止層６１上に、プラズマＳｉＯ膜を１００〜１５００ｎｍの厚みに成膜することにより、第１絶縁層６２を形成する。
さらに、図４（ｄ）に示すように、絶縁分離部４２の内側の所望の領域に連結溝６４を形成し、遮光が必要な遮光領域に、遮光体用溝８２を形成する。この連結溝６４及び遮光体用溝８２は、第１半導体基板１０の裏面側に形成された第１絶縁層６２上面からエッチングにより開口を形成することで形成し、例えば第１半導体基板１０に達しない深さに形成する。
さらに、図４（ｄ）に示すように、絶縁分離部４２の内側に形成された連結溝６４の所望の底部領域から第１配線構造３１の金属層群４５の任意の金属層（本例では第１半導体基板１０に最も近い第１金属層４５ａ）に達する直前の深さまで掘り込む。この時の掘り込みは、第１半導体ウエハ１１１の裏面側（第１半導体基板１０に対して第１配線構造３１側とは反対側）に設けられたマスクパターンを用いて、ドライエッチングにより行うことができる。マスクパターンに対応して、第１配線３１１に達する第１非貫通接続孔６５１および第２非貫通接続孔６５２を形成する。第１非貫通接続孔６５１および第２非貫通接続孔６５２は少なくとも第１半導体基板１０を貫通する深さとすることが好ましい。ここでは２つの非貫通接続孔を設ける例を示しているが、１つでもよいし３つ以上でもよい。
また、同じく、絶縁分離部４２の内側に形成された連結溝６４の所望の底部領域から第２配線構造３２の金属層群５５の任意の金属層（本例では第２半導体基板２０から最も離れた第４金属層５５ｄ）に達する直前の深さまで掘り込む。この時の掘り込みは、第１半導体ウエハ１１１の裏面側（第１半導体基板１０に対して第１配線構造３１側とは反対側）に設けられたマスクパターンを用いて、ドライエッチングにより行うことができる。マスクパターンに対応して、第２配線３２２に達する第１貫通接続孔６６１および第２貫通接続孔６６２を形成する。このときのマスクパターンは、有機材料であってもよいが、いわゆるハードマスクとして、無機材料を用いることで接続孔の形成を良好にすることができる。また、ここでは貼り合せ後に接続孔を形成するとしたが、貼り合わせ前の第１半導体ウエハ１１１に予め適当な深さの接続孔を形成しておくこともできる。
第１非貫通接続孔６５１と第２非貫通接続孔６５２の形成、および、第１貫通接続孔６６１と第２貫通接続孔６６２の形成は、いずれも第１半導体ウエハ１１１の、第２半導体ウエハ２２２側とは反対側から第１配線３１１や第２配線３２２に向かって行われる。第１貫通接続孔６６１および第２貫通接続孔６６２の形成を第２半導体ウエハ２２２側からではなく第１半導体ウエハ１１１側から行うのは第１配線３１１との接続を容易にするためである。
第２配線３２２に達する直前の第１貫通接続孔６６１および第２貫通接続孔６６２の深さは、少なくとも第１半導体基板１０を貫通する深さであることが好ましいが、第１配線構造３１をも貫通する深さとすることが好ましい。ここでは２つの非貫通接続孔を設ける例を示しているが、１つでもよいし３つ以上でもよい。
ここで、非貫通接続孔（第１非貫通接続孔６５１および第２非貫通接続孔６５２）と貫通接続孔（第１貫通接続孔６６１および第２貫通接続孔６６２）は、貫通接続孔が非貫通接続孔よりも深く形成される。これら深さの異なる接続孔は、並行して同時に形成することも可能であるが、別々の段階で形成することが好ましい。その場合、貫通接続孔を非貫通接続孔よりも先に形成することが好ましい。この理由を説明する。接続孔の形成不良は、図９に示したように、異物５３１が原因となり得るが、先の接続孔の形成時に発生した副生成物が後の接続孔の形成時の異物となる場合がある。異物５３１や異物５３２は様々なタイミングで積層体３００に付着する。とりわけ、接続孔の形成装置や導電材料の成膜装置などの中で、加工中に生じる異物が原因となる場合には、洗浄等による異物の除去が困難であるため、異物が接続孔の掘り込みや導電材料の埋め込みへ与える影響は大きい。副生成物の発生は浅い接続孔（非貫通接続孔）の形成時よりも深い接続孔（貫通接続孔）の形成時に生じやすい。また、異物が形成不良の原因になるのも浅い接続孔（非貫通接続孔）の形成時よりも深い接続孔（貫通接続孔）の形成時である。したがって、深い接続孔を先に形成することで、深い接続孔を良好に形成できるのである。
このとき、貫通接続孔６６１、６６２の直径は第１非貫通接続孔６５１および第２非貫通接続孔６５２の直径の１．５〜１０倍程度大きくすることが好ましく、より好ましくは、３〜４倍程度大きく形成する。なお、貫通接続孔および非貫通接続孔の径の比較は、第２半導体基板２０に平行な同一平面内で比較すべきである。
第１貫通接続孔６６１および第２貫通接続孔６６２の直径が第１非貫通接続孔６５１および第２非貫通接続孔６５２の１．５倍よりも小さい場合には、第１貫通接続孔６６１および第２貫通接続孔６６２のアスペクト比が大きくなる。そのため、後の段階で導電材料を孔内に埋め込む際に、ボイドが発生するおそれがある。また、第１貫通接続孔６６１および第２貫通接続孔６６２の直径が第１非貫通接続孔６５１および第２非貫通接続孔６５２の１０倍よりも大きい場合には、第１貫通接続孔６６１および第２貫通接続孔６６２の占める領域が大きくなる。そのため、装置の小型化が実施できないという問題がある。したがって、第１貫通接続孔６６１および第２貫通接続孔６６２の直径を第１非貫通接続孔６５１および第２非貫通接続孔６５２の直径の１．５〜１０倍程度大きくすることが好ましい。そうすることで、導電材料の埋め込みに最適なアスペクト比で、かつ、レイアウトスペースも大きくならない孔とすることができる。
第１非貫通接続孔６５１および第２非貫通接続孔６５２、及び第１貫通接続孔６６１および第２貫通接続孔６６２は、第１半導体基板１０を薄化後に形成するので、アスペクト比が小さくなり、微細孔として形成することができる。なお、薄化しない場合には、第１非貫通接続孔６５１および第２非貫通接続孔６５２を貼り合せ工程の前に予め形成することもできる。また、第１非貫通接続孔６５１および第２非貫通接続孔６５２は、第１半導体基板１０上部の第１配線構造３１のうち、最下層、すなわち、第１半導体基板１０に最も近い側の第１金属層４５ａに達する直前まで開口して形成される。そのため、開口深さがより浅くなり、微細孔に形成に有利になる。１対の接続に対し複数形成されているため、異物・ボイド、アライメント不良等に伴う導通不良確立を低減することができる。なお、ここでは貫通接続孔、非貫通接続孔は深さ方向において径が一定である円筒形状だが、貫通接続孔と非貫通接続孔の少なくとも一方を、配線に向かって径が細くなるような順テーパー形状とすることで導電材料の埋め込みが容易になる。
次に、第１非貫通接続孔６５１および第２非貫通接続孔６５２、及び第１貫通接続孔６６１および第２貫通接続孔６６２の側壁及び底部を含む領域に、例えばＳｉＯ２膜から成る絶縁膜６７を成膜し、その後エッチバックする。これにより、図４（ａ）に示すように第１非貫通接続孔６５１および第２非貫通接続孔６５２及び第１貫通接続孔６６１および第２貫通接続孔６６２の側壁のみに絶縁膜６７を残す。その後、第１非貫通接続孔６５１および第２非貫通接続孔６５２及び第１貫通接続孔６６１および第２貫通接続孔６６２の底部をさらにエッチング除去する。これにより、第１非貫通接続孔６５１および第２非貫通接続孔６５２においては、第１配線構造３１の金属層（第１金属層４５ａ）を、第１貫通接続孔６６１および第２貫通接続孔６６２においては第２配線構造３２の金属層（第４金属層５５ｄ）を露出させる。
この結果、第１非貫通接続孔６５１および第２非貫通接続孔６５２は、は第１配線構造３１に設けられた、第１配線３１１の第１金属層４５ａに達する。また、第１貫通接続孔６６１および第２貫通接続孔６６２は、第１配線構造３１及び第２配線構造３２の接合面（接着層６０）を貫通し、第２配線構造３２に設けられた、第２配線３２２の第４金属層５５ｄに達する。なお、貫通接続孔が第２配線構造３２に埋設された金属層に達するには、第１配線構造３１に加えて第２配線構造３２の一部を掘り込む必要がある。しかし、第２半導体ウエハ２２２における第２配線３２２が第２配線構造３２の表面に露出している場合には、第１半導体基板１０および第１配線構造３１の掘り込みで足りるため、第２半導体ウエハ２２２を掘り込む必要はない。また、第１配線３１１が第１配線構造３１の表面に露出している場合には非貫通接続孔の形成を省略することもできる。
その後、図４（ｅ）に示すように、連結溝６４、遮光体用溝８２、第１非貫通接続孔６５１および第２非貫通接続孔６５２、第１貫通接続孔６６１および第２貫通接続孔６６２を含む領域に、例えば、銅やタングステンなどの導電材料を堆積する。そして、ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｉｎｇ）法で表面を研磨して、余分な導電材料を除去する。これにより、連結溝６４、遮光体用溝８２、第１非貫通接続孔６５１および第２非貫通接続孔６５２、第１貫通接続孔６６１および第２貫通接続孔６６２の内部の導電材料のみを残存させる。つまり、いわゆるダマシン法を用いて接続部材６９を形成する。本例では溝（トレンチ）と孔（ビア）の双方を形成後に溝および孔に導電材料を埋め込むデュアルダマシン法を採用している。また、デュアルダマシン法の内でも、本例では溝（トレンチ）を孔（ビア）の前に形成するトレンチフェーストのデュアルダマシン法を用いているが、孔（ビア）を溝（トレンチ）の前に形成するビアファーストのデュアルダマシン法を用いてもよい。なお、導電材料として銅の埋め込みにはメッキ法を用いることができ、タングステンの埋め込みにはスパッタ法やＣＶＤ法を用いることもできる。また、遮光体６３もダマシン法によって形成される。そして、連結溝６４、遮光体用溝８２、第１非貫通接続孔６５１および第２非貫通接続孔６５２、及び第１貫通接続孔６６１および第２貫通接続孔６６２が導電材料で埋め込まれる。第１配線構造３１に形成された金属層群４５と第２配線構造３２に形成された金属層群５５とが電気的に接続される。これにより、絶縁分離部４２内の領域では、接続部材６９が形成されると共に、遮光領域では遮光体６３が形成される。第１非貫通接続孔６５１および第２非貫通接続孔６５２内に非貫通導電部６８１１、６８１２がそれぞれ形成される。第１貫通接続孔６６１および第２貫通接続孔６６２内に貫通導電部６８２１、６８２２がそれぞれ形成される。そして、連結溝６４に形成されたダマシン配線からなる連結導電部６８０により非貫通導電部６８１１、６８１２と貫通導電部６８２１、６８２２とが電気的に接続される。
そして、このとき、第２半導体基板２０上の第２配線構造３２に形成された第４金属層５５ｄにはバリアメタル層が形成されるため、接続部材６９を銅で形成した場合でも、銅の拡散が防止される。また、第１非貫通接続孔６５１および第２非貫通接続孔６５２及び第１貫通接続孔６６１および第２貫通接続孔６６２の孔内における第１半導体基板１０を貫通する側壁には、絶縁膜６７が形成されている。このため、接続部材６９と第１半導体基板１０とが電気的に分離されており、接続されることがない。また、本実施形態例では、接続部材６９は、第１半導体基板１０に形成された絶縁分離部４２の領域内に形成されるので、これによっても、接続部材６９と第１半導体基板１０が電気的に接続されることが防止される。
本実施形態例の接続部材６９の形成工程では、連結溝６４と遮光体用溝８２、第１非貫通接続孔６５１および第２非貫通接続孔６５２、第１貫通接続孔６６１および第２貫通接続孔６６２を３段階に分けて形成し、銅を埋め込むダマシン法を用いた。しかし、これに限られるものでは無い。第１半導体基板１０上部の第１配線構造３１の第１金属層４５ａと、第２半導体基板２０上部の第２配線構造３２の第４金属層５５ｄとが電気的に接続される接続部材６９が形成される例であれば種々の変更が可能である。
たとえば、接続部材６９は、ＣＶＤ法やスパッタ法などにより形成し、通常のリソグラフィーとドライエッチングにより形成することも可能であるが、金属層を積み上げることにより感度劣化が許容し難くなる。このため、絶縁膜の積み増しが少ないダマシン配線構造を適用することが望ましい。
また、本例では、遮光体６３を形成するための遮光体用溝８２を、接続部材６９を形成するための連結溝６４と同時に加工する構成とした。しかし、連結溝６４、第１非貫通接続孔６５１および第２非貫通接続孔６５２、第１貫通接続孔６６１および第２貫通接続孔６６２及び絶縁分離部４２の形成後に遮光体用溝８２を形成してもよい。この場合にも、遮光体用溝８２は、連結溝６４と同層に形成する。また、遮光体用溝８２内への導電材料の埋め込みは、連結溝６４、第１非貫通接続孔６５１および第２非貫通接続孔６５２、第１貫通接続孔６６１および第２貫通接続孔６６２への導電材料の埋め込みと並行して同時に行う。遮光体用溝８２を連結溝６４、第１非貫通接続孔６５１および第２非貫通接続孔６５２、及び第１貫通接続孔６６１および第２貫通接続孔６６２と同時に加工する方が工程としては簡略化される。しかしながら、この場合には、絶縁分離部４２を形成する際に遮光体用溝８２内にも絶縁分離部４２が形成されてしまい、所望の遮光体６３の線幅が得られない可能性がある。画素の微細化が進んだ場合は、遮光体用溝８２を連結溝６４、第１非貫通接続孔６５１および第２非貫通接続孔６５２、及び第１貫通接続孔６６１および第２貫通接続孔６６２と別段階で形成する方がより望ましい。
遮光体６３は、接続部材６９を形成する前の工程において、タングステンやアルミニウムなどによって別に形成することもできるが、接続部材６９の形成と同時のダマシン法によって形成することにより、工程を簡略できる。それと共に、第１半導体基板１０の受光部側（裏面側）の絶縁膜厚を薄膜化することができ、感度向上に寄与できる。
また、第１貫通接続孔６６１および第２貫通接続孔６６２は第１非貫通接続孔６５１および第２非貫通接続孔６５２の深さに対して、１．５〜１０倍の範囲内で深くなる。そのため、同じ開口サイズでは、第１非貫通接続孔６５１および第２非貫通接続孔６５２が導電材料で埋め込まれても、第１貫通接続孔６６１および第２貫通接続孔６６２内の導電材料にボイドを生じることがあり得る。
本実施形態例では、深さに応じて、開口サイズの異なる第１貫通接続孔６６１および第２貫通接続孔６６２及び第１非貫通接続孔６５１および第２非貫通接続孔６５２を開口する。このことにより、導電材料の埋め込みに最適なアスペクト比で、かつ、レイアウトスペースも大きくならない孔を形成することを可能としている。これにより、深さの深い第１貫通接続孔６６１および第２貫通接続孔６６２においても、導電材料の埋め込み時におけるボイドの発生を防止することができる。
また、本実施形態例では、第１非貫通接続孔６５１および第２非貫通接続孔６５２は第１半導体基板１０上部の第１配線構造３１の最下層の第３金属層４５ｃに接続する構成としている。そのため、第１非貫通接続孔６５１および第２非貫通接続孔６５２の周辺やその直下のスペースを、配線を通すことのできる有効スペースとして活用できる。このため、チップの縮小化に有利に働く。
なお、本実施形態例では、接続部材６９と第１半導体基板１０との絶縁は、絶縁膜６７及び、絶縁分離部４２で行う例としたが、どちらか一方で構成する例としてもよい。絶縁分離部４２を形成しない場合には、絶縁分離部４２分の領域が必要無くなるので、画素面積の縮小や、フォトダイオード（ＰＤ）の面積の拡大が可能となる。
次に、図４（ｆ）に示すように、接続部材６９、及び遮光体６３の上部を覆うように、１０〜１５０ｎｍのＳｉＮ膜、又はＳｉＣＮ膜であるキャップ７０を形成する。その後、フォトダイオード（ＰＤ）上部の低屈折率の絶縁層６２に開口部を形成し、その開口部を含む所望の領域に絶縁層６２より高い屈折率を有する高屈折率の絶縁層７１を成膜する。高屈折率の絶縁層７１としては、例えば、ＳｉＮや樹脂を用いることができ、開口部に形成された高屈折率の絶縁層７１をコア、低屈折率の絶縁層６２をクラッドとした光導波路ＬＧが構成される。光導波路ＬＧを形成することにより、第１半導体基板１０の裏面側から入射してくる光は、効率よくフォトダイオード（ＰＤ）に集光される。その後、絶縁層６２を含む全面に中間層７２を形成して平坦化する。本実施形態例では、キャップ７０と、絶縁層７１を別の工程で別々に形成したが、絶縁層７１がキャップ７０を兼用する例としてもよい。また、本実施形態例では、フォトダイオード（ＰＤ）の光入射面側に光導波路ＬＧを形成する例としたが、光導波路ＬＧを形成しない例としてもよい。
また、図４（ｆ）に示すように、中間層７２上に各画素に対応して例えば赤（Ｒ）、緑（Ｇ）、青（Ｂ）に対して光透過性を有するカラーフィルタ７３を形成する。カラーフィルタ７３は、所望の色の顔料又は染料が含有された有機膜を成膜し、パターニングすることにより、所望の画素アレイを構成するフォトダイオード（ＰＤ）上部に形成することができる。カラーフィルタ７３は原色光を選択的に透過する光透過部に加えて、原色光に対する補色光やまたは白色光を透過する光透過部を有していてもよい。その後、カラーフィルタ７３上部を含む撮像領域にマイクロレンズ７４が形成される。
その後、第１半導体基板１０上部に形成された絶縁層６２等をエッチングし、第１半導体基板１０を露出させる。さらに第１半導体基板１０、層間絶縁膜４６を順次エッチングして、図２（ａ）に示すように、第２半導体基板２０上部に形成された第２配線構造３２に形成された第４金属層５５ｄが露出するまで開口７７を形成する。そして、このようにして露出された第４金属層５５ｄは、外部配線との接続を行う際に用いられる電極パッド７８とされる。そして、２つ半導体ウエハを接合して形成された積層体３００は、その後、積層体３００の第１半導体ウエハ１１１と第２半導体ウエハ２２２を一括してダイシング加工することにより各チップに分割される。分割された第１半導体ウエハ１１１は第１部材１００を構成し、分割された第２半導体ウエハ２２２は第２部材２００を構成する。これにより、第１部材１００と第２部材２００および接続部材６９を備える半導体装置１が得られる。このようにして形成された半導体装置１は、図９に示すのと同様にして、電極パッド７８にボンディングワイヤが接続される。なお、第１半導体ウエハ１１１と第２半導体ウエハ２２２をそれぞれ別々にダイシングしてもよい。その場合には、第１半導体ウエハ１１１をダイシングして得られた第１チップを第１部品、第２半導体ウエハ２２２をダイシングして得られた第２チップを第２部品とすることができる。つまり、第１チップと第２チップを貼り合せた後に接続部材６９を形成することも可能である。
図５を用いて第２実施形態の一例を説明する。図５（ａ）は、図１（ｂ）のような構成を採用した際の図１（ａ）のＰ−Ｑ断面における断面図を示している。図５（ｂ）は、図５（ａ）で点線で囲んだ部分（接続部材６９を含む部分）の、位置Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆの各々における、平面図を示している。本実施形態は、接続部材６９の構造以外は第１実施形態と同様であるので説明を省略する。
第２実施形態の接続部材６９は第１共通貫通導電部６８３１と第２共通貫通導電部６８３２を有する。第１共通貫通導電部６８３１と第２共通貫通導電部６８３２はそれぞれが、第１配線部３１０および第２配線部３２０に接続されている。第１共通貫通導電部６８３１は、第１実施形態において別々に設けられた第１非貫通導電部６８１１と第１貫通導電部６８２１とを一体化したものに相当し、これらの導電部を兼ねる。同様に、第２共通貫通導電部６８３２は、第１実施形態において別々に設けられた第２非貫通導電部６８１２と第２貫通導電部６８２２とを一体化したものに相当する。このように、第１配線部３１０と第２配線部３２０とを共通に接続する導電部（共通貫通導電部）を複数設けることにより、接続部材６９の冗長性を高め、電気的接続の信頼性を高めている。なお、共通貫通導電部を用いる場合には、連結導電部を省略することもできる。共通貫通導電部に加え、専ら第１配線部３１０に接続する非貫通導電部や、専ら第２配線部３２０に接続する貫通導電部を設けてもよい。また、本実施形態では、第２配線部３２０を第１パターン３２０１と第２パターン３２０２とに分けている。第１パターン３２０１と第２パターン３２０２は同じ第２配線部３２０の一部であり、両方とも同一の第４金属層５５ｄに形成されている。第１パターン３２０１と第２パターン３２０２は第４金属層５５ｄとは別の金属層を介して電気的に連続している。第１配線部３１０も同様に第１パターン３１０１と第２パターン３１０２に分けることが出来る。第１実施形態においても同様に、第１配線部３１０および第２配線部３２０の少なくとも一方を同一レベルの金属層内の複数の金属パターンに分けることができる。
図６を用いて第３実施形態の一例を説明する。図６（ａ）は、図１（ｂ）のような構成を採用した際の図１（ａ）のＰ−Ｑ断面における断面図を示している。図６（ｂ）は、図６（ａ）で点線で囲んだ部分（接続部材６９を含む部分）の、位置Ａ、Ｃ、Ｄ、Ｅ、Ｆの各々における、平面図を示している。本実施形態は、接続部材６９およびその近傍の構造以外は第１実施形態と同様であるので説明を省略する。
本実施形態では、予め第１半導体基板１０の一部が除去されており、接続部材６９の導電部は第１半導体基板１０を貫通しない。そのため、図６（ｂ）では、図２（ｂ）、図５（ｂ）に平面Ｂに示す様な、導電部の周囲に半導体基板が位置するような平面は存在しない。第１半導体ウエハを貫通する貫通導電部は第１貫通導電部６８２１と第２貫通導電部６８２２の二つ設けられている。これにより、接続部材６９の信頼性が向上する。第１配線部３１０用の非貫通導電部６８１は、第１半導体基板１０を貫通しない分だけ短くて済むため、本例のように単数でもよいが、第１配線部３１０に接する導電部を複数設けてもよい。また、第１配線部３１０に接する導電部を複数設けて、第２配線部３２０に接する貫通導電部を第１配線部３１０に接する導電部よりも多くしてもよい。なお、第１配線部３１０が接続された半導体素子を含む回路の構成によっては、第１配線部３１０に接する導電部を第２配線部３２０に接する導電部よりも多くしてもよい。これは、例えば第１半導体基板１０側の第１配線部３１０の信号を、第２半導体基板２０側の複数の回路に分配するような場合に好適である。
また、本実施形態では接続部材６９の連結導電部６８０を電極パッドとして用いており、電極パッド７８用の開口７７を省略している。他の実施形態でも同様に、接続部材６９を電極パッドとして用いることもできる。接続部材６９を電極パッドとして用いる場合には、接続部材６９の連結導電部６８０をアルミニウムで構成し、第１配線部３１０に接する非貫通導電部および第２配線部３２０に接する貫通導電部をタングステンで構成するとよい。これは、アルミニウムは耐食性に優れるため、電極パッドの材料として好適であるからである。
また、本実施形態では、第１貫通導電部６８２１と第２貫通導電部６８２２の径が異なっている。ここでは、第１貫通導電部６８２１の径が、第２貫通導電部６８２２の径よりも大きい。貫通導電部の径を異ならせることにより、発生し得る異物の大きさに応じて接続の信頼性を確保することができる。これは、導電部の径の大きさに比例して異物が存在する確率が高くなるためである。つまり、導電部の径が大きければ一義的に接続の信頼性が向上するわけではなく、導電部の径が小さい方が接続の信頼性が向上する場合があるからである。
図７を用いて、連結導電部６８０と、複数の貫通導電部（第１貫通導電部６８２１および第２貫通導電部６８２２）、複数の非貫通導電部（第１非貫通導電部６８１１および第２非貫通導電部６８１２）と、第２配線部３２０との位置関係について変形例を説明する。図７では、複数の貫通導電部と複数の非貫通導電部の双方について説明するが、いずれか一方のみについて成り立っていてもよい。図７（ａ）〜（ｄ）では図２（ｂ）において平面Ａ〜Ｆに分けて記載した各平面におけるレイアウトを重ねて示している。
接続部材６９による接続の信頼性には、接続孔を設ける段階の精度と、導電部を設ける際の精度に加え、第１半導体ウエハ１１１と第２半導体ウエハ２２２との貼り合わせのための位置合わせを行う段階の精度（アライメント精度）も重要である。
図７（ａ）に示す第１例のように、第１貫通導電部６８２１と第２貫通導電部６８２２とを結ぶ直線上以外に第１非貫通導電部６８１１および第２非貫通導電部６８１２の少なくとも一方を設けると良い。さらに第１貫通導電部６８２１と第２貫通導電部６８２２とを結ぶ直線と第１非貫通導電部６８１１と第２非貫通導電部６８１２とを結ぶ直線が交差することが好ましい。このようにすると、アライメントが多少ずれても、接続が確保されやすくなる。
図７（ｂ）に示す第２例のように、連結導電部６８０を同一レベルの金属層内の複数の金属パターンに分けて設けてもよい。図７（ｂ）では、第１非貫通導電部６８１１と第１貫通導電部６８２１とを連結する第１連結導電部６８０１と、第２非貫通導電部６８１２と第２貫通導電部６８２２とを連結する第２連結導電部６８０２とが設けられている。これら第１連結導電部６８０１と第２連結導電部６８０２同一レベルの金属層内の別々の金属パターンで構成される。
図７（ｃ）に示す第３例のように、第１貫通導電部６８２１と第２貫通導電部６８２２との平面形状を非相似形にしてもよい。本例では、第１貫通導電部６８２１は円柱形状であり、第２貫通導電部６８２２は円筒形状であり、第２貫通導電部６８２２が第１貫通導電部６８２１を囲んでいる。同様に、本例では、第１非貫通導電部６８１１は円柱形状であり、第２非貫通導電部６８１２は円筒形状であり、第２非貫通導電部６８１２が第１非貫通導電部６８１１を囲んでいる。
図７（ｄ）に示す第４例のように、第２配線部３２０を同一レベルの金属層内の第１パターン３２０１と第２パターン３２０２とに分けることもできる。第１パターン３２０１と第２パターン３２０２は同じ第２配線部３２０第４金属層５５ｄの金属パターンであり、第１パターン３２０１と第２パターン３２０２は図示しない金属層を介して電気的に連続している。第１配線部３１０も同様に第１パターン３１０１と第２パターン３１０２に分けることが出来る。このように配線を複数のパターンに分けることによりさらに接続の信頼性が向上する。また、本例では、第２例と同様に、連結導電部が複数に分かれて、第１連結導電部６８０１と第２連結導電部６８０２として配されている。第１貫通導電部６８２１は第２配線部３２０の第１パターン３２０１に接続され、第１非貫通導電部６８１１は第１配線部３１０の第１パターン３１０１に接続され、第１連結導電部６８０１は第１貫通導電部６８２１と第１非貫通導電部６８１１とを連結している。第２貫通導電部６８２２は第２配線部３２０の第２パターン３２０２に接続され、第２非貫通導電部６８１２は第１配線部３１０の第２パターン３１０２に接続され、第２連結導電部６８０２は第２貫通導電部６８２２と第２非貫通導電部６８１２とを連結している。
ここまでは、図８（ａ）に記載したように、第１半導体基板１０、第１配線構造３１、第２配線構造３２、第２半導体基板２０がこの順に位置する形態を説明したが、これに限ったものではない。図８（ａ）〜（ｄ）は、いずれも第１半導体ウエハ１１１と、第２半導体ウエハ２２２とを貼り合わせた積層体３００に接続部材６９を形成したものであるが、第１半導体ウエハ１１１と第２半導体ウエハ２２２の向きが異なるものである。第１半導体ウエハ１１１は第１半導体素子１０１および第１半導体素子１０１に接続された第１配線部３１０を含む第１配線構造３１を備える。第２半導体ウエハ２２２は第２半導体素子２０２および第２半導体素子２０２に接続された第２配線部３２０を含む第２配線構造３２を備える。第１配線部３１０と第２配線部３２０を備える接続部材６９が設けられている。接続部材６９は、各々が第１半導体ウエハ１１１を貫通して第２配線部３２０と導通する複数の貫通導電部（第１貫通導電部６８２１と第２貫通導電部６８２２）を有する。また、接続部材６９は、各々が第１配線部３１０と導通する導電部（第１非貫通導電部６８１１と第２非貫通導電部６８１２）を有することができる。また、接続部材６９は貫通導電部と導電部を連結する連結導電部６８０を有することができる。以上の点で図８（ａ）〜（ｂ）は共通している。上述したように、貫通導電部は、対応する部分に第１半導体ウエハ１１１を貫通して第２配線部３２０に達する複数の貫通接続孔を形成する段階と、複数の貫通接続孔の各々の内部に、第２配線部３２０に接する導電部を形成する段階とによって形成することができる。第１配線部３１０用の導電部についても同様である。
図８（ｂ）は、第１配線構造３１、第１半導体基板１０、第２配線構造３２、第２半導体基板２０の順に位置する形態を示している。複数の貫通導電部６８２１、６８２２は、第１半導体ウエハ１１１（詳細には第１半導体基板１０および第１配線構造３１）を貫通して、第２配線部３２０に接続して設けられる。第１配線部３１０に接続される非貫通導電部６８１０はそれほど深く形成されないため、単数としているが、複数設けてもよい。
図８（ｃ）は、第１半導体基板１０、第１配線構造３１、第２半導体基板２０、第２配線構造３２の順に位置する形態を示している。複数の貫通導電部６８２１、６８２２は第１半導体ウエハ１１１（詳細には第１半導体基板１０および第１配線構造３１）と第２半導体基板２０を貫通して、第２配線部３２０に接続して設けられる。第１配線部３１０に接続される複数の非貫通導電部６８１１、６８１２は第１半導体基板１０を貫通している。第１配線部３１０に接続される導電部を単数としてもよい。
図８（ｄ）は、第１配線構造３１、第１半導体基板１０、第２半導体基板２０、第２配線構造３２の順に位置する形態を示している。複数の貫通導電部６８２１、６８２２は第１半導体ウエハ１１１（詳細には第１半導体基板１０および第１配線構造３１）と第２半導体基板２０を貫通している。
以上説明したように、第２配線部３２０に接する導電部を複数設けることにより、第１配線部３１０と第２配線部３２０との電気的接続の信頼性が高いため、半導体装置の歩留まりを向上することができる。また、第１配線３１０に接する導電部を複数設けることにより、第１配線部３１０と第２配線部３２０との電気的接続の信頼性が高いため、半導体装置の歩留まりを向上することができる。
１０ 第１半導体基板
１０１ 第１半導体素子
３１０ 第１配線
１００ 第１半導体ウエハ
２０ 第２半導体基板
２０２ 第２半導体素子
３２０ 第２配線
２００ 第２半導体ウエハ
６９ 接続部材
６５１ 第１非貫通接続孔
６５２ 第２非貫通接続孔
６６１ 第１貫通接続孔
６６２ 第２貫通接続孔
６８０ 連結導電部
６８１１ 第１非貫通導電部
６８１２ 第２非貫通導電部
６８２１ 第１貫通導電部
６８２２ 第２貫通導電部

Claims (16)

  1. 第１半導体基板および前記第１半導体基板に支持された第１配線を含む第１部品と、第２半導体基板および前記第２半導体基板に支持された第２配線を含む第２部品と、の積層体を用意する工程と、
    前記積層体の前記第１配線と前記第２配線とを電気的に接続する接続部材を形成する工程と、を有し、
    前記接続部材を形成する工程は、前記積層体を前記第１部品側から掘り込むことにより前記第２配線に達する複数の接続孔を形成する段階と、前記複数の接続孔に導電材料を埋め込むことにより前記第２配線に接する導電部を形成する段階と、を含むことを特徴とする半導体装置の製造方法。
  2. 第１半導体基板および前記第１半導体基板に支持された第１配線を含む第１部品と、第２半導体基板および前記第２半導体基板に支持された第２配線を含む第２部品と、の積層体を用意する工程と、
    前記積層体の前記第１配線と前記第２配線とを電気的に接続する接続部材を形成する工程と、を有し、
    前記接続部材を形成する工程は、前記積層体を前記第１部品側から掘り込むことにより前記第１配線に達する複数の接続孔を形成する段階と、前記複数の接続孔に導電材料を埋め込むことにより前記第１配線に接する導電部を形成する段階と、を含むことを特徴とする半導体装置の製造方法。
  3. 前記接続部材を形成する工程は、前記積層体を掘り込むことにより前記第１配線に達する接続孔を形成する段階と、前記第１配線に達する前記接続孔に導電材料を埋め込むことにより前記第１配線に接する前記導電部を形成する段階と、を含む請求項１に記載の半導体装置の製造方法、または、
    前記接続部材を形成する工程は、前記積層体を掘り込むことにより前記第２配線に達する接続孔を形成する段階と、前記第２配線に達する前記接続孔に導電材料を埋め込むことにより前記第１配線に接する前記導電部を形成する段階と、を含む請求項２に記載の半導体装置の製造方法。
  4. 前記第１配線に達する前記接続孔に前記導電材料を埋め込む段階と、前記第２配線に達する前記接続孔に前記導電材料を埋め込む段階と、が並行して行われる請求項３に記載の半導体装置の製造方法。
  5. 前記第１配線に達する前記接続孔を形成する段階と、前記第２配線に達する前記接続孔を形成する段階と、が別々に行われる請求項３または４に記載の半導体装置の製造方法。
  6. 前記複数の接続孔は、径が互いに異なる請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
  7. 前記第２配線に達する前記接続孔と前記第１配線に達する前記接続孔は、径および数の少なくとも一方が互いに異なる請求項３乃至６のいずれか１項に記載の半導体装置の製造方法。
  8. 前記第２配線に達する前記複数の接続孔を前記第１配線が露出するように形成する請求項１乃至７のいずれか１項に記載の半導体装置の製造方法。
  9. 前記第２配線は、同一レベルの金属層内の複数の金属パターンに分けて形成されており、前記複数の接続孔を、前記複数の金属パターンごとに形成する請求項１乃至８のいずれか１項に記載の半導体装置の製造方法。
  10. 前記接続部材を形成する工程は、前記第２配線に接する前記導電部と前記第１配線に接する前記導電部とを連結する連結導電部を、同一レベルの金属層内の複数の金属パターンに分けて形成する段階を含む請求項３乃至５のいずれか１項に記載の半導体装置の製造方法。
  11. 前記接続部材を形成する工程を、デュアルダマシン法を用いて行う請求項１乃至１０のいずれか１項に記載の半導体装置の製造方法。
  12. 前記接続部材を形成する工程の後に、前記積層体を複数のチップに分割する工程を有する請求項１乃至１１のいずれか１項に記載の半導体装置の製造方法。
  13. 前記第１半導体基板には光電変換素子が設けられており、前記接続部材を形成する工程の後に、前記第１半導体基板の前記第２半導体基板側とは反対側に、カラーフィルタおよびマイクロレンズの少なくとも一方を形成する工程を有する請求項１乃至１２のいずれか１項に記載の半導体装置の製造方法。
  14. 第１半導体基板と、前記第１半導体基板に設けられた第１半導体素子に接続された第１配線部と、第２半導体基板と、前記第２半導体基板に設けられた第２半導体素子に接続された第２配線部と、前記第１配線部と前記第２配線部とを電気的に接続する接続部材と、を備え、
    前記接続部材は、各々が前記第１半導体基板を貫通して前記第１配線部に接する複数の導電部、および、各々が前記第１半導体基板を貫通して前記第２配線部に接する複数の導電部の少なくとも一方を有することを特徴とする半導体装置。
  15. 前記第１半導体基板は光電変換素子を有し、前記第１半導体基板の前記第２半導体基板側とは反対側に、カラーフィルタおよびマイクロレンズの少なくとも一方が設けられている請求項１４に記載の半導体装置。
  16. 請求項１５に記載の半導体装置と、前記半導体装置から得られた信号に基づいて画像を表示する表示装置と、を備える電子機器。
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