KR20170124538A - 고체 촬상 장치 및 제조 방법, 및 전자 기기 - Google Patents

고체 촬상 장치 및 제조 방법, 및 전자 기기 Download PDF

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KR20170124538A
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    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06131—Square or rectangular array being uniform, i.e. having a uniform pitch across the array
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    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06135—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
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    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06136—Covering only the central area of the surface to be connected, i.e. central arrangements
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    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
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    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
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    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
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    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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    • H01L2224/32105—Disposition relative to the bonding area, e.g. bond pad the layer connector connecting bonding areas being not aligned with respect to each other
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    • H01L2224/32104—Disposition relative to the bonding area, e.g. bond pad
    • H01L2224/32106—Disposition relative to the bonding area, e.g. bond pad the layer connector connecting one bonding area to at least two respective bonding areas
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    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/802—Applying energy for connecting
    • H01L2224/80201—Compression bonding
    • H01L2224/80203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/802—Applying energy for connecting
    • H01L2224/80201—Compression bonding
    • H01L2224/80205—Ultrasonic bonding
    • H—ELECTRICITY
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
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Abstract

광전 변환부(67) 및 비아부(51)를 포함하는 제1의 영역(22,R11)과, 상기 제1의 영역에 인접한 제2의 영역(R12)과, 상기 제2의 영역에 배치된 접속부(53, 84, 85)를 포함하는 제1의 반도체 기판(21), 및 제2의 반도체 기판(81)을 포함하고, 상기 접속부는 상기 제1의 반도체 기판을 상기 제2의 기판에 대해 적층 구조로 전기적으로 접속하고, 상기 접속부의 폭은 상기 비아부의 폭 보다 더 큰 고체 촬상 장치가 제공된다.

Description

고체 촬상 장치 및 제조 방법, 및 전자 기기
본 기술은 고체 촬상 장치 및 제조 방법, 및 전자 기기에 관한 것으로, 특히, 보다 간단하게 소형의 고체 촬상 장치를 얻을 수 있도록 한 고체 촬상 장치 및 제조 방법, 및 전자 기기에 관한 것이다.
종래, 입사한 광을 광전 변환하는 화소부와, 신호 처리를 행하는 주변회로부로 이루어지는 고체 촬상 장치가 알려져 있다. 이와 같은 고체 촬상 장치에서는, 화소부의 사이즈는 고체 촬상 장치의 탑재 제품의 광학계에 의해 거의 고정 사이즈가 됨에 대해, 주변회로부는 프로세스 세대를 진화시키면 스케일링되어, 소형화 및 저비용화하는 것이 가능하다.
또한, 프로세스 공정에는 화소부에서 밖에는 필요 없는 공정이나, 주변회로부에서 밖에는 필요 없는 공정이 다수 있다. 그 때문에, 화소부와 주변회로부를 따로따로의 웨이퍼로 제조하고, 각각 최적의 사이즈로 웨이퍼를 개편화하여 얻어진 반도체 소자끼리를 맞붙이는 쪽이, 저비용으로 고체 촬상 장치를 제조할 수 있을 가능성이 있다.
이와 같이 화소부와 주변회로부를 별개 소자로 분할하고, CoC(Chip on Chip) 적층하는 기술을 적용한 고체 촬상 장치로서는, 표면 조사형 센서를 구성하는 센서 반도체 소자의 수광면상에서의 화소 외의 영역에, 주변회로부인 주변회로 반도체 소자를 플립 칩 실장하는 구조의 것이 제안되어 있다(예를 들면, 특허 문헌 1 참조).
또한, 주변회로 반도체 소자상에, 수광면 반대면에 전극을 갖는 이면 조사형 센서를 구성하는 센서 반도체 소자를 적층하는 구조의 고체 촬상 장치도 제안되어 있다(예를 들면, 특허 문헌 2 및 특허 문헌 3 참조).
이와 같이, 고체 촬상 장치에서, 센서 반도체 소자와 주변회로 반도체 소자를 적층하는 CoC 적층 구조로서, 주변회로 반도체 소자를 센서 반도체 소자의 수광면측에 적층하는 구조와, 주변회로 반도체 소자를 센서 반도체 소자의 비수광면에 적층하는 구조가 제안되어 있다.
특허 문헌 1 : JP 2010-543799A 특허 문헌 2 : JP 5083272B 특허 문헌 3 : JP 4940667B
그렇지만 상술한 기술에서는, 보다 간단하게 소형의 고체 촬상 장치를 얻는 것은 곤란하였다.
예를 들면, 센서 반도체 소자의 수광면측에 주변회로 반도체 소자를 적층하는 구조에서는, 광전 변환을 행하는 화소부의 영역의 외측에, 주변회로 반도체 소자를 적층하는데도 필요한 영역을 확보할 필요가 있다. 이때, 센서 반도체 소자가 표면 조사형인 경우에는 센서 반도체 소자에서의 주변회로 반도체 소자 실장 부분의 하측의 영역에는 회로 배치가 가능하다.
그러나, 센서 반도체 소자가 이면 조사형인 경우, 센서 반도체 소자에서의 주변회로 반도체 소자 실장부 직하에, 센서 반도체 소자의 배선과 주변회로 반도체 소자의 접속부의 전극을 접속하는, 반도체층을 관통하는 비아를 형성하면, 그 비아의 부분이 회로 배치할 수 없는 비아 전용 영역이 된다. 이 경우, 센서 반도체 소자에 비아 전용 영역이 추가로 필요해저서, 소형의 고체 촬상 장치를 얻을 수가 없을 뿐만 아니라, 저비용화에도 불리하게 된다.
또한, 이면 조사형의 센서 반도체 소자의 비수광면, 즉 수광면과는 반대측의 면에 주변회로 반도체 소자를 적층하는 구조에서는, 주변회로 반도체 소자는 센서 반도체 소자의 화소부 영역하에 배치 가능하기 때문에, 센서 반도체 소자를 소형화할 수 있다.
그러나, 이 경우, 충분한 강도를 확보하기 위해 센서 반도체 소자에 지지기판을 마련할 필요가 있어서, 센서 반도체 소자의 비수광면측에 마련된 지지기판을 박층화한 후, 그 지지기판에, 센서 반도체 소자와 주변회로 반도체 소자를 접속하는 반도체 소자 사어 접속 전극을 인출하기 위한 관통비아를 형성하는 것이 곤란하였다. 즉, 지지기판에 관통비아를 형성하는 프로세스는 곤란하고, 관통비아의 직경도 크게 되어 버린다.
본 기술은, 이와 같은 상황을 감안하여 이루어진 것으로, 보다 간단하게 소형의 고체 촬상 장치를 얻을 수 있도록 하는 것이다.
본 기술의 제1의 실시예에 따른 고체 촬상 장치는, 광전 변환부 및 비아부를 구비하는 제1의 영역과, 상기 제1의 영역에 인접한 제2의 영역과, 상기 제2의 영역에 배치된 접속부를 포함하는 제1의 반도체 기판, 및 제2의 반도체 기판을 포함하고, 상기 접속부는 상기 제1의 반도체 기판을 상기 제2의 기판에 대해 적층 구조로 전기적으로 접속하고, 상기 접속부의 폭은 상기 비아부의 폭 보다 더 큰 것을 특징으로 한다.
본 기술의 다른 실시예에 따른 전자기기는, 광전 변환부 및 비아부를 구비하는 제1의 영역과, 상기 제1의 영역에 인접한 제2의 영역과, 상기 제2의 영역에 배치된 접속부를 포함하는 제1의 반도체 기판, 및 제2의 기판을 포함하고, 상기 접속부는 상기 제1의 기판을 상기 제2의 기판에 대해 적층 구조로 전기적으로 접속하고, 상기 접속부의 폭은 상기 비아부의 폭 보다 더 큰 것을 특징으로 한다.
본 기술의 또 다른 실시예에 따른 고체 촬상 장치의 제조 방법은, 광전 변환부 및 비아부를 구비하는 제1의 영역과, 상기 제1의 영역에 인접한 제2의 영역과, 상기 제1의 반도체 기판의 상기 제2의 영역에 배치된 접속부를 포함하는 제1의 반도체 기판, 및 제2의 기판을 포함하고, 상기 접속부는 상기 제1의 기판을 상기 제2의 반도체 기판에 대해 전기적으로 접속하는 고체 촬상 장치의 제조 방법으로서, 상기 제1의 반도체 기판에 상기 비아부를 형성하고, 상기 제1의 반도체 기판상에 상기 제2의 반도체 기판을 실장하는 것을 특징으로 한다.
본 기술의 또 다른 고체 촬상 장치의 제조 방법은, 입사광을 광전 변환하는 광전 변환부를 갖는 제1의 반도체 기판과, 상기 제1의 반도체 기판과의 접합면이 상기 제1의 반도체 기판과 동일 형상이고, 상기 제1의 반도체 기판의 상기 광을 수광하는 측의 면과는 반대측의 면에 접합된, 적어도 일부의 층을 관통하는 전기 접속부를 갖는 제2의 반도체 기판과, 상기 제1의 반도체 기판에서의 상기 제2의 반도체 기판측과는 반대측의 면에 접합된 판형상의 유리 부재와, 상기 제2의 반도체 기판에서의 상기 제1의 반도체 기판측과는 반대측의 면에 실장되고, 상기 전기 접속부에 의해 상기 제1의 반도체 기판에 전기적으로 접속된, 상기 제1의 반도체 기판보다도 작은 제3의 반도체 기판을 구비하는 고체 촬상 장치의 제조 방법으로서, 상기 제1의 반도체 기판과 상기 제2의 반도체 기판을 함께 적층 및 접합하고, 상기 제1의 반도체 기판과 상기 유리 부재를 접합하고, 상기 제2의 반도체 기판상에 상기 전기 접속부를 형성하고, 상기 제2의 반도체 기판상에 상기 제3의 반도체 소자를 실장하는 것을 포함하는 것을 특징으로 한다.
본 기술의 제1의 실시예 내지 제3의 실시예에 의하면, 보다 간단하게 소형의 고체 촬상 장치를 얻을 수 있다.
도 1은 고체 촬상 장치의 구성례를 도시하는 도면.
도 2는 고체 촬상 장치의 보다 상세한 구성례를 도시하는 도면.
도 3은 제조 처리를 설명하는 플로우 차트.
도 4는 고체 촬상 장치의 제조 공정에 관해 설명하는 도면.
도 5는 고체 촬상 장치의 제조 공정에 관해 설명하는 도면.
도 6은 고체 촬상 장치의 제조 공정에 관해 설명하는 도면.
도 7은 고체 촬상 장치의 제조 공정에 관해 설명하는 도면.
도 8은 고체 촬상 장치의 제조 공정에 관해 설명하는 도면.
도 9는 센서 반도체 소자의 보다 상세한 구성례를 도시하는 도면.
도 10은 제조 처리를 설명하는 플로우 차트.
도 11은 고체 촬상 장치의 제조 공정에 관해 설명하는 도면.
도 12는 고체 촬상 장치의 제조 공정에 관해 설명하는 도면.
도 13은 고체 촬상 장치의 제조 공정에 관해 설명하는 도면.
도 14는 고체 촬상 장치의 제조 공정에 관해 설명하는 도면.
도 15는 고체 촬상 장치의 제조 공정에 관해 설명하는 도면.
도 16은 고체 촬상 장치의 제조 공정에 관해 설명하는 도면.
도 17은 센서 반도체 소자의 보다 상세한 구성례를 도시하는 도면.
도 18은 제조 처리를 설명하는 플로우 차트.
도 19는 고체 촬상 장치의 제조 공정에 관해 설명하는 도면.
도 20은 고체 촬상 장치의 제조 공정에 관해 설명하는 도면.
도 21은 고체 촬상 장치의 제조 공정에 관해 설명하는 도면.
도 22는 고체 촬상 장치의 제조 공정에 관해 설명하는 도면.
도 23은 고체 촬상 장치의 제조 공정에 관해 설명하는 도면.
도 24는 고체 촬상 장치의 구성례를 도시하는 도면.
도 25는 고체 촬상 장치의 보다 상세한 구성례를 도시하는 도면.
도 26은 제조 처리를 설명하는 플로우 차트.
도 27은 고체 촬상 장치의 제조 공정에 관해 설명하는 도면.
도 28은 고체 촬상 장치의 제조 공정에 관해 설명하는 도면.
도 29는 고체 촬상 장치의 제조 공정에 관해 설명하는 도면.
도 30은 제조 처리를 설명하는 플로우 차트.
도 31은 고체 촬상 장치의 제조 공정에 관해 설명하는 도면.
도 32는 고체 촬상 장치의 제조 공정에 관해 설명하는 도면.
도 33은 고체 촬상 장치의 제조 공정에 관해 설명하는 도면.
도 34는 고체 촬상 장치의 구성례를 도시하는 도면.
도 35는 고체 촬상 장치의 구성례를 도시하는 도면.
도 36은 고체 촬상 장치의 보다 상세한 구성례를 도시하는 도면.
도 37은 제조 처리를 설명하는 플로우 차트.
도 38은 고체 촬상 장치의 제조 공정에 관해 설명하는 도면.
도 39는 고체 촬상 장치의 제조 공정에 관해 설명하는 도면.
도 40은 고체 촬상 장치의 제조 공정에 관해 설명하는 도면.
도 41은 고체 촬상 장치의 구성례를 도시하는 도면.
도 42는 고체 촬상 장치의 보다 상세한 구성례를 도시하는 도면.
도 43은 고체 촬상 장치의 구성례를 도시하는 도면.
도 44는 제조 처리를 설명하는 플로우 차트.
도 45는 고체 촬상 장치의 제조 공정에 관해 설명하는 도면.
도 46은 고체 촬상 장치의 제조 공정에 관해 설명하는 도면.
도 47은 고체 촬상 장치의 제조 공정에 관해 설명하는 도면.
도 48은 고체 촬상 장치의 제조 공정에 관해 설명하는 도면.
도 49는 고체 촬상 장치의 제조 공정에 관해 설명하는 도면.
도 50은 고체 촬상 장치의 구성례를 도시하는 도면.
도 51은 고체 촬상 장치의 구성례를 도시하는 도면.
도 52는 제조 처리를 설명하는 플로우 차트.
도 53은 고체 촬상 장치의 제조 공정에 관해 설명하는 도면.
도 54는 고체 촬상 장치의 제조 공정에 관해 설명하는 도면.
도 55는 고체 촬상 장치의 제조 공정에 관해 설명하는 도면.
도 56은 고체 촬상 장치의 제조 공정에 관해 설명하는 도면.
도 57은 고체 촬상 장치의 제조 공정에 관해 설명하는 도면.
도 58은 고체 촬상 장치의 구성례를 도시하는 도면.
도 59는 고체 촬상 장치의 구성례를 도시하는 도면.
도 60은 촬상 장치의 구성례를 도시하는 도면.
도 61은 고체 촬상 장치를 사용하는 사용례를 도시하는 도면.
이하, 도면을 참조하여, 본 기술을 적용한 실시의 형태에 관해 설명한다.
<제1의 실시의 형태>
<고체 촬상 장치의 구성례>
본 기술은, 이면 조사형의 고체 촬상 장치에서, 피치(직경)가 크게 다른 관통비아와 랜드 전극, 및 그들의 관통비아와 랜드 전극 사이를 접속하는 재배선의 조합에 의해 반도체 소자의 면적 효율을 높임으로써, 보다 간단하게 소형의 고체 촬상 장치를 얻을 수 있도록 하는 것이다.
여기서, 이면 조사형의 고체 촬상 장치란, 피사체로부터의 광을 입사시키는 수광면, 즉 광을 집광하는 온 칩 렌즈와, 각 화소를 구동시키는 트랜지스터 등의 배선이 마련된 배선층과의 사이에, 피사체로부터의 광을 수광하는 포토 다이오드 등의 광전 변환 소자가 마련되어 있는 구성의 고체 촬상 장치이다. 역으로, 표면 조사형의 고체 촬상 장치란, 온 칩 렌즈와 광전 변환 소자와의 사이에 배선층이 마련되어 있는 구조의 고체 촬상 장치이다.
우선 본 기술을 적용한 고체 촬상 장치의 구성례에 관해 설명한다. 도 1은, 본 기술을 적용한 고체 촬상 장치의 한 실시의 형태의 구성례를 도시하는 도면이다.
고체 촬상 장치(11)는, 예를 들면 CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서 등으로 이루어지는 이면 조사형의 이미지 센서이고, 피사체로부터의 광을 수광하여 광전 변환하고, 화상 신호를 생성함으로써 화상을 촬영한다.
고체 촬상 장치(11)는, 센서 반도체 소자(21)상에, 신호 처리를 행하는 각종의 신호 처리 회로가 형성된 도시하지 않은 로직 반도체 소자가 플립 칩 실장된 적층형 고체 촬상 장치이다.
센서 반도체 소자(21)의 유효 화소 영역(22)에는, 복수의 화소가 행렬형상으로 나열되어 마련되어 있고, 각 화소는, 피사체로부터의 광을 수광하여 광전 변환하는 광전 변환 소자, 광전 변환 소자에서 얻어진 전하를 축적하는 전하 축적부나, 복수의 전계효과 트랜지스터 등으로 이루어지는 화소 회로로 구성되어 있다. 또한, 센서 반도체 소자(21)에서의 유효 화소 영역(22) 밖의 영역인 주변 영역(23)에는, 상술한 로직 반도체 소자가 실장된다.
이와 같은 고체 촬상 장치(11)의 일부분을 확대하면, 예를 들면 도 2에 도시하는 바와 같이 되어 있다. 또한, 도 2에서, 화살표(A11)로 도시하는 도면은, 고체 촬상 장치(11)의 일부를 도 1에서의 경우와 같은 방향에서 본 도면이고, 화살표(A12)로 도시하는 도면은, 화살표(A11)로 도시하는 고체 촬상 장치(11)의 부분을, 도면 중, 아래로부터 윗방향을 본 때의 단면도이다. 단, 화살표(A11)로 도시하는 도면에서는 센서 반도체 소자(21)상에 실장된 로직 반도체 소자는 도시되어 있지 않다.
화살표(A11)로 도시하는 도면에서는, 센서 반도체 소자(21)상의 유효 화소 영역(22)의 도면 중, 우측에는 주변 영역(23)이 마련되어 있다. 이 주변 영역(23)에는, 피치(직경)가 5㎛ 정도인 관통비아가 복수 마련된 영역(R11) 와, 피치(직경)가 40㎛ 정도인, 로직 반도체 소자를 실장하기 위한 랜드 전극이 복수 마련된 영역(R12)이 마련되어 있다.
예를 들면, 영역(R11)에는, 센서 반도체 소자(21)를 구성하는 복수의 층을 관통하는, 피치가 5㎛ 정도의 관통비아(51)가 마련되어 있고, 관통비아(51)의 끝에는, 배선 접속을 위한 전극(52)이 마련되어 있다. 영역(R11)에는, 관통비아(51)와 함께, 관통비아(51)와 같은 관통비아가 집중해서 복수 마련되어 있다.
영역(R12)에는, 로직 반도체 소자를 실장하기 위한 접속부인 랜드 전극(53)이 마련되어 있다. 이 랜드 전극(53)의 피치(폭)는 40㎛ 정도이고, 랜드 전극(53)은, 전극(54)과, 그 전극(54)의 상부에 마련된 메탈층(55)으로 이루어지는 랜드 구조의 전극이다. 영역(R12)에는, 랜드 전극(53)과 함께, 랜드 전극(53)과 같은 랜드 전극이 집중해서 복수 마련되어 있다.
또한, 주변 영역(23)에서는, 각 관통비아의 끝에 마련된 전극과, 랜드 전극을 구성하는 전극이 배선에 의해 접속되어 있다. 예를 들면, 관통비아(51)의 끝에 마련된 전극(52)과, 랜드 전극(53)을 구성하는 전극(54)이 접속 배선인 배선(56)에 의해 접속되어 있다.
또한, 영역(R11)에 마련된 각 관통비아는, 수직 신호선에 의해 유효 화소 영역(22) 내의 화소와 접속되어 있다. 예를 들면 관통비아(51)의 전극(52)측과는 반대측의 끝에 마련된 전극은, 수직 신호선(57)에 의해, 유효 화소 영역(22) 내의 하나의 화소에 접속되어 있다. 이 수직 신호선(57)은, 접속처인 화소로부터 화소 신호를 판독하기 위한 신호선이다.
이와 같은 센서 반도체 소자(21)의 단면은, 화살표(A12)로 도시하는 바와 같이 되어 있다. 즉, 센서 반도체 소자(21)에는 지지기판(61)이 맞붙여져 있고, 또한 센서 반도체 소자(21)는, 반도체층인 실리콘 기판(62)과, 그 실리콘 기판(62)의 양면에 마련된 배선층(63) 및 배선층(64)으로 구성되어 있다.
또한, 센서 반도체 소자(21)의 수광면, 즉 도면 중, 상측의 면에는, 피사체로부터 입사하는 광을 집광하는 온 칩 렌즈(65)와, 그 온 칩 렌즈(65)의 직하에 마련된 컬러 필터(66) 등, 화소마다 온 칩 렌즈와 컬러 필터가 마련되어 있다. 또한, 실리콘 기판(62)에서의, 온 칩 렌즈(65)와 컬러 필터(66)의 직하 부분에는, 광전 변환 소자(67)가 마련되어 있다. 광전 변환 소자(67)는, 온 칩 렌즈(65) 및 컬러 필터(66)를 통하여 입사한 광을 광전 변환한다. 그리고, 광전 변환에 의해 얻어진 전하에 대응하는 전압 신호가, 실리콘 기판(62) 내에 마련된 전계효과 트랜지스터 등을 통하여 수직 신호선(57)에 출력된다.
이 예에서는, 수직 신호선(57)은 배선층(64)에 마련되어 있고, 수직 신호선(57)은, 실리콘 기판(62)을 관통하는 관통비아(51)의 배선층(64)측의 끝에 마련된 전극(68)에 접속되어 있다. 또한, 관통비아(51)의 배선층(63)측의 끝에 마련된 전극(52), 배선(56), 및 랜드 전극(53)은, 모두 배선층(63)에 마련되어 있다.
여기서, 수직 신호선(57), 전극(68), 관통비아(51), 전극(52), 배선(56), 및 전극(54)은, 예를 들면 Cu(구리) 등의 메탈에 의해 형성되어 있다. 또한, 예를 들면 메탈층(55)은, Ta(탄탈)나 TaN(질화탄탈) 등으로 형성되어 있다.
또한, 센서 반도체 소자(21)의 수광면측에 있는 주변 영역(23)에는, 로직 반도체 소자(71)가 플립 칩 실장되어 있다.
로직 반도체 소자(71)는, 실리콘 기판(81)과, 그 실리콘 기판(81)의 표면에 마련된 배선층(82)으로 이루어지고, 배선층(82)에는, 배선층(82) 내부에 마련된 도시하지 않은 배선과 센서 반도체 소자(21)를 접속하기 위한 Al(알루미늄)의 패드(83)가 마련되어 있다. 또한, 패드(83)상에는 범프의 전극(84)이 형성되어 있고, 또한 전극(84)에 마이크로 범프(85)가 형성되고, 마이크로 범프(85)와 메탈층(55)이 포름산 환원 등에 의해 확산 접속됨으로써, 로직 반도체 소자(71)가 센서 반도체 소자(21)상에 플립 칩 실장되어 있다. 여기서, 범프의 전극(84)은, 예를 들면 Ni(니켈) 등으로 형성되고, 마이크로 범프(85)는 SnAg(주석-은) 등의 Sn 계 솔더로 형성되어 있다.
이와 같은 고체 촬상 장치(11)에서는, 센서 반도체 소자(21)의 화소는, 수직 신호선(57), 전극(68), 관통비아(51), 전극(52), 배선(56), 및 랜드 전극(53)을 통하여 로직 반도체 소자(71)에 전기적으로 접속된다.
센서 반도체 소자(21)에 로직 반도체 소자(71)를 실장함에 있어서는, 배선층(64)에 마련된 수직 신호선(57)과 로직 반도체 소자(71)를 전기적으로 접속하기 위해, 주변 영역(23)에서의 로직 반도체 소자(71)의 직하에 실리콘 기판(62)을 관통하여, 배선층(63)과 배선층(64)을 접속하는 관통비아를 마련하는 것도 생각된다.
그러나, 그와 같이 하면, 센서 반도체 소자(21)와 로직 반도체 소자(71)를 접속하기 위한 패드(83) 등의 피치가 크기 때문에, 관통비아의 피치도 커지기 때문에, 실리콘 기판(62) 및 배선층(64)에서의 로직 반도체 소자(71) 직하의 부분에는 배선을 마련할 수가 없게 되어 버린다. 즉, 관통비아 이외의 것을 마련하는 공간이 없어져 버린다. 그렇다면 배선을 마련하기 위한 영역을 별도로 마련할 필요가 있기 때문에, 센서 반도체 소자(21)의 면적 효율이 저하되고, 센서 반도체 소자(21)의 사이즈가 커져 버린다.
그래서, 고체 촬상 장치(11)에서는, 피치가 큰 즉 폭이 넓은 랜드 전극(53)이, 센서 반도체 소자(21)의 수광면측의 최상층인 배선층(63)에 마련됨과 함께, 그 랜드 전극(53)과 같은 배선층(63)으로부터 수직 신호선(57)이 마련된 배선층(64)까지 관통하는, 보다 피치가 작은, 즉 폭이 좁은 관통비아(51)가 마련되어 있다. 또한, 고체 촬상 장치(11)에서는, 마이크로 범프(85)와 랜드 전극(53)의 편측(片側) 솔더 접속 프로세스에 의해 로직 반도체 소자(71)가 센서 반도체 소자(21)에 실장되고, 수직 신호선(57)과 로직 반도체 소자(71)가 관통비아(51), 배선(56), 및 랜드 전극(53)에 의해 전기적으로 접속되도록 되어 있다.
이와 같이 함으로써, 주변 영역(23)의 일부의 영역(R11)에 관통비아(51)를 포함하는 복수의 관통비아를 집중시켜서 마련한다는 간단한 구성으로, 실리콘 기판(62) 및 배선층(64)에서의 로직 반도체 소자(71) 직하의 부분에 배선을 마련할 수 있도록 된다. 이에 의해, 주변 영역(23)의 면적 효율을 향상시키고, 센서 반도체 소자(21)를 소형화할 수 있다.
<제조 처리의 설명>
계속해서, 제조 장치가 본 기술을 적용한 고체 촬상 장치를 제조하는 제조 처리에 관해 설명한다. 즉, 이하, 도 3의 플로우 차트와, 도 4 내지 도 8을 참조하여, 제조 장치에 의한 제조 처리에 관해 설명한다. 또한, 도 4 내지 도 8에서 대응하는 부분에는 동일한 부호를 붙이고 있고, 그 설명은 적절히 생략한다.
스텝 S11에서, 제조 장치는 센서 웨이퍼상의 복수의 센서 반도체 소자의 각각의 영역에, 광전 변환 소자나 전계효과 트랜지스터 등으로 이루어지는 화소, 즉 화소 회로와, 그들의 화소를 전기 접속하는 매입 배선을 형성한다.
스텝 S12에서, 제조 장치는 센서 웨이퍼와 지지기판을 맞붙인다. 그리고, 스텝 S13에서, 제조 장치는 센서 웨이퍼를 박층화한다.
이들의 스텝 S11 내지 스텝 S13의 처리에 의해, 도 4에 도시하는 바와 같이 센서 반도체 소자(121)가 지지기판(122)에 맞붙여진다.
즉, 화살표(B11)로 도시하는 바와 같이 센서 웨이퍼의 일부분이 하나의 센서 반도체 소자(121)를 구성하는 실리콘 기판(123) 부분이 되고, 그 실리콘 기판(123)에 광전 변환 소자(124)를 포함하는 복수의 광전 변환 소자 등이 형성되어 화소가 된다. 그리고, 실리콘 기판(123)상에 Cu의 배선(126)을 포함하는 복수의 배선 등을 갖는 배선층(125)이 형성되고, 센서 반도체 소자(121)의 배선층(125) 부분과 지지기판(122)이 맞붙여진다. 또한, 화살표(B12)로 도시하는 바와 같이, 센서 반도체 소자(121)의 실리콘 기판(123) 부분이 박층화(박육화)된다.
여기서, 센서 반도체 소자(121)의 실리콘 기판(123) 및 배선층(125)은, 각각 도 2에 도시한 센서 반도체 소자(21)의 실리콘 기판(62) 및 배선층(64)에 대응하고, 지지기판(122)은 도 2에 도시한 지지기판(61)에 대응한다.
스텝 S14에서, 제조 장치는 실리콘 기판에 대한 에칭을 행하여, 관통구멍 및 전극홈을 형성하고, 스텝 S15에서, 제조 장치는 관통구멍 부분 및 전극홈에 Cu 등의 도체를 매입하여 관통비아, 전극, 및 접속 배선을 형성한다.
이에 의해, 예를 들면 도 5에 도시하는 바와 같이 실리콘 기판(123)의 서로 대향한 면에 마련된 2개의 배선층을 전기적으로 접속하는 관통비아나, 관통비아 끝 부분에 마련된 전극, 그 전극에 접속된 접속 배선 등이 형성된다.
즉, 도 5의 화살표(B13)로 도시하는 바와 같이 실리콘 기판(123)에서의 배선층(125)측과는 반대측의 면에 절연막(131)이 형성된다. 그리고, 이 절연막(131)이 마련된 층이, 도 2에서 배선층(63)에 대응하는 배선층이 된다.
그 후, 절연막(131)과 실리콘 기판(123)의 일부분이 에칭된다. 그 결과, 실리콘 기판(123)을 관통하여, 배선층(125)에 형성되어 있는 Cu의 전극(132)까지 달하는 관통구멍(133)이나, 로직 반도체 소자 등의 반도체 소자에 접속하기 위한 접속 배선과 전극의 홈(134)이 형성된다.
또한, 절연막(131) 부분, 관통구멍(133), 접속 배선과 전극의 홈(134)에 화살표(B14)로 도시하는 바와 같이 절연막(135)이 형성되고, 관통구멍(133)과 홈(134)의 부분에 Cu로 도금 처리가 시행된다. 또한, Cu의 도금 부분 표면이 CMP(Chemical Mechanical Polish) 등에 의해 연마(평탄화)되어, 관통비아(136), 전극(137), 접속 배선(138), 및 전극(139)이 형성된다.
이들의 관통비아(136) 내지 전극(139)은, 도 2에서 관통비아(51), 전극(52), 배선(56), 및 전극(54)에 대응한다. 관통비아(136) 내지 전극(139)은, 복수의 센서 반도체 소자(121)가 마련된 센서 웨이퍼를, 로직 반도체 소자 등의 반도체 소자에 전기적으로 접속하기 위한 기판 사이 배선이다.
또한, 여기서는 실리콘 기판(123)에 하나의 관통비아(136)가 도시되어 있지만, 실제로는 실리콘 기판(123)의 소정 영역에 복수의 관통비아가 집중해서 마련된다.
스텝 S16에서, 제조 장치는 관통비아에 접속된 접속 배선 부분과 전극 부분에 절연막을 형성함과 함께 절연막에서의 전극 부분을 에칭하고, 스텝 S17에서 제조 장치는 에칭에 의해 노출된 부분에 배리어 메탈을 도포한다.
이에 의해, 예를 들면 도 6의 화살표(B15)로 도시하는 바와 같이, 실리콘 기판(123)에서의 배선층(125)측과는 반대측의 면에 형성된 절연막이나, 전극(137), 접속 배선(138), 및 전극(139)의 부분에 또한 절연막(151)이 형성된다. 그리고, 절연막(151)에서의 랜드 전극이 형성되는 부분, 즉 전극(139)의 부분이 에칭에 의해 개구되어 개구부(152)가 된다.
또한, 화살표(B16)로 도시하는 바와 같이 절연막(151)과, 개구부(152)에 의해 노출된 전극(139)의 부분에, Ta나 TaN 등으로 이루어지는 배리어 메탈이 도포되어 메탈층(153)이 형성되고, 그 메탈층(153)의 위에 Cu로 도금 처리가 시행되어, Cu의 메탈층(154)이 형성된다.
스텝 S18에서, 제조 장치는 온 칩 컬러 필터 및 온 칩 렌즈를 형성한다.
구체적으로는, 예를 들면 도 7의 화살표(B17)로 도시하는 바와 같이, 메탈층(153) 및 메탈층(154)의 일부분이 CMP 등의 연마에 의해 제거되어, 전극(139), 메탈층(153), 및 메탈층(154)으로 이루어지는 랜드 전극이 형성된다. 이 랜드 전극은, 도 2에 도시한 랜드 전극(53)에 대응한다. 특히, 전극(139)이 도 2의 전극(54)에 대응하고, 메탈층(153) 및 메탈층(154)이 도 2의 메탈층(55)에 대응한다.
그 후, 실리콘 기판(123)에서의 배선층(125)측과는 반대측의 면에 형성된 절연막과 메탈층(154)의 부분에 절연막(161)이 형성된다.
또한, 화살표(B18)로 도시하는 바와 같이 절연막(161)에서의 화소 부분의 영역이 에칭되어 단차가 마련되고, 최종적인 배선층(162)이 된다. 이 배선층(162)은, 도 2에 도시한 배선층(63)에 대응한다.
그리고, 그 단차 부분에 화소마다 온 칩 컬러 필터(163)가 형성되고, 또한 온 칩 컬러 필터(163) 부분과 절연막(161)의 부분에 수지가 도포되어 온 칩 렌즈(164)가 형성된다.
스텝 S19에서, 제조 장치는 센서 반도체 소자에서의 랜드 전극 부분을 개구한 후, 센서 웨이퍼를 복수의 각 센서 반도체 소자로 개편화하고, 스텝 S20에서 제조 장치는, 개편화에 의해 얻어진 각 센서 반도체 소자에 로직 반도체 소자를 실장한다.
예를 들면 도 8의 화살표(B19)로 도시하는 바와 같이 배선층(162)에서의 랜드 전극 부분, 즉 메탈층(154)의 부분이 노출하도록 개구되어 개구부(171)가 된 후, 센서 웨이퍼가 각 센서 반도체 소자로 분리된다. 즉 센서 웨이퍼가 센서 반도체 소자(121)로 개편화된다.
그리고, 화살표(B20)로 도시하는 바와 같이 개구부(171)에서, 센서 반도체 소자(121)의 메탈층(154) 부분에 로직 반도체 소자(172)가 플립 칩 실장, 즉 CoC 적층된다. 또한, 본 명세서에서는, 개편화된 소자끼리를 접속하는 것을 CoC 적층한다고 칭하기로 한다. 이 예에서는, 로직 반도체 소자(172)는, 실리콘 기판(181)과 배선층(182)으로 이루어지고, 배선층(182) 내에는 Al의 패드(183)가 마련되어 있다. 또한, 패드(183)에는 범프의 전극(184)이 형성되어 있고, 전극(184)에는 마이크로 범프(185)가 형성되어 있다. 로직 반도체 소자(172)의 센서 반도체 소자(121)에의 실장시에는, 마이크로 범프(185)와 메탈층(154)이 확산 접속된다.
로직 반도체 소자(172)를 실장하기 위한 전극(139), 메탈층(153), 및 메탈층(154)으로 이루어지는 랜드 전극은, 관통비아(136)에 비하여 피치(직경)가 큰데, 이 랜드 전극은 센서 반도체 소자(121)에서의 가장 로직 반도체 소자(172)측의 층(최표면)에 마련되어 있다. 그 때문에, 센서 반도체 소자(121)의 실리콘 기판(123) 및 배선층(125)에서, 랜드 전극 직하의 부분에는 배선을 배치할 수 있고, 센서 반도체 소자(121)를 소형화할 수 있다.
또한, 센서 반도체 소자(121)측의 랜드 전극에 의해 로직 반도체 소자(172)를 실장(접속)하도록 하였기 때문에, 센서 반도체 소자(121)측에서는, 온 칩 렌즈(164) 형성 후, 로직 반도체 소자(172)를 실장하는데 범프 가공이 필요 없다. 따라서 범프 가공에 의해 생기는 더스트가 센서 반도체 소자(121)에 부착하여 버리는 일도 없고, 고체 촬상 장치의 수율을 향상시킬 수 있다.
또한, 로직 반도체 소자(172)의 실리콘 기판(181) 내지 마이크로 범프(185)는, 도 2에 도시한 실리콘 기판(81) 내지 마이크로 범프(85)에 대응한다.
이와 같이 하여 센서 반도체 소자에 로직 반도체 소자가 실장되어 고체 촬상 장치가 되면, 제조 처리는 종료한다.
이상과 같이 하여 제조 장치는 센서 반도체 소자의 실리콘 기판에, 보다 폭이 좁은(작은) 관통비아를 마련함과 함께, 그 관통비아에 접속되고, 센서 반도체 소자에서의 가장 로직 반도체 소자측에 있는 배선층에, 보다 폭이 넓은(큰) 랜드 전극을 마련하고, 랜드 전극에 로직 반도체 소자를 실장한다.
이와 같이 함으로써, 보다 폭이 작은 관통비아와, 보다 폭이 큰 랜드 전극을 마련한다는 간단한 구성으로 센서 반도체 소자의 면적 효율을 향상시키고, 소형화한 고체 촬상 장치를 얻을 수 있다.
맞붙임의 정밀도가 높게 좁은 피치 접속이 가능한 Wafer to Wafer 적층에서는, 다른 사이즈의 웨이퍼를 적층할 수가 없음에 대해, CoC 적층에서는 최적의 사이즈의 반도체 소자끼리를 적층하는 것이 가능하다. 그러나, CoC 적층에서는 반도체 소자끼리를 좁은 피치로 접속하는 것이 곤란하고, 센서 반도체 소자측에는, 맞붙여지는 반도체 소자와 접속하기 위한 전극과 같은 크기의 피치로, 실리콘 기판과 배선층을 관통하는 관통비아를 마련하지 않으면 안되게 된다.
그래서, 본 기술에서는, 센서 반도체 소자에 지지기판을 맞붙여서 실리콘 기판을 관통하는 좁은 피치의 관통비아를 마련하여 두고, 그 관통비아를 센서 반도체 소자의 가장 로직 반도체 소자측에 있는 랜드 전극과 접속한다. 그리고, 그 랜드 전극에 로직 반도체 소자를 접속함으로써, 센서 반도체 소자와 로직 반도체 소자를 최적의 반도체 소자 사이즈로 할 수 있음과 함께, 좁은 피치로 센서 반도체 소자와 로직 반도체 소자를 전기적으로 접속할 수 있다.
<센서 반도체 소자의 보다 상세한 구성례>
또한, 이상에서 설명한 고체 촬상 장치의 센서 반도체 소자에서의 랜드 전극 부근 부분은, 보다 상세하게는 예를 들면 도 9에 도시하는 구성으로 할 수 있다.
도 9의 예에서는, 고체 촬상 장치(211)를 구성하는 센서 반도체 소자(212)에는 플라즈마 접속 등에 의해 지지기판(213)이 맞붙여져 있다. 또한, 센서 반도체 소자(212)는, 실리콘 기판(214)과, 그 실리콘 기판(214)의 양측의 면에 각각 마련된, 1 또는 복수의 층으로 이루어지는 배선층(215) 및 배선층(216)으로 구성된다.
배선층(215)에는, 센서 반도체 소자(212) 외부와 전기적으로 접속하기 위한 Al의 패드 전극(217)이나, Al의 배선(218), Cu의 배선(219), Cu의 전극(220) 등이 형성되어 있다. 특히 패드 전극(217)의 부분은 개구부(221)에 의해 개구되어 있고, 이 패드 전극(217)의 부분은 와이어 본딩에 의해 외부에 접속된다.
또한, 실리콘 기판(214) 내부에는, 광전 변환 소자(222)를 포함하는 복수의 광전 변환 소자가 마련되어 있고, 광전 변환 소자와 전계효과 트랜지스터 등으로 이루어지는 화소 회로가 화소를 구성하고 있다. 또한 실리콘 기판(214)에는, 실리콘 기판(214)을 관통하여, 배선층(216)에 마련된 전극(223)과, 배선층(215)에 마련된 전극(220)을 접속하는 관통비아(224)가 마련되어 있다. 이 관통비아(224)는, 도 2의 관통비아(51)에 대응한다.
배선층(216)에서는, 관통비아(224) 끝에 마련된 전극(223)에 배선(225)이 접속되고, 그 배선(225)의 끝에는 전극(226)이 접속되어 있다. 여기서, 전극(223), 배선(225), 및 전극(226)은 동일한 배선층(216)에 Cu로 형성되어 있고, 이들의 전극(223), 배선(225), 및 전극(226)은, 도 2의 전극(52), 배선(56), 및 전극(54)에 대응한다.
또한 배선층(216)에서, 전극(226)에는, Cu나 Ta, TaN 등의 복수의 메탈(금속)의 층으로 이루어지는 메탈층(227)이 형성되어 있고, 전극(226)과 메탈층(227)으로, 도 2의 랜드 전극(53)에 대응하는 랜드 전극이 구성되어 있다. 랜드 전극을 구성하는 메탈층(227) 부분은, 개구부(228)에 의해 개구되어 있고, 이 개구부(228)에 로직 반도체 소자가 범프에 의해 실장된다.
또한, 센서 반도체 소자(212)에서는, 광전 변환 소자(222) 등의 광전 변환 소자의 도면 중, 상측에 온 칩 컬러 필터(229)가 마련되어 있고, 온 칩 컬러 필터(229)의 도면 중, 상측에는 온 칩 렌즈(230)가 마련되어 있다.
또한, 배선층(216)에는, W(텅스텐) 등의 메탈(금속)로 이루어지는 실드 메탈(231)이 마련되어 있다. 이 실드 메탈(231)은, 실리콘 기판(214)과 배선층(216)을 전기적으로 분리시켜서 노이즈 차폐 기능을 실현함과 함께, 외부로부터의 광을 차광한 차광판으로서도 기능하는 메탈층이다.
특히, 실드 메탈(231)에서의 온 칩 컬러 필터(229)와 광전 변환 소자와의 사이의 부분에서는, 실드 메탈(231)이 부분적으로 개구되어, 외부로부터 광전 변환 소자에 입사하는 광이, 그 광전 변환 소자에 인접하는 다른 광전 변환 소자에도 입사하여 버리는 것을 방지하도록 되어 있다. 또한, 랜드 전극 부분에서는, 실드 메탈(231)이, 전극(226)과 메탈층(227)으로 이루어지는 랜드 전극과, 실리콘 기판(214)과의 사이에 마련되어 있고, 노이즈 차폐와 차광이 행하여져 있다. 즉, 화소를 구성하는 광전 변환 소자 이외의 부분에서는, 외부로부터의 광이 실리콘 기판(214)에 입사하지 않도록, 실드 메탈(231)에 의해 차광된다.
<제조 처리의 설명>
다음에, 도 10의 플로우 차트와, 도 11 내지 도 16을 참조하여, 도 9에 도시한 고체 촬상 장치(211)에 대응하는 고체 촬상 장치를 제조하는 제조 장치에 의한 제조 처리에 관해 설명한다. 또한, 도 11 내지 도 16에서 대응하는 부분에는 동일한 부호를 붙이고 있고, 그 설명은 적절히 생략한다. 또한, 도 11 내지 도 16에서, 도 4 내지 도 8의 어느 하나에서의 경우와 대응하는 부분에는 동일한 부호를 붙이고 있고, 그 설명은 적절히 생략한다.
스텝 S51에서, 제조 장치는 센서 웨이퍼상의 복수의 센서 반도체 소자의 각각의 영역에 화소와 매입 배선을 형성한다. 그리고, 스텝 S52에서 제조 장치는 센서 웨이퍼와 지지기판을 맞붙이고, 스텝 S53에서, 제조 장치는 센서 웨이퍼를 박층화한다. 이들의 스텝 S51 내지 스텝 S53에서는, 도 3의 스텝 S11 내지 스텝 S13과 같은 처리가 행하여진다.
즉, 도 1ㅠ1의 화살표(B31)로 도시하는 바와 같이, 실리콘 기판(123)에 광전 변환 소자(124) 등이 형성되어 화소가 되고, 실리콘 기판(123)상에 Cu의 배선(126) 등을 갖는 배선층(125)이 형성된다. 그리고, 센서 반도체 소자(121)의 배선층(125) 부분과 지지기판(122)이 맞붙여진다. 또한, 화살표(B32)로 도시하는 바와 같이, 센서 반도체 소자(121)의 실리콘 기판(123) 부분이 박층화(박육화)된다.
도 10의 플로우 차트의 설명으로 되돌아와, 스텝 S54에서 제조 장치는, 센서 반도체 소자에서의 실리콘 기판의 로직 반도체 소자측의 면에 대해 실드 메탈의 스퍼터링 및 에칭을 행한다.
구체적으로는, 예를 들면 도 12의 화살표(B33)로 도시하는 바와 같이, 실리콘 기판(123)에서의 지지기판(122)과는 반대측의 면에 절연막(261)이 형성되고, 또한 스퍼터링에 의해 절연막(261) 부분에 W 등의 메탈이 도포되어, 실드 메탈(262)이 된다. 이 실드 메탈(262)은, 도 9에서의 실드 메탈(231)에 대응한다.
또한, 도 12의 화살표(B34)로 도시하는 바와 같이 실드 메탈(262)의 일부분이 에칭 등에 의해 제거된다. 구체적으로는, 예를 들면 광전 변환 소자(124) 등의 각 광전 변환 소자에 외부로부터의 광이 입사하도록, 실드 메탈(262)의 화소 부분이 제거된다.
스텝 S55에서, 제조 장치는 실리콘 기판에 대한 에칭을 행하여, 관통구멍 및 전극홈을 형성하고, 스텝 S56에서, 제조 장치는 관통구멍 부분 및 전극홈에 도체를 매입하여 관통비아, 전극, 및 접속 배선을 형성한다.
예를 들면 도 13의 화살표(B35)로 도시하는 바와 같이 실리콘 기판(123)에서의 배선층(125)측과는 반대측의 면에 절연막(131)이 형성된 후, 절연막(131)과 실리콘 기판(123)의 일부분이 에칭된다. 그 결과, 실리콘 기판(123)을 관통하여, 전극(132)까지 달하는 관통구멍(133), 접속 배선과 전극의 홈(134)이 형성된다.
또한, 절연막(131) 부분, 관통구멍(133), 접속 배선과 전극의 홈(134)에, 화살표(B36)로 도시하는 바와 같이 절연막(135)이 형성되고, 관통구멍(133)과 홈(134)의 부분에 Cu로 도금 처리가 시행된다. 또한, Cu의 도금 부분 표면이 CMP 등에 의해 평탄화되고, 관통비아(136), 전극(137), 접속 배선(138), 및 전극(139)이 형성된다.
도 10의 플로우 차트로 되돌아와, 관통비아 등이 형성되면, 그 후, 스텝 S57 내지 스텝 S61의 처리가 시행되어 제조 처리는 종료하는데, 이들의 처리는 도 3의 스텝 S16 내지 스텝 S20의 처리와 마찬가지이기 때문에, 그 상세한 설명은 생략한다.
이들의 스텝 S57 내지 스텝 S61에서는, 예를 들면 도 14의 화살표(B37)로 도시하는 바와 같이, 실리콘 기판(123)에서의 배선층(125)측과는 반대측의 면에 형성된 절연막이나, 전극(137), 접속 배선(138), 및 전극(139)의 부분에 또한 절연막(151)이 형성된다. 그리고, 전극(139)의 부분이 에칭에 의해 개구되어 개구부(152)가 된다.
또한, 화살표(B38)로 도시하는 바와 같이 절연막(151)과, 개구부(152)에 의해 노출된 전극(139)의 부분에 Ta나 TaN 등으로 이루어지는 배리어 메탈이 도포되어 메탈층(153)이 형성되고, 메탈층(153)의 위에 Cu로 도금 처리가 시행되어, Cu의 메탈층(154)이 형성된다.
또한, 도 15의 화살표(B39)로 도시하는 바와 같이, 메탈층(153) 및 메탈층(154)의 일부분이 CMP 등의 연마에 의해 제거되어, 전극(139), 메탈층(153), 및 메탈층(154)으로 이루어지는 랜드 전극이 형성된다. 그 후, 실리콘 기판(123)의 절연막과 메탈층(154)의 부분에 절연막(161)이 형성된다.
또한, 화살표(B40)로 도시하는 바와 같이 절연막(161)에서의 화소 부분의 영역이 에칭되어 단차가 마련되고, 실리콘 기판(123)의 도면 중, 상측에 적층되어 마련된 층이 배선층(162)이 된다. 그리고, 절연막(161)의 단차 부분에 화소마다 온 칩 컬러 필터(163)가 형성되고, 또한 온 칩 컬러 필터(163) 부분과 절연막(161)의 부분에 수지가 도포되어 온 칩 렌즈(164)가 형성된다.
그 후, 도 16의 화살표(B41)로 도시하는 바와 같이 배선층(162)에서의 랜드 전극 부분, 즉 메탈층(154)의 부분이 노출하도록 개구되어 개구부(171)가 되고, 센서 웨이퍼로부터 각 센서 반도체 소자가 분리된다.
그리고, 화살표(B42)로 도시하는 바와 같이 개구부(171)에서, 메탈층(154) 부분에 로직 반도체 소자(172)가 플립 칩 실장, 즉 CoC 적층된다. 로직 반도체 소자(172)의 실장시에는, 마이크로 범프(185)와 메탈층(154)이 확산 접속된다.
이와 같이 하여 센서 반도체 소자에 로직 반도체 소자가 실장되어 고체 촬상 장치가 되면, 제조 처리는 종료한다.
이상과 같이 하여 제조 장치는 센서 반도체 소자의 실리콘 기판에, 보다 폭이 좁은(작은) 관통비아를 마련함과 함께, 그 관통비아에 접속되고, 센서 반도체 소자에서의 가장 로직 반도체 소자측에 있는 배선층에, 보다 폭이 넓은(큰) 랜드 전극을 마련하고, 랜드 전극에 로직 반도체 소자를 실장한다.
이와 같이 함으로써, 보다 폭이 작은 관통비아와, 보다 폭이 큰 랜드 전극을 마련한다는 간단한 구성으로 센서 반도체 소자의 면적 효율을 향상시키고, 소형화한 고체 촬상 장치를 얻을 수 있다.
<제1의 실시의 형태의 변형례 1>
<센서 반도체 소자의 구성례>
또한, 도 9에 도시한 고체 촬상 장치(211)의 센서 반도체 소자(212)의 구성에서는, 로직 반도체 소자가 실장되는 랜드 전극의 도면 중, 상측의 면 부분, 즉 메탈층(227)의 부분이, 랜드 전극에 접속되어 있는 배선(225)이나 전극(223)보다도 도면 중, 상측에 위치하고 있다. 즉, 배선(225)이나 전극(223)의 상면에 대해 랜드 전극이 도면 중, 상측으로 돌출하고 있다.
이와 같은 랜드 전극 부분의 배선(225)과 전극(223)에 대한 단차가 있으면, 온 칩 렌즈(230)를 형성할 때에, 배선층(216)에 수지 재료를 균일하게 도포하는 것이 곤란하게 되어 버린다.
그래서, 실리콘 기판(214)을 파들어가서 적절한 홈을 형성하고 나서 랜드 전극을 형성함으로써, 랜드 전극과, 배선(225) 및 전극(223)과의 단차를 없애서, 수지 재료를 보다 균일하게 도포할 수 있도록 하여도 좋다. 그와 같은 경우, 센서 반도체 소자(212)는 예를 들면 도 17에 도시하는 구성이 된다. 또한, 도 17에서 도 9에서 경우와 대응하는 부분에는 동일한 부호를 붙이고 있고, 그 설명은 적절히 생략한다.
도 17에 도시하는 센서 반도체 소자(212)에서는, 실리콘 기판(214)의 일부분이 파들여져서 홈이 형성되고, 도 9의 실드 메탈(231) 및 전극(226)에 대응하는, 실드 메탈(291) 및 전극(292)이 형성되어 있다. 그리고, 배선층(216)에서의 전극(292)의 상부에, 도 9의 메탈층(227)에 대응하는 메탈층(293)이 형성되어 있고, 전극(292) 및 메탈층(293)으로 이루어지는 랜드 전극이 구성되어 있다.
이 예에서는, 랜드 전극의 상면, 즉 메탈층(293)의 상면과, 배선(225) 및 전극(223)의 상면이 동일 평면에 포함되도록 되어 있다. 즉, 실리콘 기판(214)을 파들어가서 형성한 홈에 의해, 랜드 전극의 배선(225) 및 전극(223)에 대한 단차가 저감되어 있다. 그 때문에, 그들의 랜드 전극과, 배선(225), 전극(223)의 상면에 절연막과 수지 재료를 도포하여 온 칩 렌즈를 형성할 때에, 수지 재료를 균일하게 도포할 수 있도록 된다.
<제조 처리의 설명>
다음에, 도 18의 플로우 차트와, 도 19 내지 도 23을 참조하여, 도 17에 도시한 고체 촬상 장치(211)에 대응하는 고체 촬상 장치를 제조하는 제조 장치에 의한 제조 처리에 관해 설명한다. 또한, 도 19 내지 도 23에서 대응하는 부분에는 동일한 부호를 붙이고 있고, 그 설명은 적절히 생략한다. 또한, 도 19 내지 도 23에서, 도 11 내지 도 16의 어느 하나에서의 경우와 대응하는 부분에는 동일한 부호를 붙이고 있고, 그 설명은 적절히 생략한다.
스텝 S91에서, 제조 장치는 센서 웨이퍼상의 복수의 센서 반도체 소자의 각각의 영역에 화소와 매입 배선을 형성한다. 그리고, 스텝 S92에서 제조 장치는 센서 웨이퍼와 지지기판을 맞붙이고, 스텝 S93에서, 제조 장치는 센서 웨이퍼를 박층화한다. 이들의 스텝 S91 내지 스텝 S93에서는, 도 3의 스텝 S11 내지 스텝 S13과 같은 처리가 행하여진다.
즉, 도 19의 화살표(B61)로 도시하는 바와 같이, 실리콘 기판(123)에 광전 변환 소자(124) 등이 형성되어 화소가 되고, 실리콘 기판(123)상에 배선층(125)이 형성된다. 그리고, 센서 반도체 소자(121)의 배선층(125) 부분과 지지기판(122)이 맞붙여진다. 또한, 화살표(B62)로 도시하는 바와 같이, 센서 반도체 소자(121)의 실리콘 기판(123) 부분이 박층화(박육화)된다.
도 18의 플로우 차트의 설명으로 되돌아와, 스텝 S94에서 제조 장치는, 실리콘 기판에서의 지지기판측과는 반대측의 면을 에칭 등에 의해 파들어가, 상술한 랜드 전극 부분의 단차를 저감시키기 위한 홈을 형성한다.
스텝 S95에서 제조 장치는, 스텝 S94의 처리로 홈이 형성된 실리콘 기판의 면에 대해 실드 메탈의 스퍼터링 및 에칭을 행한다.
스텝 S94 및 스텝 S95의 처리에 의해, 예를 들면, 도 20의 화살표(B63)로 도시하는 바와 같이, 실리콘 기판(123)에서의 지지기판(122)과는 반대측의 면의 일부분을 에칭 등에 의해 파들어감으로써 홈(321)이 형성된다.
또한, 화살표(B64)로 도시하는 바와 같이, 실리콘 기판(123)의 면 부분이나, 그 면에 형성된 홈(321) 부분에 절연막(322)이 형성된다. 또한 스퍼터링에 의해 절연막(322) 부분에 W 등의 메탈이 도포되어 실드 메탈(323)이 되고, 그 실드 메탈(323)의 일부분이 에칭에 의해 제거된다.
예를 들면 광전 변환 소자(124) 등의 각 광전 변환 소자로 외부로부터의 광이 입사하도록, 실드 메탈(323)의 화소 부분이 제거되거나, 실드 메탈(323)에서의, 실리콘 기판(123)을 관통하는 관통비아를 마련하는 부분이 제거되거나 한다.
이와 같이 하여 형성된 실드 메탈(323)은, 도 17에서의 실드 메탈(291)에 대응한다.
스텝 S96에서 제조 장치는, 실리콘 기판에 대한 에칭을 행하여, 관통구멍을 형성하고, 스텝 S97에서 제조 장치는 관통구멍 부분과 실드 메탈 부분에 도금 처리를 시행한다.
예를 들면 도 21의 화살표(B65)로 도시하는 바와 같이, 실리콘 기판(123)에서의 배선층(125)측과는 반대측의 면에 마련된 실드 메탈(323)의 부분에 절연막(131)이 형성된다. 그 후, 절연막(131) 및 실리콘 기판(123)의 일부분의 영역이 에칭되고, 실리콘 기판(123)을 관통하여, 전극(132)까지 달하는 관통구멍(133)이 형성된다.
또한, 화살표(B66)로 도시하는 바와 같이 절연막(131) 부분과 관통구멍(133) 부분에 또한 절연막(331)이 형성되고, 그 절연막(331)의 부분에 Cu로 도금 처리가 시행된다. 이에 의해 Cu로 이루어지는 메탈층(332)이 형성되고, 이 메탈층(332)의 일부분, 즉 관통구멍(133)의 부분이 관통비아(136)가 된다.
또한, 그 후, 메탈층(332) 부분에 Ta나 TaN 등으로 이루어지는 배리어 메탈이 도포되어 메탈층(333)이 형성되고, 메탈층(333)의 위에 Cu로 도금 처리가 시행되어, Cu의 메탈층(334)이 형성된다.
스텝 S98에서 제조 장치는, 스텝 S97의 처리에 의해 형성된 메탈층을 CMP 등에 의해 연마하여 평탄화하고, 전극 및 접속 배선을 형성한다.
그리고, 그 후, 스텝 S99 내지 스텝 S101의 처리가 시행되어 제조 처리는 종료하는데, 이들의 처리는 도 3의 스텝 S18 내지 스텝 S20의 처리와 마찬가지이기 때문에, 그 상세한 설명은 생략한다.
스텝 S98 내지 스텝 S101에서는, 우선 도 21에 도시한 메탈층(332) 내지 메탈층(334)의 일부분이 평탄하게 되도록 CMP 등에 의해 연마된다. 이에 의해, 도 22의 화살표(B67)로 도시하는 바와 같이, 메탈층(332)의 부분에, 관통비아(136)의 끝에 마련된 전극(137), 그 전극(137)에 접속된 접속 배선(138), 및 접속 배선(138)의 끝에 마련된 전극(361)이 형성된다. 또한, 전극(361)상에 있는, 메탈층(333) 및 메탈층(334)에서의 평탄화에 의해 제거되지 않고 남은 부분이 랜드 전극을 구성하는 메탈층이 된다.
이들의 전극(137), 접속 배선(138), 및 전극(361)은, 도 17에 도시한 전극(223), 배선(225), 및 전극(292)에 대응한다. 또한, 메탈층(333) 및 메탈층(334)으로 이루어지는 메탈층은, 도 17에 도시한 메탈층(293)에 대응한다.
따라서 도 22에 도시하는 예에서는, 전극(361), 메탈층(333), 및 메탈층(334)으로 랜드 전극이 구성된다. 이 랜드 전극의 상면은, 전극(137) 및 접속 배선(138)의 상면과 동일 평면에 포함되도록 되어 있다. 즉, 랜드 전극과, 전극(137) 및 접속 배선(138)의 단차가 없는 상태로 되어 있다.
이와 같이 하여 랜드 전극이 형성되면, 그 후, 도 22의 화살표(B68)로 도시하는 바와 같이, 실리콘 기판(123)의 절연막이나, 전극(137), 접속 배선(138), 메탈층(334)의 부분에 절연막(161)이 형성된다.
또한, 그 절연막(161)에서의 화소 부분의 영역이 에칭되어 단차가 마련되고, 실리콘 기판(123)의 도면 중, 상측에 적층되어 마련된 층이 배선층(162)이 된다. 이 배선층(162)이 도 17에서의 배선층(216)에 대응한다.
그리고, 절연막(161)의 단차 부분에 화소마다 온 칩 컬러 필터(163)가 형성되고, 또한 온 칩 컬러 필터(163) 부분과 절연막(161)의 부분에 수지가 도포되어 온 칩 렌즈(164)가 형성된다.
이때, 화살표(B68)로 도시하는 예에서는, 전극(137), 접속 배선(138), 메탈층(334)의 부분이 개략 평탄하게 되어 있기 때문에, 그 도면 중, 상측에 형성된 절연막의 단차 부분, 즉 화살표(Q11)로 도시하는 부분의 단차가, 도 15의 화살표(B40)로 도시한 예에서의 대응하는 부분의 단차보다도 작게 되어 있다. 따라서 온 칩 렌즈(164)와 온 칩 컬러 필터(163)를 형성할 때에 수지 재료를 균일하게 도포할 수 있다.
그 후, 도 23의 화살표(B69)로 도시하는 바와 같이 배선층(162)에서의 랜드 전극 부분, 즉 메탈층(334)의 부분이 노출하도록 개구되어 개구부(171)가 되고, 센서 웨이퍼로부터 각 센서 반도체 소자가 분리된다.
그리고, 화살표(B70)로 도시하는 바와 같이 개구부(171)에서, 메탈층(334) 부분에 로직 반도체 소자(172)가 플립 칩 실장, 즉 CoC 적층된다. 로직 반도체 소자(172)의 실장시에는, 마이크로 범프(185)와 메탈층(334)이 확산 접속된다.
이와 같이 하여 센서 반도체 소자에 로직 반도체 소자가 실장되어 고체 촬상 장치가 되면, 제조 처리는 종료한다.
이상과 같이 하여 제조 장치는 실리콘 기판의 일부분을 파들어가서 홈을 형성하고 나서, 실드 메탈과 랜드 전극을 형성한다. 이와 같이 함으로써, 온 칩 렌즈를 형성할 때에, 배선층에 수지 재료를 균일하게 도포할 수 있고, 간단하게 고품질의 고체 촬상 장치를 얻을 수 있다.
<제2의 실시의 형태>
<고체 촬상 장치의 구성례>
그런데, 이상에서는 센서 반도체 소자에 실리콘 기판을 관통하는, 보다 피치(폭)가 작은 관통비아를 마련함과 함께, 그 관통비아에 배선을 통하여, 보다 피치가 큰 랜드 전극을 마련하고, 랜드 전극에 의해 센서 반도체 소자에 로직 반도체 소자를 실장하여, 고체 촬상 장치를 소형화한 예에 관해 설명하였다. 그러나, 센서 반도체 소자에 맞붙이는 지지 부재를 인터포저 기판으로 하고, 그 인터포저 기판에 로직 반도체 소자 등의 반도체 소자를 실장하는 것으로도 간단하게 소형의 고체 촬상 장치를 얻을 수 있다.
이와 같이 인터포저 기판에 반도체 소자를 실장하는 경우, 고체 촬상 장치는, 예를 들면 도 24에 도시하는 바와 같이 구성된다.
도 24에 도시하는 예에서는, 고체 촬상 장치(391)는 이면 조사형의 이미지 센서가 되고, 고체 촬상 장치(391)는, 몸체(401), 센서 반도체 소자(402), 인터포저 기판(403), 반도체 소자(404), 및 커버 유리(405)를 갖고 있다.
즉, 고체 촬상 장치(391)에서는, 반도체 소자인 센서 반도체 소자(402)와 인터포저 기판(403)이 맞붙여지고, 또한 인터포저 기판(403)에서의 센서 반도체 소자(402)측과는 반대측의 면에 반도체 소자(404)가 실장되어 있다. 여기서, 센서 반도체 소자(402)와 인터포저 기판(403)은, 예를 들면 플라즈마 접속 등에 의해 맞붙여져 있다. 인터포저 기판(403)은, 센서 반도체 소자(402)의 지지 부재로서 기능하는 반도체 소자이고, 센서 반도체 소자(402)와 인터포저 기판(403)과의 접합면은, 서로 동일 형상이면서 동일 면적으로 되도록 되어 있다.
그리고, 이들의 센서 반도체 소자(402), 인터포저 기판(403), 및 반도체 소자(404)가 몸체(401) 내부에 고정되어 있다. 또한, 몸체(401) 상부에는, 외부로부터의 더스트가 센서 반도체 소자(402)에 부착하지 않도록, 커버 유리(405)가 마련되어 있다.
또한, 고체 촬상 장치(391)에서는, 인터포저 기판(403)과 몸체(401)가 와이어 본딩에 의해 전기적으로 접속되어 있다.
예를 들면, 인터포저 기판(403)에서의 가장 센서 반도체 소자(402)측에 있는 배선층에는 Al 등으로 이루어지는 패드 전극(411-1)이 마련되어 있고, 센서 반도체 소자(402)에 마련된 개구부(412-1)에 의해 패드 전극(411-1)이 노출되도록 되어 있다. 또한, 몸체(401)에는, 패드 전극(411-1) 부근에, Al 등으로 이루어지는 패드 전극(413-1)이 마련되어 있고, 이들의 패드 전극(411-1)과 패드 전극(413-1)이 와이어(414-1)에 의해 접속되어 있다.
이들의 패드 전극(411-1)과 패드 전극(413-1)은, 몸체(401)로부터 인터포저 기판(403)에의 전원 공급용의 패드 전극이나, 인터포저 기판(403)으로부터 몸체(401)에의 신호 등의 출력을 행하기 위한 패드 전극 등이 된다.
마찬가지로, 인터포저 기판(403)의 배선층에는, Al 등으로 이루어지는 패드 전극(411-2)이 마련되어 있고, 센서 반도체 소자(402)에 마련된 개구부(412-2)에 의해 패드 전극(411-2)이 노출되도록 되어 있다. 또한, 몸체(401)에는 패드 전극(411-2) 부근에, Al 등으로 이루어지는 패드 전극(413-2)이 마련되어 있고, 이들의 패드 전극(411-2)과 패드 전극(413-2)이 와이어(414-2)에 의해 접속되어 있다.
또한, 이하, 패드 전극(411-1) 및 패드 전극(411-2)을 특히 구별할 필요가 없는 경우, 단지 패드 전극(411)이라고도 칭하고, 개구부(412-1) 및 개구부(412-2)를 특히 구별할 필요가 없는 경우, 단지 개구부(412)라고도 칭한다. 또한, 패드 전극(413-1) 및 패드 전극(413-2)을 특히 구별할 필요가 없는 경우, 단지 패드 전극(413)이라고도 칭하고, 와이어(414-1) 및 와이어(414-2)을 특히 구별할 필요가 없는 경우, 단지 와이어(414)라고도 칭한다.
고체 촬상 장치(391)에서는, 피사체로부터의 광은, 커버 유리(405)를 통하여 센서 반도체 소자(402)의 화소에 입사하고, 화소 내의 광전 변환 소자에 의해 광전 변환이 행하여진다.
<센서 반도체 소자 및 인터포저 기판의 구성례>
또한, 센서 반도체 소자(402) 및 인터포저 기판(403)은, 보다 상세하게는, 예를 들면 도 25의 화살표(A31)로 도시하는 바와 같이 구성된다. 또한, 도 25에서, 도 24에서의 경우와 대응하는 부분에는 동일한 부호를 붙이고 있고, 그 설명은 적절히 생략한다.
도 25의 화살표(A31)로 도시하는 예에서는, 센서 반도체 소자(402)는, 실리콘 기판(441)과, 그 실리콘 기판(441)에서의 인터포저 기판(403)측에 적층된 배선층(442)을 갖고 있다. 여기서, 배선층(442)은 1 또는 복수의 층(배선층)을 갖고 있다.
실리콘 기판(441)에는, 광전 변환 소자(443) 등의 복수의 광전 변환 소자가 마련되어 있고, 또한 실리콘 기판(441)의 수광면측, 즉 광전 변환 소자의 도면 중, 상측에는 화소마다 온 칩 렌즈(444)가 형성되어 있다. 실리콘 기판(441)에서도, 각 화소는, 피사체로부터의 광을 수광하여 광전 변환하는 광전 변환 소자, 광전 변환 소자에서 얻어진 전하를 축적하는 전하 축적부나, 복수의 전계효과 트랜지스터 등으로 이루어지는 화소 회로로 구성되어 있다.
또한, 센서 반도체 소자(402)의 배선층(442)에는, Cu 등으로 이루어지는 배선(445) 등의 배선이 마련되어 있다. 예를 들면 배선(445)은, 배선층(442)을 구성하는, 가장 실리콘 기판(441)측에 있는 층에 마련되어 있다.
또한, 실리콘 기판(441)에는, 실리콘 기판(441)을 관통하여, 배선(445)과, 실리콘 기판(441)의 수광면측에 있는 면(층)에 마련된 배선을 접속하는 관통비아(446)가 마련되어 있다. 또한, 센서 반도체 소자(402)에는, 관통비아(446)에 접속되고, 실리콘 기판(441) 및 배선층(442)을 관통하는 관통비아(447)도 마련되어 있다.
이들의 관통비아(446) 및 관통비아(447)는, 예를 들면 Cu 등으로 이루어지고, 직경(피치)이 2 내지 10㎛ 정도로 비교적 직경이 작은 비아이다. 즉, 관통비아(446) 및 관통비아(447)는, 비교적 폭이 좁은 비아이다.
또한, 인터포저 기판(403)은, 실리콘 기판(451)과, 그 실리콘 기판(451)의 양면에 마련된 배선층(452) 및 배선층(453)으로 구성된다. 여기서, 배선층(452) 및 배선층(453)은, 1 또는 복수의 층(배선층)을 갖고 있다.
실리콘 기판(451)의 센서 반도체 소자(402)측에 마련된 배선층(452)에는, 상술한 패드 전극(411)이나, Al 등으로 이루어지는 배선(454) 등이 마련되어 있다.
이 예에서는, 관통비아(447)는, 센서 반도체 소자(402)의 실리콘 기판(441) 및 배선층(442)을 관통하여, 배선(454)에 달하고 있다. 그 때문에, 센서 반도체 소자(402)의 배선층(442)에 마련된 배선(445)과, 인터포저 기판(403)의 배선층(452)에 마련된 배선(454)이, 관통비아(446) 및 관통비아(447)를 통하여 전기적으로 접속되어 있다. 또한, 관통비아(446)와 관통비아(447)는 실리콘 기판(441)의 수광면측의 면에서 전기적으로 접속되어 있다.
또한, 인터포저 기판(403)의 실리콘 기판(451)에는, 관통비아(455) 등, 배선층(452)과 배선층(453)을 전기적으로 접속하는 복수의 관통비아가 마련되어 있다. 예를 들면, 실리콘 기판(451)을 관통하는 관통비아(455) 등의 관통비아는 Cu 등에 의해 형성되어 있고, 이들의 관통비아의 직경(피치)은, 예를 들면 50 내지 200㎛ 등이 된다.
배선층(453)에는, Cu 등으로 이루어지는 배선(456), Al 등으로 이루어지는 전극(457)과 전극(458) 등이 마련되어 있다. 이 예에서는, 배선층(452)에 마련된 배선(454)과, 배선층(453)에 마련된 배선(456)이, 관통비아(455)에 의해 전기적으로 접속되어 있다.
또한, 배선층(453)에 마련된 전극(457)과 전극(458)은, 반도체 소자를 실장하기 위한 전극으로 되어 있다. 이 예에서는, 전극(457) 등의 복수의 전극에 마이크로 범프가 형성되고, 그들의 마이크로 범프에 의해 인터포저 기판(403)에 로직 반도체 소자(471)가 플립 칩 실장되어 있다. 예를 들면 전극(457)에 마련된 마이크로 범프(459)에 의해 로직 반도체 소자(471)가 인터포저 기판(403)에 실장되어 있다.
마찬가지로, 전극(458) 등의 복수의 전극에 마이크로 범프가 형성되고, 그들의 마이크로 범프에 의해 인터포저 기판(403)에 DRAM(Dynamic Random Access Memory) 반도체 소자(472)가 플립 칩 실장되어 있다. 예를 들면 전극(458)에 마련된 마이크로 범프(460)에 의해 DRAM 반도체 소자(472)가 인터포저 기판(403)에 실장되어 있다.
여기서는, 로직 회로를 구비하고, 신호 처리를 행하는 로직 반도체 소자(471)나, 메모리 회로를 구비하고, 메모리로서 기능하는 DRAM 반도체 소자(472)가, 도 24에 도시한 반도체 반도체 소자(404)에 대응한다.
로직 반도체 소자(471)는, 실리콘 기판(481) 및 배선층(482)으로 이루어진다. 배선층(482)은, 1 또는 복수의 층(배선층)으로 이루어지고, 이 예에서는 배선층(482)에는, Cu 등으로 이루어지는 배선(483)이나, Al 등으로 이루어지는 전극(484)이 마련되어 있다. 예를 들면, 로직 반도체 소자(471)의 전극(484)과, 인터포저 기판(403)의 전극(457)이, 마이크로 범프(459)에 의해 플립 칩 접속되어 있다.
또한, DRAM 반도체 소자(472)는, 실리콘 기판(485) 및 배선층(486)으로 이루어진다. 배선층(486)은, 1 또는 복수의 층(배선층)으로 이루어지고, 이 예에서는 배선층(486)에는, Cu 등으로 이루어지는 배선(487)과, Al 등으로 이루어지는 전극(489)이 마련되어 있다. 예를 들면, DRAM 반도체 소자(472)의 전극(489)과, 인터포저 기판(403)의 전극(458)이, 마이크로 범프(460)에 의해 플립 칩 접속되어 있다.
여기서, 마이크로 범프(459)와 마이크로 범프(460), 전극(457), 전극(484), 전극(458), 전극(489)의 각각의 직경(피치)은, 예를 들면 10 내지 40㎛ 등이 된다. 즉, 마이크로 범프(459)와 마이크로 범프(460), 전극(457), 전극(484), 전극(458), 전극(489)의 각각의 직경(폭)은, 관통비아(446)와 관통비아(447)의 피치보다는 크고(넓고), 관통비아(455)의 피치보다는 작게(좁게)되어 있다.
화살표(A31)로 도시한 센서 반도체 소자(402)를 도면 중, 위로부터 아래방향을 보면, 예를 들면 화살표(A32)로 도시하는 바와 같이, 센서 반도체 소자(402)의 중앙에는, 복수의 화소가 행렬형상으로 마련된 유효 화소 영역(491)이 마련되어 있고, 그 유효 화소 영역(491)의 외부의 영역이 주변 영역(492)으로 되어 있다.
주변 영역(492)의 외주측의 영역에는, 도면 중, 사각형으로 표시된 개구부(412) 등의 복수의 개구부가 나열되어 마련되어 있다. 그리고, 그들 개구부의 부분에는, 패드 전극(411) 등의 패드 전극이 마련되어 있고, 그들의 패드 전극에 접속된 와이어에 의해, 센서 반도체 소자(402)가 몸체(401)에 전기적으로 접속되어 있다.
또한, 주변 영역(492)에서의 개구부(412) 등의 개구부와, 유효 화소 영역(491)과의 사이에는, 도면 중, 원으로 표시되어 있는 관통비아(446) 및 관통비아(447) 등의 쌍이 된 복수의 관통비아가 마련되어 있다. 이들의 관통비아에 의해, 센서 반도체 소자(402)와 인터포저 기판(403)이 전기적으로 접속되어 있다. 즉, 관통비아(446)와 관통비아(447)에 의한 트윈 콘택트 구조로, 센서 반도체 소자(402)와 인터포저 기판(403)이 전기적으로 접속되어 있다.
또한, 화살표(A31)으로 도시한 인터포저 기판(403)을 도면 중, 위로부터 아래방향을 보면, 예를 들면 화살표(A33)로 도시하는 바와 같이, 인터포저 기판(403)의 전체에, 도면 중, 원으로 표시되어 있는 관통비아(455) 등, 관통비아(446)와 관통비아(447) 등의 관통비아보다도 큰 피치의 관통비아가 복수 마련되어 있다.
또한, 화살표(A31)로 도시한 인터포저 기판(403)을 도면 중, 아래로부터 윗방향을 보면, 예를 들면 화살표(A34)로 도시하는 바와 같이, 인터포저 기판(403)의 로직 반도체 소자(471)와 DRAM 반도체 소자(472)가 실장되는 영역에, 도면 중, 원으로 표시되어 있는 접속용의 전극이 복수 마련되어 있다. 예를 들면, 로직 반도체 소자(471)의 실장 부분의 영역에는, 관통비아(455) 등의 관통비아보다도 피치가 작은, 전극(457) 등의 전극이 복수 마련되어 있다. 마찬가지로, DRAM 반도체 소자(472)의 실장 부분의 영역에는, 관통비아(455) 등의 관통비아보다도 피치가 작은, 전극(458) 등의 전극이 복수 마련되어 있다.
예를 들면, 센서 반도체 소자의 수광면과 반대측의 면에 로직 반도체 소자를 실장하려고 하는 경우, 통상은 센서 반도체 소자가 복수 형성된 센서 웨이퍼와, 로직 반도체 소자가 복수 형성된 로직 웨이퍼를 맞붙이게 된다. 이 경우, 센서 웨이퍼와 로직 웨이퍼란 동일 면적이면서 동일 형상일 필요가 있기 때문에, 센서 반도체 소자가 큰 때 등, 경우에 따라서는 로직 반도체 소자가 필요 이상으로 커져 버리는 일도 있어서, 고체 촬상 장치의 소형화가 곤란하였다.
또한, 센서 웨이퍼와 로직 웨이퍼를 맞붙이기 때문에, 맞붙이기 전에 각 반도체 소자의 양품 선별을 할 수가 없어서, 수율의 향상이 곤란하였다.
이것에 대해, 고체 촬상 장치(391)에서는, 센서 반도체 소자(402)에 지지기판으로서 기능하는 인터포저 기판(403)을 맞붙이고, 인터포저 기판(403)에서의 센서 반도체 소자(402)와는 반대측의 면에 로직 반도체 소자(471)와 DRAM 반도체 소자(472)를 플립 칩 실장하는 구성으로 하였다.
이와 같이 함으로써, 센서 반도체 소자(402)의 강도로서 충분한 강도를 확보할 수 있다. 그 결과, 반도체 소자 사이즈의 제약을 받지 않고서, 임의의 사이즈의 로직 반도체 소자(471)와 DRAM 반도체 소자(472)를, 인터포저 기판(403)을 통하여 센서 반도체 소자(402)에 실장(탑재)할 수 있고, 고체 촬상 장치(391)를 소형화할 수 있다. 도 25의 예에서는, 로직 반도체 소자(471)와 DRAM 반도체 소자(472)는, 센서 반도체 소자(402)보다도 작은 반도체 소자로 되어 있다. 환언하면, 로직 반도체 소자(471)와 DRAM 반도체 소자(472)의 실장 부분의 면적은, 그들의 반도체 소자가 실장된 인터포저 기판(403)의 면 전체의 면적보다도 좁게 되어 있다.
또한, 센서 반도체 소자(402)에는, 로직 반도체 소자(471)와 DRAM 반도체 소자(472)를 실장하기 위한 영역을 확보할 필요가 없어진다. 즉, 센서 반도체 소자(402)에, 전극(457)과 전극(458)과 같은 비교적 큰 피치의 전극을 마련할 필요가 없고, 피치(폭)가 작은 관통비아(446)와 관통비아(447)에 의해, 센서 반도체 소자(402)와 인터포저 기판(403)을 전기적으로 접속하고 있기 때문에, 센서 반도체 소자(402)의 면적 효율을 향상시킬 수 있다. 이에 의해, 고체 촬상 장치(391)를 소형화할 수 있다.
또한, 센서 반도체 소자(402)에 인터포저 기판(403)을 맞붙임으로써, 충분한 강도를 확보할 수 있어서, 인터포저 기판(403)을 통하여 센서 반도체 소자(402)에, 로직 반도체 소자(471)와 DRAM 반도체 소자(472)를 CoC 적층할 수 있다. 따라서 CoC 적층 전, 즉 접합 전에 센서 반도체 소자(402)와 로직 반도체 소자(471), DRAM 반도체 소자(472)의 양품 선별을 행할 수가 있어서, 고체 촬상 장치(391)의 제조시의 수율을 향상시킬 수 있다.
또한, 인터포저 기판(403)에 관통비아(455)가 형성되어 있는 상태에서, 센서 반도체 소자(402)와 인터포저 기판(403)을 접합하면, 센서 반도체 소자(402)에 지지기판을 접합하고 나서, 지지기판에 반도체 소자 사이 접속 전극을 인출하기 위한 관통비아를 형성한 것보다도, 보다 간단하게 고체 촬상 장치(391)를 얻을 수 있다.
<제조 처리의 설명>
계속해서, 제조 장치가 본 기술을 적용한 고체 촬상 장치를 제조하는 제조 처리에 관해 설명한다. 즉, 이하, 도 26의 플로우 차트와, 도 27 내지 도 29를 참조하여, 제조 장치에 의한 제조 처리에 관해 설명한다. 또한, 도 27 내지 도 29에서 대응하는 부분에는 동일한 부호를 붙이고 있고, 그 설명은 적절히 생략한다.
스텝 S131에서, 제조 장치는 센서 웨이퍼상의 복수의 센서 반도체 소자의 각각의 영역에, 광전 변환 소자나 전계효과 트랜지스터 등으로 이루어지는 화소, 즉 화소 회로와, 그들의 화소를 전기 접속하는 매입 배선을 형성한다.
스텝 S132에서, 제조 장치는 센서 웨이퍼와, 복수의 인터포저 기판이 마련된 인터포저 웨이퍼를 맞붙인다. 그리고, 스텝 S133에서, 제조 장치는 센서 웨이퍼를 박층화하고, 스텝 S134에서 제조 장치는, 센서 반도체 소자와 인터포저 기판을 전기적으로 접속하는 관통비아를 형성한다.
이들의 스텝 S131 내지 스텝 S134의 처리에 의해, 도 27에 도시하는 바와 같이 센서 반도체 소자(531)가 마련된 센서 웨이퍼와, 인터포저 기판(532)이 마련된 인터포저 웨이퍼가 Wafer to Wafer 적층(접합)에 의해 맞붙여진다. 또한, 센서 웨이퍼와 인터포저 웨이퍼는, 그들의 접합면이 서로 동일 형상이면서 동일 면적의 웨이퍼가 된다. 이때, 센서 반도체 소자(531)와 인터포저 기판(532)과의 접합면도 서로 동일 형상이면서 동일 면적이 되도록 된다.
예를 들면, 도 27의 화살표(B81)로 도시하는 바와 같이 센서 웨이퍼의 일부분이 하나의 센서 반도체 소자(531)를 구성하는 실리콘 기판(541) 부분이 되고, 그 실리콘 기판(541)에 배선층(542)이 형성된다.
예를 들면 실리콘 기판(541)에서는, 광전 변환 소자(543)를 포함하는 복수의 광전 변환 소자 등이 형성되어 복수의 화소가 된다. 그리고, 실리콘 기판(541)에 Cu의 배선(544)과 전극(545) 등의 복수의 배선 등이 형성되어 배선층(542)이 된다.
이들의 센서 반도체 소자(531)의 실리콘 기판(541) 및 배선층(542)은, 도 25에 도시한 센서 반도체 소자(402)의 실리콘 기판(441) 및 배선층(442)에 대응한다.
또한, 인터포저 웨이퍼의 일부분이 하나의 인터포저 기판(532)을 구성하는 실리콘 기판(551) 부분이 되고, 그 실리콘 기판(551) 부분의 양면에 적층에 의해 매입 배선 등이 마련된 배선층(552) 및 배선층(553)이 형성된다.1
예를 들면 배선층(552)에는, Al의 배선(554)나, Cu의 배선(555), Al의 전극(556), Al의 패드 전극(557) 등이 형성되어 있고, 배선층(553)에는, Cu의 전극(558), Al의 전극(559), Cu의 배선(560) 등이 형성되어 있다. 또한, 실리콘 기판(551)에는, 실리콘 기판(551)과, 배선층(552) 및 배선층(553)의 일부를 관통하는 Cu의 관통비아(561)가 형성되어 있다.
인터포저 웨이퍼는 센서 웨이퍼의 지지기판으로서 기능하고, 예를 들면, 인터포저 웨이퍼는 직경이 300㎛이고, 두께가 500㎛ 등, 웨이퍼 프로세스에 견딜 수 있는 강도를 갖는 것으로 된다.
여기서, 인터포저 기판(532)의 실리콘 기판(551) 내지 배선층(553)은, 각각 도 25에 도시한 인터포저 기판(403)의 실리콘 기판(451) 내지 배선층(453)에 대응한다. 특히, 관통비아(561) 및 전극(559)은, 도 25에 도시한 관통비아(455) 및 전극(457)에 대응한다.
이와 같이 하여 센서 웨이퍼에 센서 반도체 소자(531)가 형성되고, 인터포저 웨이퍼에 인터포저 기판(532)이 형성되면, 화살표(B82)로 도시하는 바와 같이, 그들의 센서 웨이퍼와 인터포저 웨이퍼가 맞붙여지고, 그 후, 센서 반도체 소자(531)의 실리콘 기판(541) 부분이 박층화(박육화)된다.
또한 에칭에 의해, 실리콘 기판(541) 및 배선층(542)과, 배선층(552)의 일부분을 관통하는 홈이나, 실리콘 기판(541)과 배선층(542)의 일부분을 관통하는 홈이 형성되고, 그 홈 부분에 Cu로 도금 처리가 시행되어 관통비아가 형성된다.
이에 의해, 실리콘 기판(541)에서의 배선층(542)과는 반대측의 표면에 형성된 배선(571)과, 인터포저 기판(532)의 전극(556)을 전기적으로 접속하는 Cu의 관통비아(572)가 형성된다. 이 관통비아(572)는, 실리콘 기판(541) 및 배선층(542)을 관통하는 것으로 되어 있다. 또한, 실리콘 기판(541)을 관통하여, 배선(571)과, 배선층(542)의 전극(545)을 전기적으로 접속하는 Cu의 관통비아(573)가 형성된다. 이에 의해, 전극(545)과 전극(559)이, 관통비아(573)와 관통비아(572), 관통비아(561) 등에 의해 전기적으로 접속되게 된다.
이들의 관통비아(572) 및 관통비아(573)는, 도 25에 도시한 관통비아(446) 및 관통비아(447)에 대응한다.
스텝 S135에서, 제조 장치는 온 칩 컬러 필터 및 온 칩 렌즈를 형성한다. 또한, 스텝 S136에서, 제조 장치는 인터포저 기판의 접속용의 전극에 마이크로 범프를 형성한다.
예를 들면 도 28의 화살표(B83)로 도시하는 바와 같이, 실리콘 기판(541)의 수광면측, 즉 배선층(542)과는 반대측의 면에 수지가 도포된 후, 화소마다 온 칩 컬러 필터(581)가 형성되고, 또한 온 칩 컬러 필터(581) 부분에 수지가 도포되어 온 칩 렌즈(582)가 형성된다.
또한, 실리콘 기판(541), 배선층(542), 및 배선층(552)이 패드 전극(557)의 부분까지 에칭 등에 의해 파들여져서 개구되어, 개구부(583)가 형성된다. 개구부(583)에 의해 패드 전극(557)이 노출된다. 여기서, 패드 전극(557)은, 도 25의 패드 전극(411)에 대응한다.
또한, 화살표(B84)로 도시하는 바와 같이, 인터포저 기판(532)에서의 개구 부분에 의해 노출되어 있는 접속용의 전극에 SnAg 등의 솔더에 의해 마이크로 범프가 형성된다. 이 예에서는, 예를 들면 인터포저 기판(532)에서의 배선층(553)에 마련된 전극(559)에 마이크로 범프(601)가 형성되어 있다.
스텝 S137에서 제조 장치는, 인터포저 기판에 로직 반도체 소자를 실장하여 하나의 반도체 소자로 하고, 스텝 S138에서 제조 장치는, 센서 웨이퍼와 인터포저 웨이퍼로 이루어지는 웨이퍼를 스텝 S137의 처리에서 얻어진 반도체 소자로 개편화한다.
예를 들면, 도 29의 화살표(B85)로 도시하는 바와 같이 인터포저 기판(532)에 로직 반도체 소자(611)가 플립 칩 실장되어 센서 반도체 소자(531), 인터포저 기판(532), 및 로직 반도체 소자(611)로 이루어지는 하나의 반도체 소자(612)가 된다. 즉, 인터포저 기판(532)이 형성된 인터포저 웨이퍼와 센서 반도체 소자(531)가 형성된 센서 웨이퍼가 맞붙여진 하나의 웨이퍼의 인터포저 기판(532)의 부분에, 미리 개편화되어 있는 로직 반도체 소자(611)가 CoW(Chip on Wafer) 접속되다. 또한, 본 명세서에서는, 개편화된 소자를 웨이퍼상(上)의 소자에 접속하는 것을 CoW 접속한다고 칭하기로 한다.
이 예에서는, 로직 반도체 소자(611)는, 실리콘 기판(613) 및 배선층(614)으로 이루어지고, 배선층(614)에는, Cu 등으로 이루어지는 배선(615), Al로 이루어지는 접속용의 전극(616) 등이 형성되어 있다. 또한, 전극(616)에는, SnAg 등의 솔더에 의해 마이크로 범프(617)가 형성되어 있고, 이 마이크로 범프(617)와 마이크로 범프(601)가 접속됨에 의해, 인터포저 기판(532)에 로직 반도체 소자(611)가 플립 칩 실장(플립 칩 접속)되어 있다. 이에 의해, 로직 반도체 소자(611)의 배선(615)과, 인터포저 기판(532)의 전극(559)이 전기적으로 접속된다. 그 결과, 관통비아(561) 등에 의해, 로직 반도체 소자(611)의 배선(615)과, 센서 반도체 소자(531)의 전극(545)에 접속된 도시하지 않은 배선이 전기적으로 접속되게 된다.
여기서는, 로직 반도체 소자(611)는, 예를 들면 도 25의 로직 반도체 소자(471)에 대응하고, 로직 반도체 소자(611)는, 센서 반도체 소자(531)보다도 작은 반도체 소자로 되어 있다.
또한, 화살표(B86)로 도시하는 바와 같이 반도체 소자(612) 등의 복수의 반도체 소자가 형성된 하나의 웨이퍼(621)이 분할되어 복수의 반도체 소자로 개편화된다. 그 후, 반도체 소자(612) 등의 각 반도체 소자가, 도 24에 도시한 몸체(401)에 접속되는 등으로, 고체 촬상 장치가 된다.
이와 같이 하여 웨이퍼가 개편화되어 얻어진 반도체 소자가 몸체에 탑재되어, 고체 촬상 장치가 되면, 제조 처리는 종료한다.
이상과 같이 하여 제조 장치는, 센서 반도체 소자와 인터포저 기판을 Wafer to Wafer 적층에 의해 맞붙이고, 인터포저 기판에서의 센서 반도체 소자와는 반대측의 면에 로직 반도체 소자 등의 반도체 소자를 플립 칩 실장한다.
이와 같이 함으로써, 반도체 소자 사이즈의 제약을 받지 않고서, 임의의 사이즈의 반도체 소자를, 인터포저 기판을 통하여 센서 반도체 소자에 실장할 수 있고, 고체 촬상 장치를 소형화할 수 있다.
특히, 센서 반도체 소자에는, 로직 반도체 소자 등의 반도체 소자를 실장하기 위한 영역을 확보할 필요가 없고, 피치(폭)가 작은 관통비아에 의해 센서 반도체 소자와 인터포저 기판이 전기적으로 접속되도록 하였기 때문에, 면적 효율을 향상시켜, 고체 촬상 장치를 소형화할 수 있다.
또한, 이상에서는, 도 29 등에 도시한 바와 같이 인터포저 기판(532)과, 로직 반도체 소자(611) 등의 반도체 소자의 양방에 마이크로 범프를 형성하여, 인터포저 기판(532)과 반도체 소자를 접속한 예에 관해 설명하였다.
그러나, 도 2의 예로 설명한 바와 같이, 인터포저 기판(532)에는, 솔더가 없는 랜드 구조의 전극인 랜드 전극을 형성하고, 로직 반도체 소자(611) 등의 반도체 소자에만 마이크로 범프를 형성하여, 인터포저 기판(532)과 반도체 소자를 접속하도록 하여도 좋다. 이 경우, 인터포저 기판(532)에 반도체 소자를 실장(접속)할 때에, 인터포저 기판(532)측에서는 범프 가공이 불필요하기 때문에, 센서 반도체 소자(531)에 더스트가 부착하여 버리는 것을 방지하여, 고체 촬상 장치의 수율을 향상시킬 수 있다.
<제2의 실시의 형태의 변형례 1>
<제조 처리의 설명>
또한, 이상에서는, 센서 웨이퍼와 인터포저 웨이퍼를 맞붙여서 얻어진 하나의 웨이퍼에 로직 반도체 소자 등의 반도체 소자를 실장하고 나서, 각 반도체 소자로 개편화를 행하는 예에 관해 설명하였다. 그러나, 센서 웨이퍼와 인터포저 웨이퍼를 맞붙여서 얻어진 하나의 웨이퍼를 분할하여 반도체 소자로 개편화하고 나서, 그들의 각 반도체 소자에 로직 반도체 소자 등의 반도체 소자를 실장하도록 하여도 좋다.
그와 같은 경우, 제조 장치는 다음과 같은 처리를 행하여 고체 촬상 장치를 제조한다.
이하, 도 30의 플로우 차트와, 도 31 내지 도 33을 참조하여, 제조 장치에 의한 제조 처리에 관해 설명한다. 또한, 도 31 내지 도 33에서 대응하는 부분에는 동일한 부호를 붙이고 있고, 그 설명은 적절히 생략한다. 또한, 도 31 내지 도 33에서, 도 27 내지 도 29의 어느 하나에서의 경우와 대응하는 부분에는 동일한 부호를 붙이고 있고, 그 설명은 적절히 생략한다.
스텝 S161 내지 스텝 S166에서는, 도 26의 스텝 S131 내지 스텝 S136과 같은 처리가 행하여진다.
즉, 도 31의 화살표(B91)로 도시하는 바와 같이 센서 웨이퍼의 일부분이 하나의 센서 반도체 소자(531)를 구성하는 실리콘 기판(541) 부분이 되고, 그 실리콘 기판(541)에 배선층(542)이 형성된다.
또한, 인터포저 웨이퍼의 일부분이 하나의 인터포저 기판(532)을 구성하는 실리콘 기판(551) 부분이 되고, 그 실리콘 기판(551) 부분의 양면에 적층에 의해 매입 배선 등이 마련된 배선층(552) 및 배선층(553)이 형성된다.
그 후, 화살표(B92)로 도시하는 바와 같이, 그들의 센서 웨이퍼와 인터포저 웨이퍼가 맞붙여지고, 센서 반도체 소자(531)의 실리콘 기판(541) 부분이 박층화(박육화)된다.
또한 에칭에 의해 홈이 형성되고, 그 홈 부분에 Cu로 도금 처리가 시행되어 관통비아(572) 및 관통비아(573)가 형성된다.
또한, 도 32의 화살표(B93)로 도시하는 바와 같이, 실리콘 기판(541)의 수광면측에 온 칩 컬러 필터(581), 온 칩 렌즈(582), 및 개구부(583)가 형성된다.
그 후, 화살표(B94)로 도시하는 바와 같이, 인터포저 기판(532)에서의 개구 부분에 의해 노출되어 있는 접속용의 전극에 SnAg 등의 솔더에 의해 마이크로 범프가 형성된다. 예를 들면, 배선층(553)에 마련된 전극(559)에 마이크로 범프(601)가 형성되어 있다.
스텝 S167에서, 제조 장치는, 센서 웨이퍼와 인터포저 웨이퍼를 맞붙여서 얻어진 하나의 웨이퍼를 분할하여, 센서 반도체 소자와 인터포저 기판으로 이루어지는 하나의 반도체 소자로 개편화한다.
스텝 S168에서, 제조 장치는, 스텝 S167의 처리에서 얻어진 반도체 소자에, 로직 반도체 소자 등의 반도체 소자를 CoC 적층에 의해 실장하고, 또한 그 반도체 소자를 몸체에 탑재하여 고체 촬상 장치로 하고, 제조 처리는 종료한다.
예를 들면, 스텝 S167 및 스텝 S168에서는, 도 33의 화살표(B95)로 도시하는 바와 같이, 센서 반도체 소자(531)와 인터포저 기판(532)으로 이루어지는 반도체 소자(651) 등의 복수의 반도체 소자가 형성된 웨이퍼(652)가 분할되어 복수의 반도체 소자로 개편화된다.
그리고, 화살표(B96)로 도시하는 바와 같이 반도체 소자(651)의 인터포저 기판(532)에 로직 반도체 소자(611)가 플립 칩 실장되어 센서 반도체 소자(531), 인터포저 기판(532), 및 로직 반도체 소자(611)로 이루어지는 하나의 반도체 소자가 된다. 그 후, 이 반도체 소자가 몸체에 탑재되어, 고체 촬상 장치가 된다.
이상과 같이 하여 제조 장치는, 센서 반도체 소자와 인터포저 기판을 Wafer to Wafer 적층에 의해 맞붙이고, 개편화를 행하여 나서 로직 반도체 소자 등의 반도체 소자를 인터포저 기판에 실장한다. 이 경우에도, 로직 반도체 소자 등의 반도체 소자를 임의의 사이즈로 인터포저 기판에 실장할 수 있다.
<제2의 실시의 형태의 변형례 2>
<고체 촬상 장치의 구성례>
또한, 이상에서는, 예를 들면 도 25에 도시한 바와 같이 센서 반도체 소자(402)와 인터포저 기판(403)과의 전기적인 접속이, 관통비아(446)와 관통비아(447) 등, 쌍이 되는 2개의 관통비아를 이용한 트윈 콘택트 구조에 의해 실현되는 예에 관해 설명하였다.
그러나, 센서 반도체 소자와 인터포저 기판과의 전기적인 접속은, 트윈 콘택트 구조에 의한 접속으로 한하지 않고, 예를 들면 도 34에 도시하는 바와 같이, Cu의 전극끼리를 접합(접속)하는, 이른바 CuCu 접속에 의해 실현하도록 하여도 좋다.
도 34에서는, 고체 촬상 장치(691)는, 센서 반도체 소자(701), 인터포저 기판(702), 로직 반도체 소자(703), 및 로직 반도체 소자(704)를 갖고 있다.
이 예에서는, 센서 반도체 소자(701) 및 인터포저 기판(702)은, 도 24에 도시한 센서 반도체 소자(402) 및 인터포저 기판(403)에 대응하고, 로직 반도체 소자(703) 및 로직 반도체 소자(704)가, 도 24에 도시한 반도체 소자(404)에 대응한다.
또한, 센서 반도체 소자(701)는, 광전 변환 소자 등이 마련된 실리콘 기판(711)을 갖고 있고, 그 실리콘 기판(711)의 도면 중, 상측의 면은 수광면이 되고, 수광면에는 온 칩 컬러 필터나 온 칩 렌즈가 형성되어 있다. 또한, 실리콘 기판(711)의 도면 중, 하측의 면에는 배선층(712)이 마련되어 있다.
인터포저 기판(702)은, 도 25에 도시한 관통비아(455)에 대응하는 복수의 관통비아가 형성된 실리콘 기판(713)과, 그 실리콘 기판(713)의 양면에 형성된 배선층(714) 및 배선층(715)으로 이루어진다. 배선층(714) 및 배선층(715)은, 각각 1 또는 복수의 층(배선층)을 갖고 있다.
센서 반도체 소자(701)에서의 인터포저 기판(702)측에 있는 배선층(712)의 최 표층, 즉 가장 인터포저 기판(702)측의 면에는, 전극(716) 등, Cu로 이루어지는 접속용의 전극이 복수 형성되어 있다. 전극(716) 등의 복수의 접속용의 전극 중의 일부 또는 전부의 전극은, 배선층(712) 내의 다른 배선과 접속되어 있다.
마찬가지로, 인터포저 기판(702)에서의 센서 반도체 소자(701)측에 마련된 배선층(714)의 최 표층, 즉 가장 센서 반도체 소자(701)측의 면에는, 전극(717) 등, Cu로 이루어지는 접속용의 전극이 복수 형성되어 있다. 전극(717) 등의 복수의 접속용의 전극 중의 일부 또는 전부의 전극은, 배선층(714) 내의 다른 배선과 접속되어 있다. 이 예에서는, 전극(717)이, 배선층(714) 내의 Cu의 배선(718)에 접속되어 있다.
또한, 인터포저 기판(702)에 마련된 접속용의 전극과, 센서 반도체 소자(701)에 마련된 접속용의 전극은, 접합면이 동일 형상이면서 동일 면적으로 서로 대향하도록 배치되고, 그들의 전극끼리가 맞붙여짐으로써, 센서 반도체 소자(701)와 인터포저 기판(702)이 전기적으로도 물리적으로도 접속(접합)되도록 되어 있다.
예를 들면, 센서 반도체 소자(701)의 전극(716)과, 인터포저 기판(702)의 전극(717)이 서로 대향하도록 마련되어 있고, 그들의 전극(716)과 전극(717)이 접하는 부분은, 서로 같은 형상 및 같은 면적으로 되어 있다.
이와 같이, 센서 웨이퍼와 인터포저 웨이퍼의 접합시에, Cu의 전극끼리를 접합하는 CuCu 접속에 의해 센서 반도체 소자(701)와 인터포저 기판(702)을 접속함으로써, 센서 반도체 소자(701)에 트윈 콘택트용의 관통비아를 마련하는 일 없이, 센서 반도체 소자(701)와 인터포저 기판(702)을 전기적으로 접속할 수 있다. 또한, CuCu 접속에 의해 센서 반도체 소자(701)와 인터포저 기판(702)을 접속하는 경우, 트윈 콘택트 구조의 경우보다도 접속용의 전극의 피치(폭)를 보다 작게 할 수 있다. 이에 의해, 센서 반도체 소자(701)의 면적 효율을 더욱 향상시켜, 고체 촬상 장치(691)를 소형화할 수 있다.
또한, 이 예에서도 도 24에 도시한 예와 마찬가지로 인터포저 기판(702)에는, 로직 반도체 소자(703) 및 로직 반도체 소자(704)가, 마이크로 범프에 의해 CoC 적층, 즉 플립 칩 실장되어 있다. 또한, 웨이퍼의 개편화 후에 인터포저 기판(702)에 로직 반도체 소자(703) 및 로직 반도체 소자(704)를 CoC 적층하는 외에, 웨이퍼의 개편화 전에 로직 반도체 소자(703) 및 로직 반도체 소자(704)를 Wafer on Chip 적층하도록 하여도 좋다.
<제2의 실시의 형태의 변형례 3>
<고체 촬상 장치의 구성례>
또한, 예를 들면 도 35에 도시하는 바와 같이, 센서 반도체 소자나 인터포저 기판, 로직 반도체 소자 등의 반도체 소자를 고체 촬상 장치의 몸체에 고정함에 있어서, 반도체 소자의 탑재 부분이 수지 등에 의해 평탄화되도록 하여도 좋다. 또한, 도 35에서 도 24에서의 경우와 대응하는 부분에는 동일한 부호를 붙이고 있고, 그 설명은 적절히 생략한다.
이 예에서는, 인터포저 기판(403)의 반도체 소자(404)측의 면에 수지(741)가 도포되어 있고, 그 수지(741)에 의해 반도체 소자(404)가 덮여 수지(741)의 도면 중, 하측의 면이 평탄하게 되도록 되어 있다. 환언하면, 인터포저 기판(403)과 몸체(401)와의 사이의 공간에 수지(741)가 충전되어 있다.
이와 같이 수지(741)에 의한 평탄화를 행함으로써, 센서 반도체 소자(402), 인터포저 기판(403), 및 반도체 소자(404)를 몸체(401)에 고정한 후, 패드 전극(411)과 패드 전극(413)을 와이어 본딩에 의해 접속할 때에, 센서 반도체 소자(402)와 인터포저 기판(403)에 국소적에 큰 부하가 걸려 버리는 것을 억제할 수 있다. 이에 의해, 센서 반도체 소자(402)와 인터포저 기판(403)에 크랙 등이 발생하는 것을 방지하고, 고체 촬상 장치(391)의 수율을 향상시킬 수 있다.
<센서 반도체 소자 및 인터포저 기판의 구성례>
또한, 도 35에 도시한 센서 반도체 소자(402)와 인터포저 기판(403), 반도체 소자(404)의 부분의 구성은, 보다 상세하게는, 예를 들면 도 36에 도시하는 구성이 된다. 또한, 도 36에서, 도 25 또는 도 35에서의 경우와 대응하는 부분에는 동일한 부호를 붙이고 있고, 그 설명은 적절히 생략한다.
도 36에 도시하는 예에서는, 인터포저 기판(403)에, 도 35의 반도체 소자(404)에 대응하는 로직 반도체 소자(471) 및 DRAM 반도체 소자(472)가 플립 칩 실장되어 있다. 그리고, 이들의 로직 반도체 소자(471) 및 DRAM 반도체 소자(472)가 평탄화용의 수지(741)에 의해 덮여서, 인터포저 기판(403)의 반도체 소자가 실장된 부분이 평탄화되어 있다.
<제조 처리의 설명>
계속해서, 반도체 소자의 실장 부분이 수지에 의해 평탄화되는 경우에 제조 장치에 의해 행하여지는 제조 처리에 관해 설명한다.
이하, 도 37의 플로우 차트와, 도 38 내지 도 40을 참조하여, 제조 장치에 의한 제조 처리에 관해 설명한다. 또한, 도 38 내지 도 40에서 대응하는 부분에는 동일한 부호를 붙이고 있고, 그 설명은 적절히 생략한다. 또한, 도 38 내지 도 40에서, 도 27 내지 도 29의 어느 하나에서의 경우와 대응하는 부분에는 동일한 부호를 붙이고 있고, 그 설명은 적절히 생략한다.
스텝 S191 내지 스텝 S194에서는, 도 26의 스텝 S131 내지 스텝 S134와 같은 처리가 행하여진다.
즉, 도 38의 화살표(B101)로 도시하는 바와 같이 센서 웨이퍼의 일부분이 하나의 센서 반도체 소자(531)를 구성하는 실리콘 기판(541) 부분이 되고, 그 실리콘 기판(541)에 배선층(542)이 형성된다.
또한, 인터포저 웨이퍼의 일부분이 하나의 인터포저 기판(532)을 구성하는 실리콘 기판(551) 부분이 되고, 그 실리콘 기판(551) 부분의 양면에 적층에 의해 매입 배선 등이 마련된 배선층(552) 및 배선층(553)이 형성된다.
그 후, 화살표(B102)로 도시하는 바와 같이, 그들의 센서 웨이퍼와 인터포저 웨이퍼가 맞붙여지고, 센서 반도체 소자(531)의 실리콘 기판(541) 부분이 박층화(박육화)된다.
또한 에칭에 의해 홈이 형성되고, 그 홈 부분에 Cu로 도금 처리가 시행되어 관통비아(572) 및 관통비아(573)가 형성된다.
스텝 S195에서, 제조 장치는 인터포저 기판의 접속용의 전극에 마이크로 범프를 형성한다. 또한, 스텝 S196에서 제조 장치는, 인터포저 기판에 로직 반도체 소자를 실장한다.
예를 들면, 도 39의 화살표(B103)로 도시하는 바와 같이, 인터포저 기판(532)에서의 개구 부분에 의해 노출되어 있는 접속용의 전극에 SnAg 등의 솔더에 의해 마이크로 범프가 형성된다. 예를 들면, 배선층(553)에 마련된 전극(559)에 마이크로 범프(601)가 형성되어 있다.
그리고, 화살표(B104)로 도시하는 바와 같이 인터포저 기판(532)에 로직 반도체 소자(611)가 플립 칩 실장되어 센서 반도체 소자(531), 인터포저 기판(532), 및 로직 반도체 소자(611)로 이루어지는 하나의 반도체 소자가 된다. 즉, 인터포저 기판(532)이 형성된 인터포저 웨이퍼와 센서 반도체 소자(531)가 형성된 센서 웨이퍼가 맞붙여져서 얻어진 하나의 웨이퍼의 인터포저 기판(532)의 부분에, 미리 개편화되어 있는 로직 반도체 소자(611)가 CoW 접속된다.
이 예에서는, 인터포저 기판(532)의 전극(559)에 형성된 마이크로 범프(601)와, 로직 반도체 소자(611)의 전극(616)에 형성된 마이크로 범프(617)가 접속됨에 의해, 인터포저 기판(532)에 로직 반도체 소자(611)가 플립 칩 실장(플립 칩 접속)되어 있다.
스텝 S197에서 제조 장치는, 인터포저 기판의 로직 반도체 소자부분을 수지에 의해 평탄화하고, 스텝 S198에서 제조 장치는 온 칩 컬러 필터 및 온 칩 렌즈를 형성한다.
또한, 스텝 S199에서 제조 장치는, 스텝 S198의 처리에서 얻어진 웨이퍼를 개편화하고, 제조 처리는 종료한다.
예를 들면 도 40의 화살표(B105)로 도시하는 바와 같이 인터포저 기판(532)의 로직 반도체 소자(611)측, 즉 로직 반도체 소자(611)의 실장 부분에 수지(771)가 도포되어 평탄화된다.
그리고, 화살표(B106)로 도시하는 바와 같이 실리콘 기판(541)의 수광면측에 온 칩 컬러 필터(581), 온 칩 렌즈(582), 및 개구부(583)가 형성된다. 그리고, 이와 같이 하여 얻어진 센서 반도체 소자(531), 인터포저 기판(532), 및 로직 반도체 소자(611)로 이루어지는 하나의 반도체 소자가 반도체 소자(772)가 된다.
또한, 화살표(B107)로 도시하는 바와 같이 반도체 소자(772) 등의 복수의 반도체 소자가 형성된 하나의 웨이퍼(773)가 분할되어 복수의 반도체 소자로 개편화된다. 그 후, 반도체 소자(772) 등의 각 반도체 소자가, 도 35에 도시한 몸체(401)에 접속된 등으로, 고체 촬상 장치가 된다.
이와 같이 하여 웨이퍼가 반도체 소자로 개편화되어 몸체에 탑재되고, 고체 촬상 장치가 되면, 제조 처리는 종료한다.
이상과 같이 하여 제조 장치는, 센서 반도체 소자와 인터포저 기판을 Wafer to Wafer 적층에 의해 접합하고, 인터포저 기판에서의 센서 반도체 소자와는 반대측의 면에 로직 반도체 소자 등의 반도체 소자를 플립 칩 실장한다. 이때 제조 장치는, 반도체 소자의 실장 부분을 수지에 의해 평탄화한다.
이와 같이 함으로써, 센서 반도체 소자나 인터포저 기판에 크랙 등이 발생한 것을 방지하고, 고체 촬상 장치의 수율을 향상시킬 수 있다.
<제2의 실시의 형태의 변형례 4>
<고체 촬상 장치의 구성례>
또한, 도 24에 도시한 예에서는, 인터포저 기판(403)의 센서 반도체 소자(402)측에 패드 전극(411)이 마련되어 와이어 본딩에 의한 전기적인 접속이 행하여지는 예에 관해 설명하였지만, 반도체 소자(404)측에 패드 전극을 마련하도록 하여도 좋다.
그와 같은 경우, 고체 촬상 장치(391)는, 예를 들면 도 41에 도시하는 바와 같이 구성된다. 또한, 도 41에서 도 24에서의 경우와 대응하는 부분에는 동일한 부호를 붙이고 있고, 그 설명은 적절히 생략한다.
도 41에 도시하는 예에서는, 고체 촬상 장치(391)는, 몸체(801), 센서 반도체 소자(402), 인터포저 기판(403), 반도체 소자(404), 및 커버 유리(405)를 갖고 있다.
이 예에서는, 센서 반도체 소자(402)가 몸체(801)에 고정됨으로써, 센서 반도체 소자(402), 인터포저 기판(403), 및 반도체 소자(404)가 몸체(801)에 실장되어 있다. 또한, 인터포저 기판(403)의 반도체 소자(404)측에 도시하지 않은 패드 전극이 마련되고, 그들의 패드 전극과, 몸체(801)에 마련된 패드 전극이, 와이어(802-1) 및 와이어(802-2)에 의해 전기적으로 접속되어 있다.
또한, 이하, 와이어(802-1) 및 와이어(802-2)를 특히 구별할 필요가 없는 경우, 단지 와이어(802)라고도 칭한다.
고체 촬상 장치(391)에서는, 이들의 와이어(802)를 통하여, 몸체(801)로부터 인터포저 기판(403)에 전원 공급이 행하여지거나, 인터포저 기판(403)으로부터 몸체(801)에의 신호 등의 출력이 행하여지거나 한다.
고체 촬상 장치(391)가 이와 같은 구성으로 되는 경우, 보다 상세하게는 인터포저 기판(403)은, 예를 들면 도 42에 도시하는 바와 같이 구성된다. 또한, 도 42에서, 도 25에서의 경우와 대응하는 부분에는 동일한 부호를 붙이고 있고, 그 설명은 적절히 생략한다.
도 42에 도시하는 예에서는, 인터포저 기판(403)의 배선층(453)에서의 가장 로직 반도체 소자(471)측에 있는 층에는 Al 등으로 이루어지는 패드 전극(831)이 마련되어 있고, 배선층(453)에 마련된 개구부(832)에 의해 패드 전극(831)이 노출되도록 되어 있다. 고체 촬상 장치(391)에서는, 와이어 본딩에 의해, 패드 전극(831)에 상술한 와이어(802)가 접속되고, 이에 의해 인터포저 기판(403)과 몸체(801)가 전기적으로 접속된다.
<제3의 실시의 형태>
<고체 촬상 장치의 구성례>
그런데, 이면 조사형의 고체 촬상 장치는, 외부로부터 입사하는 광을 수광하는 화소 등으로 이루어지는 수광부가 배선층면과 반대측의 면에 마련되기 때문에, 센서 반도체 소자의 박층화가 필요하고, 또한 그 박층화에 수반하여 강도를 확보하기 위한 지지기판이 불가결하게 된다.
그래서, 지지기판을 로직 반도체 소자로 치환하여 센서 반도체 소자와 로직 반도체 소자를 맞붙이고, 그들의 센서 반도체 소자와 로직 반도체 소자를 전기적으로 접속함으로써 소형화를 도모하는 적층 형식의 이면 조사형 고체 촬상 장치가 제안되어 있다(예를 들면 특개2014-220370호 공보 참조). 이 이면 조사형 고체 촬상 장치에서는, 화소 회로를 갖는 수광부가 마련된 센서 반도체 소자 표면과, 로직 회로를 갖는 개편화된 로직 반도체 소자 표면이 전기적으로 접속되어 있다.
또한, 센서 반도체 소자에 맞붙이는 지지기판에서의, 센서 반도체 소자와의 접합면측의 일부분에 홈을 형성하고, 그 홈 내의 부분에 내장 칩을 적층함으로써 모듈 사이즈를 축소할 수 있도록 한 이면 조사형 고체 촬상 장치도 제안되어 있다(예를 들면 특개2012-204403호 공보 참조).
그렇지만 상술한 기술에서는, 충분한 강도를 확보하는 것은 곤란하였다.
예를 들면 적층 형식의 이면 조사형 고체 촬상 장치에서는, 센서 반도체 소자와, 그 이면측에 적층되어 있는 로직 반도체 소자는, 함께 두께가 1㎛ 이하로 얇고, 또한 지지기판이 없어 강도가 약하기 때문에, 응력 집중이 생길 가능성이 높다. 그 결과, 이면 조사형 고체 촬상 장치에서 백점(白点)이나 암전류가 증가하여 버릴 우려가 있다. 또한, 이면 조사형 고체 촬상 장치의 강도가 충분하지 않기 때문에, 복수의 반도체 소자를 적층하면, 이면 조사형 고체 촬상 장치 자신의 휘어짐의 양이 증가하여, 촬상 특성이 저하되어 버릴 우려도 있다.
또한, 지지기판의 일부에 홈을 마련한 이면 조사형 고체 촬상 장치에서는, 센서 반도체 소자의 두께가 수㎛로 얇기 때문에, 내장 칩이 매입되는 홈 부분에서는, 실질적으로 지지기판이 없게 된다. 그러면, 홈 부분에서는 충분한 강도를 확보할 수가 없기 때문에, 그 홈 부분에 응력이 집중할 가능성이 높고, 그 결과, 이면 조사형 고체 촬상 장치에서 백점이나 암전류가 증가하여 버릴 우려가 있다.
또한, 복수의 반도체 소자를 적층하는 경우, 내장 칩이 매입되는 홈을 지지기판측에 많이 작성할 필요가 있다. 그러면, 지지기판에서 실질적으로 지지기판으로서 기능하는 부분의 면적이 좁아지기 때문에, 이면 조사형 고체 촬상 장치 자신의 휘어짐의 양이 증가하고, 촬상 특성이 저하되어 버릴 우려가 있다.
본 기술은 이와 같은 상황을 감안하여 이루어진 것이고, 충분한 강도를 확보할 수 있도록 하는 것이다.
구체적으로는, 본 기술에서는, 이면 조사형의 고체 촬상 장치에서, 주로 유리에 의해 형성된 유리 부재와 센서 반도체 소자를 고내열(高耐熱) 투명 수지로 밀착시키고, 유리 부재를 지지기판으로서 기능시킴으로써 충분한 강도를 확보할 수 있도록 하였다.
이하, 본 기술을 적용한 구체적인 실시의 형태에 관해 설명한다.
도 43은, 본 기술을 적용한 이면 조사형의 고체 촬상 장치의 한 실시의 형태의 구성례를 도시하는 도면이다.
도 43에 도시하는 고체 촬상 장치(871)는, 촬상 기능을 실현하는 센서 반도체 소자(881)와, 전기적인 접속을 가능하게 한 서포트재인 반도체 소자(882)와, 유리 부재로 이루어지고, 지지기판으로서도 기능하는 판형상의 커버 유리(883)를 갖고 있다.
또한, 센서 반도체 소자(881)와 커버 유리(883)가 투명 접착제인 고내열 투명 수지(884)에 의해 접착(접합)되어 있다. 또한, 반도체 소자(882)에는, 센서 반도체 소자(881)보다도 작은 반도체 소자(885-1) 및 반도체 소자(885-2)가 개편화된 상태로 실장되어 있다. 또한, 이하, 반도체 소자(885-1) 및 반도체 소자(885-2)를 특히 구별할 필요가 없는 경우, 단지 반도체 소자(885)라고도 칭하기로 한다.
센서 반도체 소자(881)는, 실리콘으로 이루어지는 실리콘 기판(891)과, 그 실리콘 기판(891)상에 적층된 배선층(892)으로 구성되어 있다.
실리콘 기판(891)에는, 외부로부터 입사한 광을 광전 변환한 도시하지 않은 광전 변환 소자나 전계효과 트랜지스터가 마련되어 있음과 함께, 실리콘 기판(891)에서의 커버 유리(883)측의 면에, 온 칩 컬러 필터와 온 칩 렌즈가 형성되어 있다. 그리고, 예를 들면 이들의 광전 변환 소자, 전계효과 트랜지스터, 온 칩 컬러 필터, 및 온 칩 렌즈로 하나의 화소가 구성되고, 복수의 화소로 화소부(893), 즉 수광부가 구성되어 있다.
센서 반도체 소자(881)에서는, 화소부(893)가 마련되어 있는 측의 면, 즉 커버 유리(883)측의 면이 수광면으로 되어 있다.
또한, 실리콘 기판(891)에서의 커버 유리(883)와는 반대측의 면, 즉 반도체 소자(882)측의 면에는 배선층(892)이 마련되어 있고, 배선층(892) 내에는, 예를 들면 Cu(구리)와 Al(알루미늄) 등으로 이루어지는 배선이 형성되어 있다. 예를 들면, 이 예에서는 배선층(892) 내에 배선(894-1)과 배선(894-2)이 마련되어 있다. 또한, 이하, 배선(894-1) 및 배선(894-2)을 특히 구별할 필요가 없는 경우, 단지 배선(894)이라고도 칭하기로 한다.
센서 반도체 소자(881)의 수광면측에 접착된 커버 유리(883)는, 화소부(893)를 보호하는 커버 유리로서 기능함과 함께, 고체 촬상 장치(871)의 강도 보강을 위한 지지기판으로서도 기능한다.
예를 들면 커버 유리(883)는, 외부로부터 화소부(893)에 입사하는 광을 투과시키는 투명한 유리 부재로 이루어진다. 커버 유리(883)는 센서 반도체 소자(881)에 맞붙여지기 때문에, 고체 촬상 장치(871)의 휘어짐을 억제하기 위해서는, 커버 유리(883)를 구성하는 유리 부재는, 온도에 대한 선팽창의 거동이, 가능한 한 센서 반도체 소자(881) 등을 구성하는 실리콘과 같은 거동을 나타내는 것으로 되는 것이 바람직하다.
따라서 예를 들면 커버 유리(883)가 석영유리나 붕규산유리 등으로 형성되도록 하면 좋다. 이와 같이 커버 유리(883)를 구성하는 유리 부재를, 그 온도에 대한 선팽창의 거동이 실리콘에 가까운 거동을 나타내는 것으로 함으로써, 고체 촬상 장치(871)의 휘여짐 양을 저감시킬 수 있다.
또한, 고내열 투명 수지(884)는, 예를 들면 센서 반도체 소자(881)와 커버 유리(883)의 맞붙여짐 이후의 프로세스나 신뢰성 시험에서 내열성이나, 내약품성, 및 내광성을 충분히 확보할 수 있고, 또한 고체 촬상 장치(871)의 촬상 특성에의 영향을 주지 않는 투명 접착제로 된다. 예를 들면, 고내열 투명 수지(884)는, 400㎚ 이상의 파장의 광을 99% 이상 투과하는 특성을 갖는 투명 접착제 등으로 된다.
더욱 구체적으로는, 예를 들면 고내열 투명 수지(884)로서의 접착제 재료는, 실리콘 수지, 아크릴 수지, 에폭시 수지, 또는 덴드리머, 또는 그들의 공중합체 등으로 할 수 있다.
또한, 고내열 투명 수지(884)는, 커버 유리(883)측에의 도포 또는 라미네이트에 의해 수지막을 형성할 수 있고, 또한 반경화로 센서 반도체 소자(881)의 화소부(893)상에 커버 유리(883)를 접착할 수 있는 투명 수지인 것이 바람직하다. 또한, 고내열 투명 수지(884)는, 커버 유리(883)와 센서 반도체 소자(881)를 맞붙인 후는, 열 또는 UV(자외선) 조사에 의해 경화시키는 것이 가능한 것이 바람직하다.
반도체 소자(882)는, 실리콘으로 이루어지는 실리콘 기판(901)과, 그 실리콘 기판(901)상에 적층된 1 또는 복수의 층을 갖는 배선층(902)으로 구성되고, 서포트재로서 이용된다.
실리콘 기판(901)에는, 실리콘 기판(901)에 인접하는 배선층(892)과, 실리콘 기판(901)에서의 배선층(892)과는 반대측의 면에 마련된 배선층(902)을 전기적으로 접속하는 관통 전극이 형성되어 있다. 관통 전극은, 반도체 소자(882)의 적어도 일부의 층, 즉 이 예에서는 실리콘 기판(901)을 관통하도록 마련된 전극이다.
예를 들면, 이 예에서는 실리콘 기판(901) 내에 관통 전극(903-1)과 관통 전극(903-2)이 형성되어 있다. 이하에서는, 관통 전극(903-1) 및 관통 전극(903-2)을 특히 구별할 필요가 없는 경우, 단지 관통 전극(903)이라고도 칭하기로 한다.
이들의 관통 전극(903)은, 예를 들면 Cu 등으로 이루어지는, 실리콘 기판(901)을 관통하는 고애스펙트비의 전기 접속부이고, 실리콘 기판(901)에는 밀(密) 피치로 복수의 관통 전극(903)이 형성되어 있다. 즉, 관통 전극(903)은, 실리콘 기판(901)의 법선 방향의 길이가, 그 법선 방향과 수직 이름 방향의 길이, 즉 관통 전극(903)의 직경보다도 대폭적으로 길다란 미세한 전기 접속부이다. 또한, 실리콘 기판(901)의 소정 영역에서는, 단위 면적당에 형성되어 있는 관통 전극(903)의 갯수가, 다른 영역보다도 많게 되어 있다.
배선층(902)에는, Cu나 Al 등으로 이루어지는 배선이 마련되어 있다. 예를 들면 배선층(902)에는, 배선(904-1) 내지 배선(904-4)이 마련되어 있다. 이하, 배선(904-1) 내지 배선(904-4)을 특히 구별할 필요가 없는 경우, 단지 배선(904)이라고도 칭하기로 한다.
또한, 이들의 배선(904) 중의 일부의 배선(904)상에는, 반도체 소자(885)와 외부의 소자 등과 전기적으로 접속하기 위한 전극이 형성되어 있다.
예를 들면 배선(904-2)상에는 2개의 전극(905-1) 및 전극(905-2)이 형성되어 있다. 이들의 전극(905-1) 및 전극(905-2)에 의해, 반도체 소자(882)의 센서 반도체 소자(881)측과는 반대측에 실장된 반도체 소자(885-1)와, 센서 반도체 소자(881)가 전기적으로 접속되어 있다.
즉, 반도체 소자(885-1)에는, 2개의 전극(906-1) 및 전극(906-2)이 마련되어 있고, 전극(905-1) 및 전극(905-2)과, 전극(906-1) 및 전극(906-2)이, 각각 솔더로 이루어지는 마이크로 범프(907-1) 및 마이크로 범프(907-2)에 의해 접속되어 있다.
이하, 전극(905-1) 및 전극(905-2)을 특히 구별할 필요가 없는 경우, 단지 전극(905)이라고도 칭하고, 전극(906-1) 및 전극(906-2)을 특히 구별할 필요가 없는 경우, 단지 전극(906)이라고도 칭하기로 한다. 또한, 이하, 마이크로 범프(907-1) 및 마이크로 범프(907-2)를 특히 구별할 필요가 없는 경우, 단지 마이크로 범프(907)라고도 칭하기로 한다.
도 43에 도시하는 예에서는, 센서 반도체 소자(881)와 반도체 소자(885-1)가, 전극(905), 배선(904), 및 관통 전극(903)을 통하여 전기적으로 접속되어 있다.
고체 촬상 장치(871)에서는, 반도체 소자(882)상에 실장된 반도체 소자(885)는, 신호 처리를 행하는 로직 회로가 마련된 로직 반도체 소자나, 메모리 회로가 마련되고, 메모리로서 기능하는 메모리 반도체 소자 등으로 되어 있다.
이 예에서는, 센서 반도체 소자(881)와 반도체 소자(882)는, 그들의 접합면이 동일 형상 및 동일 면적임에 대해, 각 반도체 소자(885)와 반도체 소자(882)의 접합 부분의 면적은, 반도체 소자(882)에서의 반도체 소자(885)가 배치된 측의 표면 전체의 면적보다도 작게 되어 있다.
또한, 배선층(902) 내에 마련된 배선(904-4)상에는 전극(908)이 형성되어 있고, 이 전극(908)상에는 또한 솔더로 이루어지는 솔더 볼(909)이 형성되어 있다. 이 솔더 볼(909)에는, 도시하지 않은 외부의 소자 등이 접속되고, 예를 들면 전극(908)은, 전력 공급용의 단자나, 데이터 등 외부 출력용의 단자로서 이용된다. 이 경우, 외부의 소자는, 전극(908), 배선(904), 및 관통 전극(903)을 통하여 센서 반도체 소자(881)와 전기적으로 접속되게 된다.
예를 들면, 고체 촬상 장치(871)가 솔더 볼(909)에 의해 외부의 소자상에 실장되는 것 등을 생각하면, 반도체 소자(885)는, 솔더 볼(909)의 높이와의 간섭을 막기 위해 박막화하는 편이 좋다.
즉, 반도체 소자(882)의 도면 중, 하측의 면부터, 반도체 소자(885)의 도면 중, 하측의 면까지의 높이는, 반도체 소자(882)의 도면 중, 하측의 면부터, 솔더 볼(909)의 도면 중, 하측의 끝까지 의 높이보다도 낮은 것이 바람직하다. 이것으로부터, 예를 들면 반도체 소자(885)의 두께는 100㎛ 이하인 것이 바람직하다.
고체 촬상 장치(871)에서는, 서포트재로서 이용되는 반도체 소자(882)와, 센서 반도체 소자(881)가, 각각 웨이퍼의 상태로 맞붙여진다. 또한, 센서 반도체 소자(881)에는, 강도 보강을 위한 지지기판으로서도 기능하는 커버 유리(883)가 접착된다. 그 때문에, 고체 촬상 장치(871)에서는, 커버 유리(883)에 의해 충분한 강도를 확보할 수 있어서, 센서 반도체 소자(881)와 반도체 소자(882)를 간단하면서 충분히 박층화하는 것이 가능해진다.
이와 같이 반도체 소자(882)를 충분히 박층화할 수 있으면, 반도체 소자(882)상에 개편화된 반도체 소자(885)를 실장(접합)하기 위해 필요해지는, 고애스펙트비의 관통 전극(903)을 반도체 소자(882)에 형성할 때의 가공을 보다 간단하게 할 수 있다. 환언하면, 배선층(892)의 배선을, 고체 촬상 장치(871)에서의 반도체 소자(885)가 배치되는 측으로 용이하게 인출할 수 있다.
예를 들면, 관통 전극(903)을 형성할 때의 가공이 충분 용이해지도록 하려면, 반도체 소자(882)의 두께를 100㎛ 이하로 하는 것이 바람직하다. 이와 같이, 본 기술에 의하면 복수의 관통 전극(903)을 고밀도로 형성할 수 있기 때문에, 고체 촬상 장치(871)의 소형화를 도모할 수 있다.
또한, 고체 촬상 장치(871)에서는, 온도에 대한 선팽창의 거동이 실리콘과 마찬가지인 유리재로 이루어지는 커버 유리(883)를 센서 반도체 소자(881)에 접착시켜, 지지기판으로서도 기능시킴으로써, 충분한 강도를 확보함과 함께 휘어짐의 발생도 억제할 수 있다. 이에 의해, 고체 촬상 장치(871)의 촬상 특성을 향상시킬 수 있다.
또한, 고체 촬상 장치(871)에서는, 개편화된 반도체 소자(885)를 용이하게 반도체 소자(882)에 접속(접합)하는 것이 가능해진다. 즉, 반도체 소자(885)와 반도체 소자(882)를 웨이퍼의 상태에서 맞붙일 필요가 없다.
따라서 센서 반도체 소자(881)의 사이즈의 영향을 받는 일 없이, 임의의 사이즈의 반도체 소자(885)를 고체 촬상 장치(871)에 실장(탑재)할 수 있고, 고체 촬상 장치(871)의 소형화를 도모할 수 있다. 게다가, 반도체 소자(885)의 실장에서는, 사전의 테스트로 양품이라고 판별된 것만을 선택하여 고체 촬상 장치(871)에 실장하는 것이 가능하기 때문에, 고체 촬상 장치(871)의 제조시의 수율을 향상시킬 수 있다.
<제조 처리의 설명>
다음에, 도 44의 플로우 차트와, 도 45 내지 도 49를 참조하여, 도 43에 도시한 고체 촬상 장치(871)를 제조하는 제조 장치에 의해 행하여지는 제조 처리에 관해 설명한다. 또한, 도 45 내지 도 49에서, 도 43에서의 경우와 대응하는 부분에는 동일한 부호를 붙이고 있고, 그 설명은 적절히 생략한다.
스텝 S221에서, 제조 장치는, 센서 반도체 소자(881)와, 반도체 소자(882), 보다 상세하게는 반도체 소자(882)를 구성하는 실리콘 기판(901)을 맞붙인다.
예를 들면 도 45의 화살표(B121)로 도시하는 바와 같이, 센서 반도체 소자(881)의 배선층(892)측의 면과 실리콘 기판(901)이, 각각 웨이퍼의 상태에서 맞붙여진다.
스텝 S222에서, 제조 장치는, 센서 반도체 소자(881)를 박층화한다. 즉, 예를 들면 도 45의 화살표(B122)로 도시하는 바와 같이, 센서 반도체 소자(881)의 실리콘 기판(891)이 연마에 의해 박층화된다.
그리고, 스텝 S223에서, 제조 장치는, 센서 반도체 소자(881)의 실리콘 기판(891)의 부분에, 온 칩 컬러 필터 및 온 칩 렌즈를 형성함으로써, 화소부(893)를 형성한다. 예를 들면 도 46의 화살표(B123)로 도시하는 바와 같이, 화소마다 온 칩 컬러 필터와 온 칩 렌즈가 형성되어 화소부(893)가 형성된다.
스텝 S224에서, 제조 장치는, 센서 반도체 소자(881)와 커버 유리(883)를 맞붙인다. 예를 들면 도 46의 화살표(B124)로 도시하는 바와 같이, 고내열 투명 수지(884)에 의해, 센서 반도체 소자(881)와 커버 유리(883)가 맞붙여진다.
스텝 S225에서, 제조 장치는, 반도체 소자(882)를 박층화하여, 관통 전극을 형성한다. 또한 스텝 S226에서, 제조 장치는, 반도체 소자(882)에 배선을 형성함으로써 재배선을 행함과 함께, 반도체 소자(885)의 접속과 외부 접속을 위한 전극을 형성한다.
예를 들면 도 47에 도시하는 바와 같이, 반도체 소자(882)를 구성하는 실리콘 기판(901)이 박층화된 후, 실리콘 기판(901)에 관통 전극(903) 등의 복수의 관통 전극이 형성된다. 그리고, 실리콘 기판(901)상에 유기 또는 무기의 산화막으로 이루어지는 배선층(902)이 형성됨과 함께, 배선층(902)에 배선(904) 등의 배선이 형성되고, 또한 배선층(902)의 화소부(893)와는 반대측의 면에 전극(905)과 전극(908) 등의 전극이 형성된다.
스텝 S227에서, 제조 장치는, 반도체 소자(882)상에 미리 개편화되어 있는 반도체 소자(885)를 실장한다.
예를 들면 도 48에 도시하는 바와 같이, 마이크로 범프(907)에 의해 전극(905)과, 반도체 소자(885)의 전극(906)을 솔더 접속(접합)함에 의해, 반도체 소자(882)상에 반도체 소자(885)가 실장된다. 이에 의해, 센서 반도체 소자(881)와 반도체 소자(885)가 전기적으로 접속된다.
스텝 S228에서, 제조 장치는, 반도체 소자(882)에 형성된 전극상에, 외부 소자와 접속하기 위한 솔더 볼을 형성한다. 예를 들면 도 49에 도시하는 바와 같이, 전극(908)상에는 솔더 볼(909)이 형성된다. 이에 의해, 웨이퍼상에 복수의 고체 촬상 장치(871)가 형성된 상태가 된다.
이 예에서는, 웨이퍼 단위로 반도체 소자(885)의 접속이나, 솔더 볼(909)의 형성을 할 수가 있기 때문에, 웨이퍼의 개편화를 행하여 나서 반도체 소자(885)의 접속이나, 솔더 볼(909)의 형성을 행하는 것보다도, 보다 신속하게 고체 촬상 장치(871)를 제조할 수 있다. 즉, 고체 촬상 장치(871)의 제조 처리의 속도 향상을 도모할 수 있다.
스텝 S229에서, 제조 장치는, 웨이퍼를 복수의 고체 촬상 장치(871)로 개편화하여 제조 처리는 종료한다.
이상과 같이 하여 제조 장치는, 센서 반도체 소자(881)와 반도체 소자(882)를 웨이퍼의 상태로 맞붙이고, 지지기판으로서도 기능하는 커버 유리(883)를 센서 반도체 소자(881)에 맞붙인 후, 관통 전극 형성과 재배선 등을 행하여 미리 개편화된 반도체 소자(885)를 실장한다. 이에 의해, 충분한 강도를 확보함과 함께 휘어짐의 발생도 억제할 수 있고, 고체 촬상 장치(871)의 촬상 특성을 향상시킬 수 있다.
<제3의 실시의 형태의 변형례 1>
<고체 촬상 장치의 구성례>
또한, 도 43에 도시한 고체 촬상 장치(871)에서는, 반도체 소자(882)와 반도체 소자(885)가 마이크로 범프(907)에 의해 솔더 접속되는 예에 관해 설명하였지만, 이들의 반도체 소자(882)와 반도체 소자(885)를 Cu전극을 이용하여 CuCu 접속하여도 좋다.
그와 같은 경우, 고체 촬상 장치(871)는, 예를 들면 도 50에 도시하는 바와 같이 구성된다. 또한, 도 50에서 도 43에서의 경우와 대응하는 부분에는 동일한 부호를 붙이고 있고, 그 설명은 적절히 생략한다.
도 50에 도시하는 고체 촬상 장치(871)에서는, 반도체 소자(882)의 배선층(902)에서는, 배선(904-2)상에는 Cu로 이루어지는 Cu전극(931-1) 및 Cu전극(931-2)이 형성되어 있다. 또한, 이하, Cu전극(931-1) 및 Cu전극(931-2)을 특히 구별할 필요가 없는 경우, 단지 Cu전극(931)이라고도 칭하기로 한다.
또한, 반도체 소자(885-1)에는, Cu로 이루어지는 Cu전극(932-1) 및 Cu전극(932-2)이 형성되어 있다. 또한, 이하, Cu전극(932-1) 및 Cu전극(932-2)을 특히 구별할 필요가 없는 경우, 단지 Cu전극(932)이라고도 칭하기로 한다.
고체 촬상 장치(871)에서는, 배선층(902)에 형성된 Cu전극(931)과, 반도체 소자(885-1)에 형성된 Cu전극(932)을 접속한 것, 즉 Cu전극끼리를 맞붙임에 의해, 반도체 소자(882)와 반도체 소자(885-1)이 전기적으로 접속되어 있다. 즉, 반도체 소자(885-1)가 반도체 소자(882)상에 실장되어 있다.
여기서, Cu전극끼리, 즉 Cu전극(931)과 Cu전극(932)을 접속(접합)하는 방법으로서는 열압착, 초음파 접속, 포름산 환원 접속 등을 이용하면 좋다. 또한, 화소부(893)를 구성하는 온 칩 컬러 필터 및 온 칩 렌즈는 내열성이 부족하기 때문에, Cu전극의 접속 온도는 260℃ 이하인 것이 바람직하다.
이와 같이 Cu전극을 이용하여 반도체 소자(882)와 반도체 소자(885)를 접속하는 경우, 마이크로 범프(907)보다도 Cu전극(931)과 Cu전극(932)의 미세화가 용이하기 때문에, 반도체 소자(885)의 사이즈를 보다 작게 할 수 있다. 게다가, Cu전극(931)과 Cu전극(932)이 작아질수록, 그들의 Cu전극의 용량이 작아지기 때문에, 데이터의 주고 받음에서의 전송 손실이 적어지고, 데이터의 고속 전송을 용이하게 실현할 수 있다.
<제4의 실시의 형태>
<고체 촬상 장치의 구성례>
또한, 도 43에 도시한 고체 촬상 장치(871)에서는, 센서 반도체 소자(881)에 서포트재인 반도체 소자(882)를 접속(접합)하는 예에 관해 설명하였지만, 센서 반도체 소자(881)에 로직 회로나 메모리 회로가 형성된 반도체 소자를 접속하도록 하여도 좋다.
그와 같은 경우, 고체 촬상 장치는, 예를 들면 도 51에 도시하는 바와 같이 구성된다. 또한, 도 51에서, 도 43에서의 경우와 대응하는 부분에는 동일한 부호를 붙이고 있고, 그 설명은 적절히 생략한다.
도 51에 도시하는 이면 조사형의 고체 촬상 장치(961)는, 센서 반도체 소자(881)와, 매입 배선 등으로 이루어지는 로직 회로 또는 메모리 회로가 형성된 반도체 소자(971)와, 커버 유리(883)를 갖고 있다.
고체 촬상 장치(961)에서도 고체 촬상 장치(871)에서의 경우와 마찬가지로, 센서 반도체 소자(881)와 커버 유리(883)가 고내열 투명 수지(884)에 의해 접착되어 있고, 커버 유리(883)는 지지기판으로서도 기능하고 있다.
또한, 반도체 소자(971)는, 실리콘으로 이루어지는 실리콘 기판(981)과, 실리콘 기판(981)의 센서 반도체 소자(881)측에 적층된 배선층(982)과, 실리콘 기판(981)의 센서 반도체 소자(881)측과는 반대측에 적층된 1 또는 복수의 층으로 이루어지는 배선층(983)으로 구성된다. 또한 반도체 소자(971)에는, 센서 반도체 소자(881)보다도 작은 반도체 소자(885-1) 및 반도체 소자(885-2)가 개편화된 상태로 실장되어 있다.
센서 반도체 소자(881)의 배선층(892) 내에는, Cu나 Al 등으로 이루어지는 배선이 형성되어 있다. 예를 들면, 이 예에서는 배선층(892) 내에 배선(991)이 마련되어 있다.
또한, 센서 반도체 소자(881)에는, 실리콘 기판(891)과 배선층(892)을 관통하는 관통 전극이 복수 마련되어 있다. 예를 들면, 이 예에서는, 배선층(892) 내의 배선(991)과, 반도체 소자(971)를 구성하는 배선층(982)을 전기적으로 접속하는 관통 전극(992)이 마련되어 있다. 이 관통 전극(992)은, 배선층(892) 내의 배선(991)으로부터, 일단 실리콘 기판(891) 내까지 끌어올려진 후, 실리콘 기판(891) 및 배선층(892)을 관통하여 배선층(982)에 접속되는 전극으로 되어 있다.
반도체 소자(971)를 구성하는 배선층(982)에는, Cu나 Al 등으로 이루어지는 복수의 매입 배선이 형성되어 있다. 예를 들면, 이 예에서는, 배선층(982)에는, 배선(993-1) 내지 배선(993-3) 등이 형성되어 있다. 여기서, 배선(993-1)은, 관통 전극(992)을 통하여 배선(991)에 접속되어 있다.
또한, 실리콘 기판(981)에는, 실리콘 기판(981)에 인접하는 배선층(982)과, 실리콘 기판(981)에서의 배선층(982)과는 반대측의 면에 마련된 배선층(983)을 전기적으로 접속하는 관통 전극이 형성되어 있다. 관통 전극은, 반도체 소자(971)의 적어도 일부의 층, 즉 이 예에서는 실리콘 기판(981)을 관통하도록 마련된 전극이다.
예를 들면, 이 예에서는 실리콘 기판(981) 내에 관통 전극(994-1)과 관통 전극(994-2)이 형성되어 있다. 이하에서는, 관통 전극(994-1) 및 관통 전극(994-2)을 특히 구별할 필요가 없는 경우, 단지 관통 전극(994)이라고도 칭하기로 한다.
이들의 관통 전극(994)은, 예를 들면 Cu 등으로 이루어지는, 실리콘 기판(981)을 관통하는 고애스펙트비의 전기 접속부이고, 실리콘 기판(981)에는 밀(密) 피치로 복수의 관통 전극(994)이 형성되어 있다.
배선층(983)에는, Cu나 Al 등으로 이루어지는 매입 배선이 마련되어 있다. 예를 들면 배선층(983)에는, 배선(995-1) 내지 배선(995-4)이 마련되어 있다. 이하, 배선(995-1) 내지 배선(995-4)을 특히 구별할 필요가 없는 경우, 단지 배선(995)이라고도 칭하기로 한다.
이 예에서는, 배선(995-1)은, 관통 전극(994-1)을 통하여 배선(993-2)에 접속되어 있고, 배선(995-3)은, 관통 전극(994-2)을 통하여 배선(993-3)에 접속되어 있다.
또한, 이들의 배선(995) 중의 일부의 배선(995)상에는, 반도체 소자(885)와 외부의 소자 등과 전기적으로 접속하기 위한 전극이 형성되어 있다.
예를 들면 배선(995-2)상에는 2개의 전극(996-1) 및 전극(996-2)이 형성되어 있다. 이들의 전극(996-1) 및 전극(996-2)에 의해, 반도체 소자(971)의 센서 반도체 소자(881)측과는 반대측에 실장된 반도체 소자(885-1)와, 센서 반도체 소자(881)가 전기적으로 접속되어 있다.
즉, 반도체 소자(885-1)의 전극(906-1) 및 전극(906-2)과, 전극(996-1) 및 전극(996-2)이, 각각 마이크로 범프(907-1) 및 마이크로 범프(907-2)에 의해 접속되어 있다.
이하, 전극(996-1) 및 전극(996-2)을 특히 구별할 필요가 없는 경우, 단지 전극(996)이라고도 칭하기로 한다.
도 51에 도시하는 예에서는, 센서 반도체 소자(881)와 반도체 소자(885-1)가, 전극(996), 배선(995), 관통 전극(994), 배선(993) 등을 통하여 전기적으로 접속되어 있다. 예를 들면 배선(993) 등과, 센서 반도체 소자(881) 내의 배선은, 관통 전극(992) 등에 의해 전기적으로 접속되어 있다.
이 예에서는, 센서 반도체 소자(881)와 반도체 소자(971)는, 그들의 접합면이 동일 형상 및 동일 면적임에 대해, 각 반도체 소자(885)와 반도체 소자(971)의 접합 부분의 면적은, 반도체 소자(971)에서의 반도체 소자(885)가 배치된 측의 표면 전체의 면적보다도 작게 되어 있다.
또한, 배선층(983) 내에 마련된 배선(995-4)상에는 전극(997)이 형성되어 있고, 이 전극(997)상에는 또한 솔더볼(909)이 형성되어 있다. 이 솔더 볼(909)에는, 도시하지 않은 외부의 소자 등이 접속되고, 예를 들면 전극(997)은 전력 공급용의 단자나, 데이터 등 외부 출력의 단자로서 이용된다. 이 경우, 외부의 소자는, 전극(997), 배선(995), 관통 전극(994), 배선(993) 등을 통하여 센서 반도체 소자(881)와 전기적으로 접속되게 된다.
예를 들면, 고체 촬상 장치(961)가 솔더 볼(909)에 의해 외부의 소자상에 실장된 것 등을 생각하면, 고체 촬상 장치(871)에서의 경우와 마찬가지로, 반도체 소자(885)는, 솔더 볼(909)의 높이와의 간섭을 막기 위해 박막화한 편이 좋다. 구체적으로는, 예를 들면 반도체 소자(885)의 두께는 100㎛ 이하인 것이 바람직하다.
고체 촬상 장치(961)에서는, 반도체 소자(971)와, 센서 반도체 소자(881)가, 각각 웨이퍼의 상태로 맞붙여지고, 센서 반도체 소자(881)에는, 강도 보강을 위한 지지기판으로서도 기능하는 커버 유리(883)가 접착된다. 그 때문에, 고체 촬상 장치(961)에서는, 커버 유리(883)에 의해 충분한 강도를 확보할 수 있어서, 센서 반도체 소자(881)와 반도체 소자(971)를 간단하면서 충분히 박층화하는 것이 가능해진다.
따라서 고애스펙트비의 관통 전극(994)을 형성할 때의 가공을 보다 간단하게 할 수 있다. 또한, 관통 전극(994)을 고밀도로 형성할 수 있기 때문에, 고체 촬상 장치(961)의 소형화를 도모할 수 있다.
또한, 고체 촬상 장치(961)에서는, 온도에 대한 선팽창의 거동이 실리콘과 마찬가지인 유리재로 이루어지는 커버 유리(883)를 센서 반도체 소자(881)에 접착시킴으로써, 충분한 강도를 확보함과 함께 휘어짐의 발생도 억제할 수 있고, 촬상 특성을 향상시킬 수 있다.
또한, 고체 촬상 장치(961)에서는, 고체 촬상 장치(871)와 마찬가지로, 센서 반도체 소자(881)의 사이즈의 영향을 받는 일 없이, 임의의 사이즈의 반도체 소자(885)를 고체 촬상 장치(961)에 실장할 수 있기 때문에, 고체 촬상 장치(961)의 소형화를 도모할 수 있다. 게다가, 반도체 소자(885)의 실장에서는, 사전의 테스트로 양품이라고 판별된 것만을 선택하여 고체 촬상 장치(961)에 실장하는 것이 가능하기 때문에, 제조시의 수율을 향상시킬 수 있다.
<제조 처리의 설명>
다음에, 도 52의 플로우 차트와, 도 53 내지 도 57을 참조하여, 도 51에 도시한 고체 촬상 장치(961)를 제조하는 제조 장치에 의해 행하여지는 제조 처리에 관해 설명한다. 또한, 도 53 내지 도 57에서, 도 51에서의 경우와 대응하는 부분에는 동일한 부호를 붙이고 있고, 그 설명은 적절히 생략한다.
스텝 S251에서, 제조 장치는, 센서 반도체 소자(881)와, 반도체 소자(971), 보다 상세하게는 반도체 소자(971)를 구성하는 실리콘 기판(981) 및 배선층(982)을 맞붙인다.
예를 들면 도 53의 화살표(B141)로 도시하는 바와 같이, 센서 반도체 소자(881)의 배선층(892)측의 면과, 실리콘 기판(981)에 적층된 배선층(982)이, 각각 웨이퍼의 상태로 맞붙여진다.
스텝 S252에서, 제조 장치는, 센서 반도체 소자(881)를 박층화한다. 즉, 예를 들면 도 53의 화살표(B142)로 도시하는 바와 같이, 센서 반도체 소자(881)의 실리콘 기판(891)이 연마에 의해 박층화된다.
그리고, 스텝 S253에서, 제조 장치는, 센서 반도체 소자(881)의 실리콘 기판(891) 및 배선층(982)의 부분에, 관통 전극(992) 등의 복수의 관통 전극을 형성한다. 또. 스텝 S254에서, 제조 장치는, 센서 반도체 소자(881)의 실리콘 기판(891)의 부분에, 온 칩 컬러 필터 및 온 칩 렌즈를 형성함으로써, 화소부(893)를 형성한다.
이들의 처리에 의해, 예를 들면 도 54의 화살표(B143)로 도시하는 바와 같이, 센서 반도체 소자(881)와 반도체 소자(971)의 배선층(982)을 전기적으로 접속하는 관통 전극(992)이 형성된다. 또한, 화소마다 온 칩 컬러 필터와 온 칩 렌즈가 형성되어 화소부(893)가 형성된다.
스텝 S255에서, 제조 장치는, 센서 반도체 소자(881)와 커버 유리(883)를 맞붙인다. 예를 들면 도 54의 화살표(B144)로 도시하는 바와 같이, 고내열 투명 수지(884)에 의해, 센서 반도체 소자(881)와 커버 유리(883)가 맞붙여진다.
스텝 S256에서, 제조 장치는, 반도체 소자(971)를 구성하는 실리콘 기판(981)을 박층화하여, 관통 전극을 형성한다. 또한 스텝 S257에서, 제조 장치는, 반도체 소자(971)에 배선을 형성함으로써 재배선을 행함과 함께, 반도체 소자(885)의 접속과 외부 접속을 위한 전극을 형성한다.
예를 들면 도 55에 도시하는 바와 같이, 반도체 소자(971)를 구성하는 실리콘 기판(981)이 박층화된 후, 실리콘 기판(981)에 관통 전극(994) 등의 복수의 관통 전극이 형성된다. 그리고, 실리콘 기판(981)상에 유기 또는 무기의 산화막으로 이루어지는 배선층(983)이 형성됨과 함께, 배선층(983)에 배선(995) 등의 배선이 형성되고, 또한 배선층(983)의 화소부(893)와는 반대측의 면에 전극(996)과 전극(997) 등의 전극이 형성된다.
스텝 S258에서, 제조 장치는, 반도체 소자(971)상에 미리 개편화되어 있는 반도체 소자(885)를 실장한다.
예를 들면 도 56에 도시하는 바와 같이, 마이크로 범프(907)에 의해 전극(996)과, 반도체 소자(885)의 전극(906)을 솔더 접속함에 의해, 반도체 소자(971)상에 반도체 소자(885)가 실장(접합)된다. 즉, 센서 반도체 소자(971)와 반도체 소자(885)가 전기적으로 접속된다.
스텝 S259에서, 제조 장치는, 반도체 소자(971)에 형성된 전극상에, 외부 소자와 접속하기 위한 솔더 볼을 형성한다. 예를 들면 도 57에 도시하는 바와 같이, 전극(997)상에는 솔더 볼(909)이 형성된다. 이에 의해, 웨이퍼상에 복수의 고체 촬상 장치(961)가 형성된 상태가 된다.
이 예에서는, 웨이퍼 단위로 반도체 소자(885)의 접속이나, 솔더 볼(909)의 형성을 할 수가 있기 때문에, 웨이퍼의 개편화를 행하여 나서 반도체 소자(885)의 접속이나, 솔더 볼(909)의 형성을 행하는 것보다도, 보다 신속하게 고체 촬상 장치(961)를 제조할 수 있다. 즉, 고체 촬상 장치(961)의 제조 처리의 속도 향상을 도모할 수 있다.
스텝 S260에서, 제조 장치는, 웨이퍼를 복수의 고체 촬상 장치(961)로 개편화하여 제조 처리는 종료한다.
이상과 같이 하여 제조 장치는, 센서 반도체 소자(881)와 반도체 소자(971)를 웨이퍼의 상태로 맞붙이고, 지지기판으로서도 기능하는 커버 유리(883)를 센서 반도체 소자(881)에 맞붙인 후, 관통 전극 형성과 재배선 등을 행하여 미리 개편화된 반도체 소자(885)를 실장한다. 이에 의해, 충분한 강도를 확보함과 함께 휘어짐의 발생도 억제할 수 있고, 고체 촬상 장치(961)의 촬상 특성을 향상시킬 수 있다.
<제4의 실시의 형태의 변형례 1>
<고체 촬상 장치의 구성례>
또한, 고체 촬상 장치(961)에서, 센서 반도체 소자(881)와 반도체 소자(971)를, Cu전극을 이용한 CuCu 접속에 의해 접합하도록 하여도 좋다.
그와 같은 경우, 고체 촬상 장치(961)는, 예를 들면 도 58에 도시하는 바와 같이 구성된다. 또한, 도 58에서 도 51에서의 경우와 대응하는 부분에는 동일한 부호를 붙이고 있고, 그 설명은 적절히 생략한다.
도 58에 도시하는 고체 촬상 장치(961)에서는, 센서 반도체 소자(881)의 배선층(892)에서의 반도체 소자(971)측의 표면에는, Cu로 이루어지는 복수의 Cu전극이 형성되어 있다. 예를 들면 배선층(892)에는, Cu전극(1021-1)과 Cu전극(1021-2)이 형성되어 있다.
또한, 이하, Cu전극(1021-1) 및 Cu전극(1021-2)을 특히 구별할 필요가 없는 경우, 단지 Cu전극(1021)이라고도 칭하기로 한다.
또한, 반도체 소자(971)를 구성하는 배선층(982)에서의 센서 반도체 소자(881)측의 표면에는, Cu로 이루어지는 복수의 Cu전극이 형성되어 있다. 예를 들면 배선층(982)에는, Cu전극(1022-1)과 Cu전극(1022-2)이 형성되어 있다.
또한, 이하, Cu전극(1022-1) 및 Cu전극(1022-2)을 특히 구별할 필요가 없는 경우, 단지 Cu전극(1022)이라고도 칭하기로 한다.
고체 촬상 장치(961)에서는, 센서 반도체 소자(881)의 배선층(892)에 형성된 Cu전극(1021)과, 반도체 소자(971)의 배선층(982)에 형성된 Cu전극(1022)을 접속함에 의해, 즉 Cu전극끼리를 맞붙임에 의해, 센서 반도체 소자(881)와 반도체 소자(971)가 전기적으로 접속된다. 즉, 센서 반도체 소자(881)와 반도체 소자(971)가 접합되어 있다.
여기서, Cu전극끼리, 즉 Cu전극(1021)과 Cu전극(1022)을 접속하는 방법으로서는, 센서 반도체 소자(881)의 배선층(892)의 표면과, 반도체 소자(971)의 배선층(982)의 표면에 형성된 산화막을 접속시키는 수법 등을 이용하면 좋다.
이와 같이 센서 반도체 소자(881)와 반도체 소자(971)를 CuCu 접속에 의해 전기적으로 접속함에 의해, 웨이퍼 전체, 즉 센서 반도체 소자(881)와 반도체 소자(971)의 표면 전체에 접속 부분인 Cu전극을 마련할 수 있다. 예를 들면, 센서 반도체 소자(881)의 화소부(893)를, Cu전극 등을 통하여 직접, 반도체 소자(971)에 전기적으로 접속함으로써, 데이터의 전송 손실을 저감시켜, 고체 촬상 장치(961)의 성능을 향상시킬 수 있다.
<제4의 실시의 형태의 변형례 2>
<고체 촬상 장치의 구성례>
또한, 고체 촬상 장치(961)에서, 반도체 소자(971)와 반도체 소자(885)가 Cu전극을 이용한 CuCu 접속에 의해 접속되도록 하여도 좋다.
그와 같은 경우, 고체 촬상 장치(961)는, 예를 들면 도 59에 도시하는 바와 같이 구성된다. 또한, 도 59에서 도 51에서의 경우와 대응하는 부분에는 동일한 부호를 붙이고 있고, 그 설명은 적절히 생략한다.
도 59에 도시하는 고체 촬상 장치(961)에서는, 반도체 소자(971)의 배선층(983)에서는, 배선(995-2)상에는 Cu로 이루어지는 Cu전극(1051-1) 및 Cu전극(1051-2)이 형성되어 있다. 또한, 이하, Cu전극(1051-1) 및 Cu전극(1051-2)을 특히 구별할 필요가 없는 경우, 단지 Cu전극(1051)이라고도 칭하기로 한다.
또한, 반도체 소자(885-1)에는, Cu로 이루어지는 Cu전극(1052-1) 및 Cu전극(1052-2)이 형성되어 있다. 또한, 이하, Cu전극(1052-1) 및 Cu전극(1052-2)을 특히 구별할 필요가 없는 경우, 단지 Cu전극(1052)이라고도 칭하기로 한다.
고체 촬상 장치(961)에서는, 배선층(983)에 형성된 Cu전극(1051)과, 반도체 소자(885-1)에 형성된 Cu전극(1052)을 접속함에 의해, 즉 Cu전극끼리를 맞붙임에 의해, 반도체 소자(971)와 반도체 소자(885-1)가 전기적으로 접속되어 있다. 즉, 반도체 소자(885-1)가 반도체 소자(971)상에 실장(접합)되어 있다.
여기서, Cu전극끼리, 즉 Cu전극(1051)과 Cu전극(1052)을 접속하는 방법으로서는 열압착, 초음파 접속, 포름산 환원 접속 등을 이용하면 좋다. 또한, 화소부(893)를 구성하는 온 칩 컬러 필터 및 온 칩 렌즈는 내열성이 부족하기 때문에, Cu전극의 접속 온도는 260℃ 이하인 것이 바람직하다.
이와 같이 Cu전극을 이용하여 반도체 소자(971)와 반도체 소자(885)를 접속하는 경우, 마이크로 범프(907)보다도 Cu전극(1051)과 Cu전극(1052)의 미세화가 용이하기 때문에, 반도체 소자(885)의 사이즈를 보다 작게 할 수 있다. 게다가, Cu전극(1051)과 Cu전극(1052)이 작아질수록, 그들의 Cu전극의 용량이 작아지기 때문에, 데이터의 고속 전송을 용이하게 실현할 수 있다.
<촬상 장치의 구성례>
또한, 본 기술은, 디지털 스틸 카메라나 비디오 카메라 등의 촬상 장치나, 촬상 기능을 갖는 휴대 단말 장치나, 화상 판독부에 고체 촬상 장치를 이용하는 복사기 등, 광전 변환부에 고체 촬상 장치를 이용하는 전자 기기 전반에 대해 적용 가능하다. 고체 촬상 장치는, 원칩으로서 형성된 형태라도 좋고, 촬상부와 신호 처리부 또는 광학계가 통합하여 팩키징된 촬상 기능을 갖는 모듈형상의 형태라도 좋다.
도 60은, 본 기술을 적용한 전자 기기로서의, 촬상 장치의 구성례를 도시하는 도면이다.
도 60의 촬상 장치(2001)는, 렌즈군 등으로 이루어지는 광학부(2011), 고체 촬상 장치(촬상 디바이스)(2012), 및 카메라 신호 처리 회로인 DSP(Digital Signal Processor) 회로(2013)를 구비한다. 또한, 촬상 장치(2001)는, 프레임 메모리(2014), 표시부(2015), 기록부(2016), 조작부(2017), 및 전원부(2018)도 구비한다. DSP 회로(2013), 프레임 메모리(2014), 표시부(2015), 기록부(2016), 조작부(2017) 및 전원부(2018)는, 버스 라인(2019)을 통하여 상호 접속되어 있다.
광학부(2011)는, 피사체로부터의 입사광(상광)을 취입하여 고체 촬상 장치(2012)의 촬상면상에 결상한다. 고체 촬상 장치(2012)는, 광학부(2011)에 의해 촬상면상에 결상된 입사광의 광량을 화소 단위로 전기 신호로 변환하여 화소 신호로서 출력한다. 이 고체 촬상 장치(2012)는, 고체 촬상 장치(11)나, 고체 촬상 장치(211), 고체 촬상 장치(391), 고체 촬상 장치(871), 고체 촬상 장치(961) 등의 상술한 고체 촬상 장치에 대응한다.
표시부(2015)는, 예를 들면, 액정 패널이나 유기 EL(electro luminescence) 패널 등의 패널형 표시 장치로 이루어지고, 고체 촬상 장치(2012)에서 촬영된 동화상 또는 정지화상을 표시한다. 기록부(2016)는, 고체 촬상 장치(2012)에서 촬영된 동화상 또는 정지화상을, 비디오 테이프나 DVD(Digital Versatile Disk) 등의 기록 매체에 기록한다.
조작부(2017)는, 유저에 의한 조작하에, 촬상 장치(2001)가 갖는 다양한 기능에 관해 조작 지령을 발한다. 전원부(2018)는, DSP 회로(2013), 프레임 메모리(2014), 표시부(2015), 기록부(2016) 및 조작부(2017)의 동작 전원이 되는 각종의 전원을, 이들 공급 대상에 대해 적절히 공급한다.
또한, 상술한 실시 형태에서는, 가시광의 광량에 응한 신호 전하를 물리량으로서 검지하는 화소가 행렬형상으로 배치되어 이루어지는 CMOS 이미지 센서에 적용한 경우를 예로 들어 설명하였다. 그렇지만, 본 기술은 CMOS 이미지 센서에의 적용으로 한정되는 것이 아니고, 고체 촬상 장치 전반에 대해 적용 가능하다.
<고체 촬상 장치의 사용례>
도 61은, 상술한 고체 촬상 장치(이미지 센서)를 사용하는 사용례를 도시하는 도면이다.
상술한 고체 촬상 장치는, 예를 들면, 이하와 같이, 가시광이나, 적외광, 자외광, X선 등의 광을 센싱하는 다양한 케이스에 사용할 수 있다.
·디지털 카메라나, 카메라 기능 부착의 휴대 기기 등의, 감상용으로 제공되는 화상을 촬영하는 장치
·자동정지 등의 안전운전이나, 운전자의 상태의 인식 등을 위해, 자동차의 전방이나 후방, 주위, 차내 등을 촬영하는 차량탐재용 센서, 주행 차량이나 도로를 감시하는 감시 카메라, 차량 사이 등의 거리측정(測距)을 행하는 거리측정 센서 등의, 교통용으로 제공되는 장치
·유저의 제스처를 촬영하고, 그 제스처에 응한 기기 조작을 행하기 위해, TV나, 냉장고, 에어 컨디셔너 등의 가전에 제공되는 장치
·내시경이나, 적외광의 수광에 의한 혈관 촬영을 행하는 장치 등의, 의료나 헬스 케어의 용으로 제공되는 장치
·방범 용도의 감시 카메라나, 인물 인증 용도의 카메라 등의, 시큐리티용으로 제공되는 장치
·피부를 촬영하는 피부 측정기나, 두피를 촬영하는 마이크로스코프 등의, 미용용으로 제공되는 장치
·스포츠 용도 등 용의 액션 카메라나 웨어러블 카메라 등의, 스포츠용으로 제공되는 장치
·밭이나 작물의 상태를 감시하기 위한 카메라 등의, 농업용으로 제공되는 장치
또한, 본 기술의 실시의 형태는, 상술한 실시의 형태로 한정되는 것이 아니고, 본 기술의 요지를 일탈하지 않는 범위에서 여러가지의 변경이 가능하다.
또한, 본 기술은, 이하의 구성으로 하는 것도 가능하다.
(1)
고체 촬상 장치에 있어서,
광전 변환부를 구비하는 제1의 영역과,
비아부와,
상기 제1의 영역에 인접한 제2의 영역과,
상기 제2의 영역에 배치된 접속부를 포함하는 제1의 반도체 기판, 및
제2의 반도체 기판을 포함하고,
상기 접속부는 상기 제1의 반도체 기판을 상기 제2의 기판에 대해 적층 구조로 전기적으로 접속하고, 상기 접속부의 폭은 상기 비아부의 폭 보다 더 큰 것을 특징으로 하는 고체 촬상 장치.
(2)
상기 (1)에 있어서,
상기 제1의 반도체 기판은 상기 반도체 기판의 표면상에 마련된 배선층을 더 포함하고,
상기 비아부는 상기 제1의 반도체 기판을 관통하며 상기 배선층 내에 마련된 배선에 접속되는 것을 특징으로 하는 고체 촬상 장치.
(3)
상기 (1) 또는 (2)에 있어서,
상기 배선층 내의 배선에 접속된 상기 비아부의 일부의 단면 영역은 상기 제1의 반도체 기판을 상기 제2의 반도체 기판에 대해 전기적으로 결합하는 상기 접속부의 영역보다 작은 것을 특징으로 하는 고체 촬상 장치.
(4)
상기 (1) 내지 (3)에 있어서,
상기 제2의 반도체 기판의 총 영역은 상기 제1의 반도체 기판의 총 영역보다 작은 것을 특징으로 하는 고체 촬상 장치.
(5)
상기 (1) 내지 (4)에 있어서,
상기 제2의 반도체 기판의 길이와 폭은 상기 제1의 반도체 기판의 길이와 폭보다 작은 것을 특징으로 하는 고체 촬상 장치.
(6)
상기 (1) 내지 (5)에 있어서,
상기 접속부는 제1의 전극부 및 금속층부를 구비하고,
상기 제2의 기판은 상기 접속부와 상기 제2의 반도체 기판에 마련된 마이크로 범프를 접속함으로써, 상기 제1의 반도체 기판상에 실장되어 있는 것을 특징으로 하는 고체 촬상 장치.
(7)
상기 (1) 내지 (6)에 있어서,
상기 접속부는 상기 제1의 반도체 기판의 표면측에 마련된 배선층 내에 형성되고,
상기 배선층 내의 금속층은 상기 접속부와 상기 제2의 반도체 기판 사이에 위치하는 것을 특징으로 하는 고체 촬상 장치.
(8)
상기 (7)에 있어서,
상기 비아부의 표면측의 끝에 마련된 전극, 상기 접속부, 및 접속 배선은 상기 제1의 반도체 기판의 표면측에 마련된 배선층 내에 마련되고,
상기 접속 배선 및 상기 전극에 대한 상기 접속부의 단차를 저감시키는 홈이, 상기 제1의 반도체 기판의 상기 접속부의 직하의 영역에 형성되는 것을 특징으로 하는 고체 촬상 장치.
(9)
상기 (1)에 있어서,
상기 제2의 반도체 기판은 광을 수광하는 상기 제1의 반도체 기판의 표면의 반대측에서 상기 제1의 반도체 기판에 전기적으로 결합되는 것을 특징으로 하는 고체 촬상 장치.
(10)
상기 (9)에 있어서,
상기 제1의 반도체 기판은,
상기 광전 변환부가 마련된 반도체층과,
그 내부에 형성된 배선을 포함하는 배선층과,
상기 비아부에 접속되며 상기 반도체층 및 상기 배선층을 관통하는 제1의 전기 접속부와,
상기 제1 전기 접속부 및 상기 제2의 영역의 전극에 전기적으로 접속된 제2의 전기 접속부를 더 포함하는 것을 특징으로 하는 고체 촬상 장치.
(11)
상기 (10)에 있어서,
상기 비아부 및 상기 제1의 전기 접속부는 상기 제2의 전기 접속부보다 좁은 전기 전속부인 것을 특징으로 하는 고체 촬상 장치.
(12)
상기 (11)에 있어서,
상기 제1의 전기 접속부 및 상기 제2의 전기 접속부는 관통 비아인 것을 특징으로 하는 고체 촬상 장치.
(13)
상기 (9)에 있어서,
상기 제1의 반도체 기판과 상기 제2의 반도체 기판은, 상기 제1의 반도체 기판의 상기 제2의 반도체 기판측의 면에 마련된 Cu의 전극과, 상기 제2의 반도체 기판의 상기 제1의 반도체 기판측의 면에 마련된 Cu의 전극을 적층 및 붙임에 의해 접합되는 것을 특징으로 하는 고체 촬상 장치.
(14)
상기 (9) 내지 (13)에 있어서
제9항에 있어서,
상기 제2의 영역은 인터포저 기판인 것을 특징으로 하는 고체 촬상 장치.
(15)
상기 (9) 내지 (14)에 있어서,
상기 제2의 반도체 기판은 상기 제1의 전기 접속부가 마련되어 있는 상태로, 상기 제1의 반도체 기판과 접합되는 것을 특징으로 하는 고체 촬상 장치.
(16)
상기 (9) 내지 (15)에 있어서,
상기 제2의 반도체 기판은, 상기 제2의 반도체 기판에 마련된 마이크로 범프와 상기 제1의 반도체 기판의 상기 제2의 영역에 마련된 마이크로 범프를 접속함으로써 상기 제1의 반도체 기판상에 실장되는 것을 특징으로 하는 고체 촬상 장치.
(17)
상기 (9) 내지 (15)에 있어서,
상기 제2의 반도체 기판은, 상기 제2의 반도체 기판에 마련된 랜드 구조의 접속부와, 상기 제1의 반도체 기판의 제2의 영역에 마련된 마이크로 범프를 접속함으로써 상기 제1의 반도체 기판상에 실장되는 것을 특징으로 하는 고체 촬상 장치.
(18)
상기 (9) 내지 (17)에 있어서,
상기 제1의 반도체 기판은, 상기 제1의 반도체 기판의 상기 제1의 영역에 마련된 개구부에 의해 노출된, 외부와 전기적으로 접속하기 위한 전극이 마련되어 있는 것을 특징으로 하는 고체 촬상 장치.
(19)
상기 (9) 내지 (17)에 있어서,
상기 제1의 반도체 기판의 상기 제1의 영역의 반대측의 상기 제1의 반도체 기판의 상기 제2의 영역의 표면에는, 외부와 전기적으로 접속하기 위한 전극이 마련되어 있는 것을 특징으로 하는 고체 촬상 장치.
(20)
상기 (9)에 있어서,
상기 제1의 전기 접속부는 관통 전극인 것을 특징으로 하는 고체 촬상 장치.
(21)
상기 (9) 또는 (10)에 있어서,
판형상의 유리 부재가, 상기 제1의 반도체 기판에서의 상기 제1의 반도체 기판측의 상기 제2의 영역과는 반대측의 면에 접합되어 있는 것을 특징으로 하는 고체 촬상 장치.
(22)
상기 (21)에 있어서,
매입 배선이 상기 제1의 반도체 기판의 상기 제2의 영역에 형성되어 있는 것을 특징으로 하는 고체 촬상 장치.
(23)
상기 (22)에 있어서,
로직 회로 또는 메모리 회로가 상기 제1의 반도체 기판의 상기 제2의 영역에 형성되어 있는 것을 특징으로 하는 고체 촬상 장치.
(24)
상기 (22) 또는 (23)에 있어서,
상기 제1의 영역 및 상기 제2의 영역은 Cu 전극끼리를 적층 및 붙임에 의해 접합되는 것을 특징으로 하는 고체 촬상 장치.
(25)
상기 (19) 내지 (24)에 있어서,
상기 제2의 반도체 기판은 솔더에 의해 상기 제1의 반도체 기판의 상기 제2의 영역에 접속되어 있는 것을 특징으로 하는 고체 촬상 장치.
(26)
상기 (19) 내지 (24)에 있어서,
상기 제2의 반도체 기판 및 상기 제1의 반도체 기판의 상기 제2의 영역은 Cu전극끼리를 적층 및 붙임에 의해 접합되는 것을 특징으로 하는 고체 촬상 장치.
(27)
광전 변환부 및 비아부를 구비하는 제1의 영역과, 상기 제1의 영역에 인접한 제2의 영역과, 상기 제1의 반도체 기판의 상기 제2의 영역에 배치된 접속부를 포함하는 제1의 반도체 기판, 및 제2의 기판을 포함하고, 상기 접속부는 상기 제1의 기판을 상기 제2의 반도체 기판에 대해 전기적으로 접속하는 고체 촬상 장치의 제조 방법으로서,
상기 제1의 반도체 기판에 상기 비아부를 형성하고,
상기 제1의 반도체 기판상에 상기 제2의 반도체 기판을 실장하는 것을 특징으로 하는 고체 촬상 장치의 제조 방법.
(28)
상기 (27)에 있어서,
광을 수광하는 상기 제1의 반도체 기판의 표면과 반대측에서 상기 제2의 반도체 기판을 상기 제1의 반도체 기판에 대해 전기적으로 더 결합하는 것을 특징으로 하는 고체 촬상 장치의 제조 방법.
(29)
광전 변환부를 구비하는 제1의 영역과,
비아부와, 상기 제1의 영역에 인접한 제2의 영역과,
상기 제2의 영역에 배치된 접속부를 포함하는 제1의 반도체 기판, 및
제2의 기판을 포함하고,
상기 접속부는 상기 제1의 기판을 상기 제2의 기판에 대해 적층 구조로 전기적으로 접속하고, 상기 접속부의 폭은 상기 비아부의 폭 보다 더 큰 것을 특징으로 하는 전자기기.
(30)
상기 (29)에 있어서,
상기 제2의 반도체 기판은, 광을 수광하는 상기 제1의 반도체 기판의 표면과 반대측에서 상기 제1의 반도체 기판에 대해 전기적으로 결합되는 것을 특징으로 하는 전자기기.
(31)
입사광을 광전 변환하는 광전 변환부를 갖는 제1의 반도체 기판과, 상기 제1의 반도체 기판과의 접합면이 상기 제1의 반도체 기판과 동일 형상이고, 상기 제1의 반도체 기판의 상기 광을 수광하는 측의 면과는 반대측의 면에 접합된, 적어도 일부의 층을 관통하는 전기 접속부를 갖는 제2의 반도체 기판과, 상기 제1의 반도체 기판에서의 상기 제2의 반도체 기판측과는 반대측의 면에 접합된 판형상의 유리 부재와, 상기 제2의 반도체 기판에서의 상기 제1의 반도체 기판측과는 반대측의 면에 실장되고, 상기 전기 접속부에 의해 상기 제1의 반도체 기판에 전기적으로 접속된, 상기 제1의 반도체 기판보다도 작은 제3의 반도체 기판을 구비하는 고체 촬상 장치의 제조 방법으로서,
상기 제1의 반도체 기판과 상기 제2의 반도체 기판을 함께 적층 및 접합하고,
상기 제1의 반도체 기판과 상기 유리 부재를 접합하고,
상기 제2의 반도체 기판상에 상기 전기 접속부를 형성하고,
상기 제2의 반도체 기판상에 상기 제3의 반도체 소자를 실장하는 것을 포함하는 것을 특징으로 하는 고체 촬상 장치의 제조 방법.
11 : 고체 촬상 장치
21 : 센서 반도체 소자
51 : 관통비아
53 : 랜드 전극
54 : 전극
57 : 수직 신호선
71 : 로직 반도체 소자
231 : 실드 메탈
291 : 실드 메탈
391 : 고체 촬상 장치
402 : 센서 반도체 소자
403 : 인터포저 기판
404 : 반도체 소자
446 : 관통비아
447 : 관통비아
455 : 관통비아
881 : 센서 반도체 소자
882 : 반도체 소자
883 : 커버 유리
885-1, 885-2, 885 : 반도체 소자
903-1, 903-2, 903 : 관통 전극

Claims (31)

  1. 고체 촬상 장치에 있어서,
    광전 변환부 및 비아부를 구비하는 제1의 영역과,
    상기 제1의 영역에 인접한 제2의 영역과,
    상기 제2의 영역에 배치된 접속부를 포함하는 제1의 반도체 기판, 및
    제2의 반도체 기판을 포함하고,
    상기 접속부는 상기 제1의 반도체 기판을 상기 제2의 기판에 대해 적층 구조로 전기적으로 접속하고, 상기 접속부의 폭은 상기 비아부의 폭 보다 더 큰 것을 특징으로 하는 고체 촬상 장치.
  2. 제1항에 있어서,
    상기 제1의 반도체 기판은 상기 반도체 기판의 표면상에 마련된 배선층을 더 포함하고,
    상기 비아부는 상기 제1의 반도체 기판을 관통하며 상기 배선층 내에 마련된 배선에 접속되는 것을 특징으로 하는 고체 촬상 장치.
  3. 제2항에 있어서,
    상기 배선층 내의 배선에 접속된 상기 비아부의 일부의 단면 영역은 상기 제1의 반도체 기판을 상기 제2의 반도체 기판에 대해 전기적으로 결합하는 상기 접속부의 영역보다 작은 것을 특징으로 하는 고체 촬상 장치.
  4. 제1항에 있어서,
    상기 제2의 반도체 기판의 총 영역은 상기 제1의 반도체 기판의 총 영역보다 작은 것을 특징으로 하는 고체 촬상 장치.
  5. 제1항에 있어서,
    상기 제2의 반도체 기판의 길이와 폭은 상기 제1의 반도체 기판의 길이와 폭보다 작은 것을 특징으로 하는 고체 촬상 장치.
  6. 제1항에 있어서,
    상기 접속부는 제1의 전극부 및 금속층부를 구비하고,
    상기 제2의 기판은 상기 접속부와 상기 제2의 반도체 기판에 마련된 마이크로 범프를 접속함으로써, 상기 제1의 반도체 기판상에 실장되어 있는 것을 특징으로 하는 고체 촬상 장치.
  7. 제1항에 있어서,
    상기 접속부는 상기 제1의 반도체 기판의 표면측에 마련된 배선층 내에 형성되고,
    상기 배선층 내의 금속층은 상기 접속부와 상기 제2의 반도체 기판 사이에 위치하는 것을 특징으로 하는 고체 촬상 장치.
  8. 제1항에 있어서,
    상기 비아부의 표면측의 끝에 마련된 전극, 상기 접속부, 및 접속 배선은 상기 제1의 반도체 기판의 표면측에 마련된 배선층 내에 마련되고,
    상기 접속 배선 및 상기 전극에 대한 상기 접속부의 단차를 저감시키는 홈이, 상기 제1의 반도체 기판의 상기 접속부의 직하의 영역에 형성되는 것을 특징으로 하는 고체 촬상 장치.
  9. 제1항에 있어서,
    상기 제2의 반도체 기판은 광을 수광하는 상기 제1의 반도체 기판의 표면의 반대측에서 상기 제1의 반도체 기판에 전기적으로 결합되는 것을 특징으로 하는 고체 촬상 장치.
  10. 제9항에 있어서,
    상기 제1의 반도체 기판은,
    상기 광전 변환부가 마련된 반도체층과,
    그 내부에 형성된 배선을 포함하는 배선층과,
    상기 비아부에 접속되며 상기 반도체층 및 상기 배선층을 관통하는 제1의 전기 접속부와,
    상기 제1 전기 접속부 및 상기 제2의 영역의 전극에 전기적으로 접속된 제2의 전기 접속부를 더 포함하는 것을 특징으로 하는 고체 촬상 장치.
  11. 제10항에 있어서,
    상기 비아부 및 상기 제1의 전기 접속부는 상기 제2의 전기 접속부보다 좁은 전기 전속부인 것을 특징으로 하는 고체 촬상 장치.
  12. 제11항에 있어서,
    상기 제1의 전기 접속부 및 상기 제2의 전기 접속부는 관통 비아인 것을 특징으로 하는 고체 촬상 장치.
  13. 제9항에 있어서,
    상기 제1의 반도체 기판과 상기 제2의 반도체 기판은, 상기 제1의 반도체 기판의 상기 제2의 반도체 기판측의 면에 마련된 Cu의 전극과, 상기 제2의 반도체 기판의 상기 제1의 반도체 기판측의 면에 마련된 Cu의 전극을 적층 및 붙임에 의해 접합되는 것을 특징으로 하는 고체 촬상 장치.
  14. 제9항에 있어서,
    상기 제2의 영역은 인터포저 기판인 것을 특징으로 하는 고체 촬상 장치.
  15. 제9항에 있어서,
    상기 제2의 반도체 기판은 상기 제1의 전기 접속부가 마련되어 있는 상태로, 상기 제1의 반도체 기판과 접합되는 것을 특징으로 하는 고체 촬상 장치.
  16. 제9항에 있어서,
    상기 제2의 반도체 기판은, 상기 제2의 반도체 기판에 마련된 마이크로 범프와 상기 제1의 반도체 기판의 상기 제2의 영역에 마련된 마이크로 범프를 접속함으로써 상기 제1의 반도체 기판상에 실장되는 것을 특징으로 하는 고체 촬상 장치.
  17. 제9항에 있어서,
    상기 제2의 반도체 기판은, 상기 제2의 반도체 기판에 마련된 랜드 구조의 접속부와, 상기 제1의 반도체 기판의 제2의 영역에 마련된 마이크로 범프를 접속함으로써 상기 제1의 반도체 기판상에 실장되는 것을 특징으로 하는 고체 촬상 장치.
  18. 제9항에 있어서,
    상기 제1의 반도체 기판은, 상기 제1의 반도체 기판의 상기 제1의 영역에 마련된 개구부에 의해 노출된, 외부와 전기적으로 접속하기 위한 전극이 마련되어 있는 것을 특징으로 하는 고체 촬상 장치.
  19. 제9항에 있어서,
    상기 제1의 반도체 기판의 상기 제1의 영역의 반대측의 상기 제1의 반도체 기판의 상기 제2의 영역의 표면에는, 외부와 전기적으로 접속하기 위한 전극이 마련되어 있는 것을 특징으로 하는 고체 촬상 장치.
  20. 제9항에 있어서,
    상기 제1의 전기 접속부는 관통 전극인 것을 특징으로 하는 고체 촬상 장치.
  21. 제9항에 있어서,
    판형상의 유리 부재가, 상기 제1의 반도체 기판에서의 상기 제1의 반도체 기판측의 상기 제2의 영역과는 반대측의 면에 접합되어 있는 것을 특징으로 하는 고체 촬상 장치.
  22. 제21항에 있어서,
    매입 배선이 상기 제1의 반도체 기판의 상기 제2의 영역에 형성되어 있는 것을 특징으로 하는 고체 촬상 장치.
  23. 제22항에 있어서,
    로직 회로 또는 메모리 회로가 상기 제1의 반도체 기판의 상기 제2의 영역에 형성되어 있는 것을 특징으로 하는 고체 촬상 장치.
  24. 제22항에 있어서,
    상기 제1의 영역 및 상기 제2의 영역은 Cu 전극끼리를 적층 및 붙임에 의해 접합되는 것을 특징으로 하는 고체 촬상 장치.
  25. 제21항에 있어서,
    상기 제2의 반도체 기판은 솔더에 의해 상기 제1의 반도체 기판의 상기 제2의 영역에 접속되어 있는 것을 특징으로 하는 고체 촬상 장치.
  26. 제21항에 있어서,
    상기 제2의 반도체 기판 및 상기 제1의 반도체 기판의 상기 제2의 영역은 Cu전극끼리를 적층 및 붙임에 의해 접합되는 것을 특징으로 하는 고체 촬상 장치.
  27. 광전 변환부 및 비아부를 구비하는 제1의 영역과, 상기 제1의 영역에 인접한 제2의 영역과, 상기 제1의 반도체 기판의 상기 제2의 영역에 배치된 접속부를 포함하는 제1의 반도체 기판, 및 제2의 기판을 포함하고, 상기 접속부는 상기 제1의 기판을 상기 제2의 반도체 기판에 대해 전기적으로 접속하는 고체 촬상 장치의 제조 방법으로서,
    상기 제1의 반도체 기판에 상기 비아부를 형성하고,
    상기 제1의 반도체 기판상에 상기 제2의 반도체 기판을 실장하는 것을 특징으로 하는 고체 촬상 장치의 제조 방법.
  28. 제27항에 있어서,
    광을 수광하는 상기 제1의 반도체 기판의 표면과 반대측에서 상기 제2의 반도체 기판을 상기 제1의 반도체 기판에 대해 전기적으로 더 결합하는 것을 특징으로 하는 고체 촬상 장치의 제조 방법.
  29. 광전 변환부 및 비아부를 구비하는 제1의 영역과,
    상기 제1의 영역에 인접한 제2의 영역과,
    상기 제2의 영역에 배치된 접속부를 포함하는 제1의 반도체 기판, 및
    제2의 기판을 포함하고,
    상기 접속부는 상기 제1의 기판을 상기 제2의 기판에 대해 적층 구조로 전기적으로 접속하고, 상기 접속부의 폭은 상기 비아부의 폭 보다 더 큰 것을 특징으로 하는 전자기기.
  30. 제29항에 있어서,
    상기 제2의 반도체 기판은, 광을 수광하는 상기 제1의 반도체 기판의 표면과 반대측에서 상기 제1의 반도체 기판에 대해 전기적으로 결합되는 것을 특징으로 하는 전자기기.
  31. 입사광을 광전 변환하는 광전 변환부를 갖는 제1의 반도체 기판과, 상기 제1의 반도체 기판과의 접합면이 상기 제1의 반도체 기판과 동일 형상이고, 상기 제1의 반도체 기판의 상기 광을 수광하는 측의 면과는 반대측의 면에 접합된, 적어도 일부의 층을 관통하는 전기 접속부를 갖는 제2의 반도체 기판과, 상기 제1의 반도체 기판에서의 상기 제2의 반도체 기판측과는 반대측의 면에 접합된 판형상의 유리 부재와, 상기 제2의 반도체 기판에서의 상기 제1의 반도체 기판측과는 반대측의 면에 실장되고, 상기 전기 접속부에 의해 상기 제1의 반도체 기판에 전기적으로 접속된, 상기 제1의 반도체 기판보다도 작은 제3의 반도체 기판을 구비하는 고체 촬상 장치의 제조 방법으로서,
    상기 제1의 반도체 기판과 상기 제2의 반도체 기판을 함께 적층 및 접합하고,
    상기 제1의 반도체 기판과 상기 유리 부재를 접합하고,
    상기 제2의 반도체 기판상에 상기 전기 접속부를 형성하고,
    상기 제2의 반도체 기판상에 상기 제3의 반도체 소자를 실장하는 것을 포함하는 것을 특징으로 하는 고체 촬상 장치의 제조 방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180016053A (ko) * 2016-08-05 2018-02-14 삼성전자주식회사 스택 이미지 센서 패키지 및 이를 포함하는 스택 이미지 센서 모듈
KR20190085658A (ko) * 2018-01-11 2019-07-19 삼성전자주식회사 반도체 패키지
US11594567B2 (en) 2017-04-04 2023-02-28 Sony Group Corporation Solid-state imaging device and electronic apparatus
US11887950B2 (en) 2018-11-20 2024-01-30 Sony Semiconductor Solutions Corporation Solid-state imaging device and electronic apparatus

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5791571B2 (ja) 2011-08-02 2015-10-07 キヤノン株式会社 撮像素子及び撮像装置
KR20180061293A (ko) * 2015-12-29 2018-06-07 차이나 와퍼 레벨 씨에스피 씨오., 엘티디. 이미지 감지 칩 패키징 구조 및 이의 패키징 방법
JP2018061000A (ja) * 2016-09-30 2018-04-12 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子及び撮像装置
WO2018061481A1 (ja) 2016-09-30 2018-04-05 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子及び撮像装置
JP2018081945A (ja) * 2016-11-14 2018-05-24 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子および製造方法、並びに電子機器
JP6779825B2 (ja) * 2017-03-30 2020-11-04 キヤノン株式会社 半導体装置および機器
DE112018001842T5 (de) * 2017-04-04 2019-12-24 Sony Semiconductor Solutions Corporation Festkörper-bildaufnahmevorrichtung und elektronisches gerät
US11289526B2 (en) * 2017-04-04 2022-03-29 Sony Semiconductor Solutions Corporation Solid-state imaging device and electronic apparatus
JP7184753B2 (ja) * 2017-04-04 2022-12-06 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置、及び電子機器
KR102275684B1 (ko) 2017-04-18 2021-07-13 삼성전자주식회사 반도체 패키지
KR102430496B1 (ko) 2017-09-29 2022-08-08 삼성전자주식회사 이미지 센싱 장치 및 그 제조 방법
JP7102119B2 (ja) 2017-09-29 2022-07-19 キヤノン株式会社 半導体装置および機器
TWI788430B (zh) * 2017-10-30 2023-01-01 日商索尼半導體解決方案公司 背面照射型之固體攝像裝置、背面照射型之固體攝像裝置之製造方法、攝像裝置及電子機器
TWI646939B (zh) * 2017-11-10 2019-01-11 沅聖科技股份有限公司 微內視鏡裝置
CN108172553A (zh) * 2018-01-17 2018-06-15 杭州暖芯迦电子科技有限公司 一种视网膜假体植入芯片的封装结构及其封装方法
JP2019192769A (ja) * 2018-04-25 2019-10-31 株式会社東芝 固体撮像素子
TWI837140B (zh) * 2018-07-18 2024-04-01 日商索尼半導體解決方案公司 受光元件及測距模組
JP2020053654A (ja) * 2018-09-28 2020-04-02 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子および製造方法、並びに、電子機器
JP2020061476A (ja) * 2018-10-11 2020-04-16 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及び電子機器
US20220005858A1 (en) * 2018-10-15 2022-01-06 Sony Semiconductor Solutions Corporation Solid-state imaging device and electronic device
JP2020080363A (ja) * 2018-11-12 2020-05-28 ソニーセミコンダクタソリューションズ株式会社 撮像装置および電子機器
JP7353748B2 (ja) 2018-11-29 2023-10-02 キヤノン株式会社 半導体装置の製造方法および半導体装置
TW202101744A (zh) * 2018-12-20 2021-01-01 日商索尼半導體解決方案公司 背面照射型固體攝像裝置、背面照射型固體攝像裝置之製造方法、攝像裝置及電子機器
US20200225278A1 (en) * 2019-01-16 2020-07-16 Rudolph Technologies, Inc. Wafer crack detection
JP2020155711A (ja) * 2019-03-22 2020-09-24 ソニーセミコンダクタソリューションズ株式会社 半導体装置および固体撮像素子
JP6957559B2 (ja) 2019-06-24 2021-11-02 キヤノン株式会社 半導体装置および機器
JP2021005656A (ja) * 2019-06-26 2021-01-14 ソニーセミコンダクタソリューションズ株式会社 半導体装置及びその製造方法
TW202118280A (zh) * 2019-09-10 2021-05-01 日商索尼半導體解決方案公司 攝像裝置、電子機𠾖及製造方法
JP2021068950A (ja) * 2019-10-18 2021-04-30 ソニーセミコンダクタソリューションズ株式会社 撮像装置及び電子機器
JP2021106192A (ja) * 2019-12-26 2021-07-26 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及び固体撮像装置の製造方法、並びに電子機器
US11227847B2 (en) * 2020-03-04 2022-01-18 Cisco Technology, Inc. Integrated decoupling capacitors
WO2023195265A1 (ja) * 2022-04-08 2023-10-12 ソニーセミコンダクタソリューションズ株式会社 センサデバイス
WO2024135493A1 (ja) * 2022-12-23 2024-06-27 ソニーセミコンダクタソリューションズ株式会社 光検出装置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070120255A (ko) * 2006-06-19 2007-12-24 (주)실리콘화일 배면 광 포토다이오드를 이용한 이미지센서 및 그 제조방법
JP2011023595A (ja) * 2009-07-16 2011-02-03 Renesas Electronics Corp 固定撮像素子
JP4940667B2 (ja) 2005-06-02 2012-05-30 ソニー株式会社 固体撮像素子及びその製造方法
JP5083272B2 (ja) 2009-05-07 2012-11-28 ソニー株式会社 半導体モジュール
KR20130099425A (ko) * 2012-02-29 2013-09-06 삼성전자주식회사 이미지 센서
US20130285183A1 (en) * 2011-09-16 2013-10-31 Omnivision Technologies, Inc. Dual-facing camera assembly
JP2013251391A (ja) * 2012-05-31 2013-12-12 Canon Inc 半導体装置の製造方法
KR20140068951A (ko) * 2011-10-04 2014-06-09 소니 주식회사 고체 촬상 장치, 고체 촬상 장치의 제조 방법 및 전자 기기

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62112382A (ja) * 1985-11-12 1987-05-23 Toshiba Corp 半導体受光装置
JP3016910B2 (ja) * 1991-07-19 2000-03-06 富士通株式会社 半導体モジュール構造
JP2001196571A (ja) * 2000-01-07 2001-07-19 Sony Corp 固体撮像素子
JP3463014B2 (ja) * 2000-01-14 2003-11-05 シャープ株式会社 半導体装置および半導体装置の製造方法
US6583039B2 (en) * 2001-10-15 2003-06-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a bump on a copper pad
JP4237966B2 (ja) * 2002-03-08 2009-03-11 浜松ホトニクス株式会社 検出器
US7470893B2 (en) * 2003-05-23 2008-12-30 Hamamatsu Photonics K.K. Photo-detection device
CN101010944B (zh) * 2004-09-02 2010-06-16 索尼株式会社 摄像装置及摄像结果的输出方法
US8049293B2 (en) * 2005-03-07 2011-11-01 Sony Corporation Solid-state image pickup device, electronic apparatus using such solid-state image pickup device and method of manufacturing solid-state image pickup device
US20080173792A1 (en) * 2007-01-23 2008-07-24 Advanced Chip Engineering Technology Inc. Image sensor module and the method of the same
JP2009130318A (ja) * 2007-11-28 2009-06-11 Panasonic Corp 半導体装置およびその製造方法
JP5259197B2 (ja) * 2008-01-09 2013-08-07 ソニー株式会社 半導体装置及びその製造方法
JP5521312B2 (ja) * 2008-10-31 2014-06-11 ソニー株式会社 固体撮像装置及びその製造方法、並びに電子機器
WO2010073520A1 (ja) * 2008-12-26 2010-07-01 パナソニック株式会社 固体撮像デバイスおよびその製造方法
KR101028051B1 (ko) * 2009-01-28 2011-04-08 삼성전기주식회사 웨이퍼 레벨 패키지 및 그 제조방법
JP5985136B2 (ja) * 2009-03-19 2016-09-06 ソニー株式会社 半導体装置とその製造方法、及び電子機器
JP2010251558A (ja) * 2009-04-16 2010-11-04 Toshiba Corp 固体撮像装置
JP5330115B2 (ja) * 2009-06-17 2013-10-30 浜松ホトニクス株式会社 積層配線基板
US8502335B2 (en) * 2009-07-29 2013-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS image sensor big via bonding pad application for AlCu Process
TWI420662B (zh) * 2009-12-25 2013-12-21 Sony Corp 半導體元件及其製造方法，及電子裝置
JP5853351B2 (ja) * 2010-03-25 2016-02-09 ソニー株式会社 半導体装置、半導体装置の製造方法、及び電子機器
JP2011243612A (ja) * 2010-05-14 2011-12-01 Sony Corp 半導体装置及びその製造方法並びに電子機器
JP5709435B2 (ja) * 2010-08-23 2015-04-30 キヤノン株式会社 撮像モジュール及びカメラ
JP2012094720A (ja) * 2010-10-27 2012-05-17 Sony Corp 固体撮像装置、半導体装置、固体撮像装置の製造方法、半導体装置の製造方法、及び電子機器
US8659148B2 (en) * 2010-11-30 2014-02-25 General Electric Company Tileable sensor array
JP2012204402A (ja) * 2011-03-23 2012-10-22 Toshiba Corp 固体撮像装置及びその製造方法
US8779553B2 (en) * 2011-06-16 2014-07-15 Xilinx, Inc. Stress-aware design for integrated circuits comprising a stress inducing structure and keep out zone
US8710656B2 (en) * 2012-07-20 2014-04-29 International Business Machines Corporation Redistribution layer (RDL) with variable offset bumps
JP5599497B2 (ja) * 2012-08-29 2014-10-01 有限会社 ナプラ 機能性材料
KR20150021659A (ko) * 2013-08-21 2015-03-03 주식회사 동부하이텍 이미지 센서의 제조 방법

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4940667B2 (ja) 2005-06-02 2012-05-30 ソニー株式会社 固体撮像素子及びその製造方法
KR20070120255A (ko) * 2006-06-19 2007-12-24 (주)실리콘화일 배면 광 포토다이오드를 이용한 이미지센서 및 그 제조방법
JP5083272B2 (ja) 2009-05-07 2012-11-28 ソニー株式会社 半導体モジュール
JP2011023595A (ja) * 2009-07-16 2011-02-03 Renesas Electronics Corp 固定撮像素子
US20130285183A1 (en) * 2011-09-16 2013-10-31 Omnivision Technologies, Inc. Dual-facing camera assembly
KR20140068951A (ko) * 2011-10-04 2014-06-09 소니 주식회사 고체 촬상 장치, 고체 촬상 장치의 제조 방법 및 전자 기기
KR20130099425A (ko) * 2012-02-29 2013-09-06 삼성전자주식회사 이미지 센서
JP2013251391A (ja) * 2012-05-31 2013-12-12 Canon Inc 半導体装置の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180016053A (ko) * 2016-08-05 2018-02-14 삼성전자주식회사 스택 이미지 센서 패키지 및 이를 포함하는 스택 이미지 센서 모듈
US11594567B2 (en) 2017-04-04 2023-02-28 Sony Group Corporation Solid-state imaging device and electronic apparatus
KR20190085658A (ko) * 2018-01-11 2019-07-19 삼성전자주식회사 반도체 패키지
US11887950B2 (en) 2018-11-20 2024-01-30 Sony Semiconductor Solutions Corporation Solid-state imaging device and electronic apparatus

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