WO2023032273A1 - 光検出装置、及び電子機器 - Google Patents

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WO2023032273A1
WO2023032273A1 PCT/JP2022/009863 JP2022009863W WO2023032273A1 WO 2023032273 A1 WO2023032273 A1 WO 2023032273A1 JP 2022009863 W JP2022009863 W JP 2022009863W WO 2023032273 A1 WO2023032273 A1 WO 2023032273A1
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semiconductor substrate
substrate
photodetector
diameter
wiring
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PCT/JP2022/009863
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隆洋 真弓
俊明 小野
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ソニーセミコンダクタソリューションズ株式会社
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    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith

Definitions

  • the present disclosure relates to a photodetector and electronic equipment, and more particularly to a photodetector and electronic equipment that can increase the area occupied by circuits in a substrate.
  • a structure of a back-illuminated solid-state imaging device there is a structure in which a support substrate is attached to the lower side of a substrate including photoelectric conversion elements (see Patent Document 1, for example).
  • a redistribution layer (RDL) is formed on the back side of the supporting substrate, and the pitch of the solder balls used as back electrodes is changed.
  • This is a general CSP (Chip Size Package) method in which electrodes are taken out from the back side of the substrate.
  • both the second semiconductor substrate and the supporting substrate are stacked.
  • a through via is required.
  • the area occupation ratio of the through via increases and the area occupied by the circuit decreases. Therefore, a structure for increasing the area occupied by the circuits within the substrate has been demanded.
  • the present disclosure has been made in view of such circumstances, and is intended to increase the area occupied by the circuit within the substrate.
  • a photodetector includes: a first semiconductor substrate having a pixel portion in which a plurality of pixels each including a photoelectric conversion element are arranged; and a signal processing circuit necessary for processing signals from the pixel portion.
  • a second semiconductor substrate having a logic portion including a logic portion and a support substrate on which wiring is formed are laminated, electrical connection between the wiring of the second semiconductor substrate and the support substrate is performed through through vias, and the A first through via is formed in the semiconductor substrate of No. 2, a second through via is formed in the supporting substrate, and a diameter of the first through via is smaller than a diameter of the second through via. detection device.
  • An electronic device includes a first semiconductor substrate having a pixel portion in which a plurality of pixels each including a photoelectric conversion element are arranged, and a signal processing circuit necessary for processing signals from the pixel portion.
  • a second semiconductor substrate having a logic portion and a support substrate on which wiring is formed are stacked, and electrical connection between the wiring of the second semiconductor substrate and the support substrate is performed through through vias.
  • a first through via is formed in the semiconductor substrate of, a second through via is formed in the supporting substrate, and a diameter of the first through via is smaller than a diameter of the second through via for photodetection It is an electronic device equipped with a device.
  • a first semiconductor substrate having a pixel portion in which a plurality of pixels each including a photoelectric conversion element are arranged;
  • a second semiconductor substrate having a logic portion including a signal processing circuit and a supporting substrate on which wiring is formed are laminated. Further, electrical connection between wirings of the second semiconductor substrate and the supporting substrate is performed through through vias, the second semiconductor substrate is formed with first through vias, and the supporting substrate is provided with first through vias. Two through vias are formed, and the diameter of the first through via is formed to be smaller than the diameter of the second through via.
  • the photodetection device may be an independent device, or may be an internal block that constitutes one device.
  • FIG. 1 is a cross-sectional view showing a configuration example of an embodiment of a photodetector to which the present disclosure is applied;
  • FIG. FIG. 2 is a diagram showing a first example of a method for manufacturing the photodetector of FIG. 1;
  • FIG. 2 is a diagram showing a first example of a method for manufacturing the photodetector of FIG. 1;
  • FIG. 10 is a diagram showing a second example of a method for manufacturing the photodetector of FIG. 1;
  • FIG. 10 is a diagram showing a second example of a method for manufacturing the photodetector of FIG. 1; It is a figure which shows the structure which formed the rewiring layer in the back surface side of a support substrate.
  • FIG. 1 is a cross-sectional view showing a configuration example of an embodiment of a photodetector to which the present disclosure is applied;
  • FIG. FIG. 2 is a diagram showing a first example of a method for manufacturing the photodetector
  • FIG. 1 is a cross-sectional view showing a configuration example of an embodiment of a photodetector to which the present disclosure is applied.
  • the photodetector 1 has three substrates: a first semiconductor substrate 10, a second semiconductor substrate 20, and a support substrate 30.
  • the first semiconductor substrate 10, the second semiconductor substrate 20, and the support substrate 30 are laminated in this order, and have a structure formed by bonding the three substrates together.
  • the first semiconductor substrate 10 is composed of, for example, a silicon substrate.
  • the first semiconductor substrate 10 includes an image sensor 100 such as a CIS (CMOS Image Sensor).
  • the image sensor 100 has a pixel portion in which a plurality of pixels are arranged in a matrix. In the pixel portion, each pixel is formed with a photodiode as a photoelectric conversion element.
  • a color filter 150 and an on-chip microlens 160 are formed on the light incident surface side of each pixel.
  • the second semiconductor substrate 20 is composed of, for example, a silicon substrate.
  • the width of the second semiconductor substrate 20 is smaller than the width of the first semiconductor substrate 10 .
  • the second semiconductor substrate 20 has a logic section including a signal processing circuit necessary for processing signals from the pixel section.
  • the logic section may include circuits such as a control circuit and a memory circuit in addition to the signal processing circuit.
  • Terminals 111 of the first semiconductor substrate 10 and terminals 211 of the second semiconductor substrate 20 are electrically connected by wirings 112 .
  • the wiring 112 is made of a conductive material such as copper (Cu).
  • the support substrate 30 has a wiring layer, and is a substrate used for connecting signals and power sources related to the first semiconductor substrate 10 and the second semiconductor substrate 20 . Only wiring is formed on the support substrate 30, and circuit elements such as transistors are not formed.
  • a rewiring layer 40 is formed between the second semiconductor substrate 20 and the support substrate 30 .
  • the rewiring layer 40 is made of a conductive material such as copper (Cu).
  • the wiring of the second semiconductor substrate 20 and the wiring of the supporting substrate 30 are electrically connected by forming the rewiring layer 40 on the surface side of the supporting substrate 30 (on the second semiconductor substrate 20 side). Since the rewiring layer 40 includes wiring that electrically connects the wiring of the second semiconductor substrate 20 and the wiring of the support substrate 30, it can also be said to be a wiring layer.
  • the first surface of the support substrate 30 on the side of the second semiconductor substrate 20 is referred to as the front surface side, and the second surface opposite to the first surface is referred to as the rear surface side.
  • the first surface of the second semiconductor substrate 20 on the side of the first semiconductor substrate 10 is referred to as the front surface side
  • the second surface opposite to the first surface (the support substrate 30 side) is referred to as the rear surface side.
  • the surface of the first semiconductor substrate 10 on the second semiconductor substrate 20 side is referred to as the rear surface side.
  • a through via 221 is formed in the second semiconductor substrate 20 .
  • the through via 221 is formed to reach the rewiring layer 40 through the substrate from below the terminal 211 .
  • the through via 221 is made of a conductive material such as copper (Cu) and electrically connects the terminal 211 and the rewiring layer 40 .
  • a through via 321 is formed in the support substrate 30 .
  • a through via 321 is formed to penetrate the substrate.
  • the through vias 321 are made of a conductive material such as copper (Cu), and electrically connect the rewiring layer 40 and solder balls (not shown).
  • the electrical connection between the wirings of the second semiconductor substrate 20 and the support substrate 30 is made through the through vias 221 and the through vias 321 .
  • the second semiconductor substrate 20 is electrically connected to the rewiring layer 40 through the through vias 221
  • the support substrate 30 is electrically connected to the rewiring layer 40 through the through vias 321 .
  • Through vias 221 formed in the second semiconductor substrate 20 in order to convert the wiring interval into a solder pitch (solder ball interval) by the rewiring layer 40 formed between the second semiconductor substrate 20 and the support substrate 30. can be made smaller than the diameter of the through via 321 formed in the support substrate 30 .
  • each of these through-vias 321 is connected to a solder ball, the spacing between the through-vias 321 corresponds to the solder pitch. are doing.
  • three through vias 221 are formed in the second semiconductor substrate 20 , but the rewiring layer 40 between the second semiconductor substrate 20 and the support substrate 30 allows them to be aligned with the solder pitch. Because of the conversion, it is not necessary to match the arrangement of through vias 221 to the solder pitch.
  • the through vias 221 formed in the second semiconductor substrate 20 and the through vias 321 formed in the support substrate 30 can be configured to have different aspect ratios.
  • the diameter of the through via 221 smaller than the diameter of the through via 321 , a through via having a smaller diameter can be formed as the through via 221 in the second semiconductor substrate 20 .
  • the area occupied by the through vias 221 in the second semiconductor substrate 20 can be reduced, while the area occupied by the circuit in the second semiconductor substrate 20 can be increased.
  • (First example of manufacturing method) 2 and 3 are diagrams showing a first example of a manufacturing method including steps for forming the structure of the photodetector 1 of FIG.
  • the back side of the first semiconductor substrate 10 including the image sensor 100 and the front side of the second semiconductor substrate 20 are bonded together by a CoW (Chip on Wafer) process.
  • the silicon of the second semiconductor substrate 20 is thinned.
  • the steps on the back surface side of the second semiconductor substrate 20 are embedded and planarized.
  • through vias 221 are formed on the back side of the second semiconductor substrate 20 .
  • the diameter of the through via 221 is smaller than the diameter of the through via 321 formed in the support substrate 30 .
  • a support substrate 30 to be attached to the back surface side of the second semiconductor substrate 20 is prepared.
  • a through via 321 is formed in advance in the support substrate 30 .
  • the diameter of the through via 321 is larger than the diameter of the through via 221 formed in the second semiconductor substrate 20 .
  • a rewiring layer 40 is formed in advance on the front surface side of the support substrate 30 .
  • the back surface side of the second semiconductor substrate 20 laminated on the first semiconductor substrate 10 and the front surface side of the supporting substrate 30 are bonded together.
  • the rewiring layer 40 is formed between the second semiconductor substrate 20 and the support substrate 30 , and the wiring of the second semiconductor substrate 20 and the wiring of the support substrate 30 are electrically connected.
  • the silicon of the first semiconductor substrate 10 is thinned.
  • the color filter 150 and the on-chip microlens 160 are formed on the silicon of the first semiconductor substrate 10 .
  • the photodetector 1 having the structure shown in FIG. 1 can be manufactured.
  • (Second example of manufacturing method) 4 and 5 are diagrams showing a second example of a manufacturing method including steps for forming the structure of the photodetector 1 of FIG.
  • the first semiconductor substrate 10 and the second semiconductor substrate 20 are bonded to each other in the same manner as the steps shown in FIGS. 2A to 2C, and the silicon of the second semiconductor substrate 20 is thinned. flattened.
  • a rewiring layer 40 is formed on the back surface side of the second semiconductor substrate 20.
  • the support substrate 30 is prepared, but the rewiring layer 40 is not formed on the front surface side of the support substrate 30 compared to the step shown in FIG. 3E.
  • the back surface side of the second semiconductor substrate 20 and the front surface side of the support substrate 30 are bonded together.
  • the wiring of the second semiconductor substrate 20 and the wiring of the supporting substrate 30 are electrically connected by forming the rewiring layer 40 between the second semiconductor substrate 20 and the supporting substrate 30 .
  • the silicon of the first semiconductor substrate 10 is thinned to form the color filters 150 and the on-chip microlenses 160, similarly to the steps shown in G and H of FIG. After that, through predetermined steps, the photodetector 1 having the structure shown in FIG. 1 can be manufactured.
  • the rewiring layer 40 is not formed on the surface side (second semiconductor substrate 20 side) of the support substrate 30 as in the step shown in FIG.
  • the rewiring layer 40 is formed between the second semiconductor substrate 20 and the supporting substrate 30. I'm trying
  • the rewiring layer 40 is formed between the second semiconductor substrate 20 and the support substrate 30 , and the through vias 221 formed in the second semiconductor substrate 20 and the support substrate 30 are formed.
  • the area occupied by the circuit of the second semiconductor substrate 20 is increased by forming a structure having an aspect ratio different from that of the through via 321 .
  • the structure is such that the rewiring layer 41 is formed on the back side of the support substrate 30 .
  • a through via 322 is required.
  • the present disclosure proposes the structure of the photodetector 1 shown in FIG.
  • the photodetector 1 of FIG. 1 since the rewiring layer 40 is formed between the second semiconductor substrate 20 and the support substrate 30, there is no need to form through vias with a low aspect ratio penetrating through a plurality of substrates. A sufficient circuit area can be secured.
  • FIG. 7 is a cross-sectional view showing another configuration example of an embodiment of the photodetector to which the present disclosure is applied.
  • the photodetector 1 has three substrates, a first semiconductor substrate 10, a second semiconductor substrate 20, and a support substrate 30, in addition to the first semiconductor substrate 10 and the structure shown in FIG. A structure is obtained in which a third semiconductor substrate 50 is newly added between the second semiconductor substrate 20 and the second semiconductor substrate 20 .
  • the first semiconductor substrate 10 includes an image sensor 100 .
  • the image sensor 100 has a pixel portion, and a photodiode is formed in each pixel.
  • a color filter 150 and an on-chip microlens 160 are formed on the light incident surface side of each pixel.
  • the second semiconductor substrate 20 has a logic section including circuits such as signal processing circuits.
  • the support substrate 30 has a wiring layer and is a substrate used for signal and power connection.
  • a rewiring layer 40 is formed between the second semiconductor substrate 20 and the support substrate 30 .
  • the rewiring layer 40 is connected to the second semiconductor substrate 20 through the through vias 221 and connected to the support substrate 30 through the through vias 321 . Since the rewiring layer 40 formed between the second semiconductor substrate 20 and the support substrate 30 converts the wiring interval into the solder pitch, the diameter of the through vias 221 formed in the second semiconductor substrate 20 is set to the support substrate. It can be made smaller than the diameter of the through via 321 formed in 30 .
  • the third semiconductor substrate 50 is composed of, for example, a silicon substrate.
  • the third semiconductor substrate 50 has a logic section including circuits such as signal processing circuits, control circuits, and memory circuits.
  • a through via 521 is formed in the third semiconductor substrate 50 .
  • the third semiconductor substrate 50 is electrically connected to the wiring of the first semiconductor substrate 10 and the wiring of the second semiconductor substrate 20 through through vias 521 .
  • the diameter of the through vias 521 formed in the third semiconductor substrate 50 can be made smaller than the diameter of the through vias 321 formed in the support substrate 30 . That is, in the cross-sectional view of FIG. 7, two through vias 521 are formed in the third semiconductor substrate 50, but the rewiring layer 40 between the second semiconductor substrate 20 and the support substrate 30 converts the solder pitch to a solder pitch. Therefore, it is not necessary to match the arrangement of the through vias 521 with the solder pitch. Therefore, the through via 521 can be configured as a through via having an aspect ratio different from that of the through via 321 .
  • the area occupied by the circuit in the second semiconductor substrate 20 can be increased, and the area occupied by the through vias 521 in the third semiconductor substrate 50 can be decreased to increase the area occupied by the circuit. .
  • the area occupied by the circuit can be further increased.
  • the diameter of the through via 221 formed in the second semiconductor substrate 20 and the diameter of the through via 521 formed in the third semiconductor substrate 50 if the size relationship of the diameter varies depending on the thickness of the substrate, etc. However, the diameters of the through vias 221 and 521 remain smaller than the diameter of the through via 321 .
  • Example of manufacturing method 8 and 9 are diagrams showing an example of a manufacturing method including steps for forming the structure of the photodetector 1 of FIG.
  • the second semiconductor substrate 20 is bonded to the third semiconductor substrate 50 bonded to the first semiconductor substrate 10 by the CoW process.
  • a through via 521 is formed in the third semiconductor substrate 50 , and the diameter of the through via 521 is smaller than the diameter of the through via 321 formed in the support substrate 30 .
  • the steps on the back side of the second semiconductor substrate 20 are embedded and planarized.
  • through vias 221 are formed on the back side of the second semiconductor substrate 20 .
  • the diameter of the through via 221 is smaller than the diameter of the through via 321 formed in the support substrate 30 .
  • the support substrate 30 to be attached to the back surface side of the second semiconductor substrate 20 is prepared.
  • a through via 321 is formed in advance in the support substrate 30 .
  • the diameter of the through via 321 is larger than the diameters of the through via 221 and the through via 521 .
  • a rewiring layer 40 is formed in advance on the front surface side of the support substrate 30 .
  • the back surface side of the second semiconductor substrate 20 on which the first semiconductor substrate 10 and the third semiconductor substrate 50 are laminated and the front surface side of the support substrate 30 are bonded together.
  • the rewiring layer 40 is formed between the second semiconductor substrate 20 and the support substrate 30 , and the wiring of the second semiconductor substrate 20 and the wiring of the support substrate 30 are electrically connected.
  • the silicon of the first semiconductor substrate 10 is thinned.
  • the color filter 150 and the on-chip microlens 160 are formed on the silicon of the first semiconductor substrate 10 . After that, through predetermined steps, the photodetector 1 having the structure shown in FIG. 7 can be manufactured.
  • TAT is realized. be able to.
  • the third semiconductor substrate 50 is added between the first semiconductor substrate 10 and the second semiconductor substrate 20.
  • the number of semiconductor substrates is not limited to one, and may be two or more. That is, as long as the rewiring layer 40 is formed between the second semiconductor substrate 20 and the support substrate 30, it is possible to cope with an increase in the number of stacked semiconductor substrates, and the rewiring layer 40 can be formed on the added semiconductor substrate.
  • the diameter of the through via smaller than the diameter of the through via 321 formed in the support substrate 30, the area occupied by the circuit can be increased.
  • the photodetector 1 is a solid-state imaging device having an image sensor 100 such as a CIS.
  • the image sensor 100 has a back-illuminated structure in which light is incident from the upper layer (back side) on the side opposite to the wiring layer side (front side) formed in the lower layer when viewed from the semiconductor substrate on which the photoelectric conversion elements are formed. be able to.
  • the structure to which the present disclosure is applied is not limited to a solid-state imaging device having a CMOS (Complementary Metal Oxide Semiconductor) type image sensor, but a CCD (Charge Coupled Device) type image sensor. It is also possible to apply it to a solid-state imaging device having. Further, the structure to which the present disclosure is applied (the structure shown in FIG. 1 or 7) is applicable not only to photodetection devices such as solid-state imaging devices but also to semiconductor devices in general.
  • CMOS Complementary Metal Oxide Semiconductor
  • CCD Charge Coupled Device
  • FIG. 10 is a block diagram showing a configuration example of an electronic device equipped with a photodetector to which the present disclosure is applied.
  • an electronic device 1000 includes an optical system 1011 including a lens group, a photodetector 1012 having a structure corresponding to the photodetector 1 in FIG. 1, and a DSP (Digital Signal Processor) 1013 as a camera signal processing unit. It has an imaging system consisting of In the electronic device 1000, in addition to the imaging system, a CPU (Central Processing Unit) 1010, a frame memory 1014, a display 1015, an operation system 1016, an auxiliary memory 1017, a communication I/F 1018, and a power supply system 1019 are connected via a bus 1020. It becomes the composition connected mutually.
  • a CPU Central Processing Unit
  • a CPU 1010 controls the operation of each part of the electronic device 1000 .
  • the optical system 1011 takes in incident light (image light) from a subject and forms an image on the photodetection surface of the photodetection element 1012 .
  • the photodetector 1012 converts the amount of incident light imaged on the photodetection surface by the optical system 1011 into an electric signal for each pixel and outputs the signal.
  • the DSP 1013 performs predetermined signal processing on the signal output from the photodetector 1012 .
  • the frame memory 1014 temporarily records image data of still images or moving images captured by the imaging system.
  • a display 1015 is a liquid crystal display or an organic EL display, and displays still images or moving images captured by the imaging system.
  • the operation system 1016 issues operation commands for various functions of the electronic device 1000 according to user's operations.
  • the auxiliary memory 1017 is a storage medium including semiconductor memory such as flash memory, and records image data of still images or moving images captured by the imaging system.
  • the communication I/F 1018 has a communication module compatible with a predetermined communication method, and transmits image data of still images or moving images captured by the imaging system to other devices via a network.
  • the power supply system 1019 appropriately supplies various types of power as operating power to the CPU 1010, DSP 1013, frame memory 1014, display 1015, operation system 1016, auxiliary memory 1017, and communication I/F 1018.
  • the present disclosure can be configured as follows.
  • a first semiconductor substrate having a pixel portion in which a plurality of pixels each including a photoelectric conversion element are arranged; a second semiconductor substrate having a logic portion including a signal processing circuit necessary for processing signals from the pixel portion;
  • a first through via is formed in the second semiconductor substrate,
  • a second through via is formed in the supporting substrate, The photodetector, wherein the diameter of the first through via is smaller than the diameter of the second through via.
  • a wiring layer is formed between the second semiconductor substrate and the support substrate, the second semiconductor substrate is electrically connected to the wiring layer through the first through via;
  • the photodetector according to (1) wherein the supporting substrate is electrically connected to the wiring layer through the second through via.
  • (3) The photodetector according to (1) or (2), wherein a third semiconductor substrate is stacked between the first semiconductor substrate and the second semiconductor substrate.
  • a third through via is formed in the third semiconductor substrate, The photodetector according to (3), wherein the diameter of the third through via is smaller than the diameter of the second through via.
  • the wiring layer and the second through via are formed in advance on the supporting substrate when the second semiconductor substrate and the supporting substrate are bonded together.
  • photodetector When the wiring layer is formed on the second semiconductor substrate at the time of bonding the second semiconductor substrate and the supporting substrate, the second through via is formed in advance in the supporting substrate.

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Abstract

本開示は、基板内の回路占有面積を増大させることができるようにする光検出装置、及び電子機器に関する。 それぞれが光電変換素子を含む複数の画素を配列した画素部を有する第１の半導体基板と、画素部からの信号の処理に必要な信号処理回路を含むロジック部を有する第２の半導体基板と、配線が形成される支持基板とが積層され、第２の半導体基板と支持基板の配線間の電気的接続は、スルービアを通じて行われ、第２の半導体基板には、第１のスルービアが形成され、支持基板には、第２のスルービアが形成され、第１のスルービアの径は、第２のスルービアの径よりも小さくなる光検出装置が提供される。本開示は、例えば、固体撮像装置に適用することができる。

Description

光検出装置、及び電子機器
　本開示は、光検出装置、及び電子機器に関し、特に、基板内の回路占有面積を増大させることができるようにした光検出装置、及び電子機器に関する。
　裏面照射型の固体撮像装置の構造として、光電変換素子を含む基板の下側に支持基板を貼り付けた構造がある(例えば、特許文献１参照)。この構造では、支持基板の裏面側に再配線層(RDL：Re-Distribution Layer)を形成し、裏面電極として使用するはんだボールのピッチ変換を行う。これは、基板の裏面側から電極を取り出すCSP(Chip Size Package)の一般的な方法である。
特表2013-530511号公報
　画素部を有する第１半導体基板と、ロジック部を有する第２半導体基板と、支持基板とが積層された構造において、基板の裏面側から電極を取り出す場合、第２半導体基板と支持基板の両方を貫通するスルービアが必要になる。厚みのある第２半導体基板にスルービアを形成する際に、小さい径のスルービアを形成することは難しいため、大きい径のスルービアを形成することになる。
　第２半導体基板内では、大きい径のスルービアを形成した場合、スルービアの面積占有率が高くなり、回路占有面積が減少してしまう。そのため、基板内の回路占有面積を増大させるための構造が求められていた。
　本開示はこのような状況に鑑みてなされたものであり、基板内の回路占有面積を増大させることができるようにするものである。
　本開示の一側面の光検出装置は、それぞれが光電変換素子を含む複数の画素を配列した画素部を有する第１の半導体基板と、前記画素部からの信号の処理に必要な信号処理回路を含むロジック部を有する第２の半導体基板と、配線が形成される支持基板とが積層され、前記第２の半導体基板と前記支持基板の配線間の電気的接続は、スルービアを通じて行われ、前記第２の半導体基板には、第１のスルービアが形成され、前記支持基板には、第２のスルービアが形成され、前記第１のスルービアの径は、前記第２のスルービアの径よりも小さくなる光検出装置である。
　本開示の一側面の電子機器は、それぞれが光電変換素子を含む複数の画素を配列した画素部を有する第１の半導体基板と、前記画素部からの信号の処理に必要な信号処理回路を含むロジック部を有する第２の半導体基板と、配線が形成される支持基板とが積層され、前記第２の半導体基板と前記支持基板の配線間の電気的接続は、スルービアを通じて行われ、前記第２の半導体基板には、第１のスルービアが形成され、前記支持基板には、第２のスルービアが形成され、前記第１のスルービアの径は、前記第２のスルービアの径よりも小さくなる光検出装置を搭載した電子機器である。
　本開示の一側面の光検出装置、及び電子機器においては、それぞれが光電変換素子を含む複数の画素を配列した画素部を有する第１の半導体基板と、前記画素部からの信号の処理に必要な信号処理回路を含むロジック部を有する第２の半導体基板と、配線が形成される支持基板とが積層される。また、前記第２の半導体基板と前記支持基板の配線間の電気的接続が、スルービアを通じて行われ、前記第２の半導体基板には、第１のスルービアが形成され、前記支持基板には、第２のスルービアが形成され、前記第１のスルービアの径が、前記第２のスルービアの径よりも小さくなるように形成される。
　なお、本開示の一側面の光検出装置は、独立した装置であってもよいし、１つの装置を構成している内部ブロックであってもよい。
本開示を適用した光検出装置の一実施の形態の構成例を示す断面図である。 図１の光検出装置の製造方法の第１の例を示す図である。 図１の光検出装置の製造方法の第１の例を示す図である。 図１の光検出装置の製造方法の第２の例を示す図である。 図１の光検出装置の製造方法の第２の例を示す図である。 支持基板の裏面側に再配線層を形成した構造を示す図である。 本開示を適用した光検出装置の一実施の形態の他の構成例を示す断面図である。 図７の光検出装置の製造方法の例を示す図である。 図７の光検出装置の製造方法の例を示す図である。 本開示を適用した光検出装置を搭載した電子機器の構成例を示すブロック図である。
＜１．第１の実施の形態＞
（断面構造）
　図１は、本開示を適用した光検出装置の一実施の形態の構成例を示す断面図である。
　図１において、光検出装置１は、第１半導体基板１０、第２半導体基板２０、及び支持基板３０の３つの基板を有する。第１半導体基板１０と、第２半導体基板２０と、支持基板３０とは、この順に積層され、３つの基板を貼り合わせて構成された構造となっている。
　第１半導体基板１０は、例えばシリコン基板により構成される。第１半導体基板１０は、CIS(CMOS Image Sensor)等のイメージセンサ１００を含んで構成される。イメージセンサ１００は、複数の画素が行列状に配列された画素部を有する。画素部において、各画素には、光電変換素子としてのフォトダイオードが形成される。各画素の光射面側には、カラーフィルタ１５０及びオンチップマイクロレンズ１６０が形成される。
　第２半導体基板２０は、例えばシリコン基板により構成される。第２半導体基板２０の幅は、第１半導体基板１０の幅よりも小さい。第２半導体基板２０は、画素部からの信号の処理に必要な信号処理回路を含むロジック部を有する。ロジック部は、信号処理回路の他に、制御回路やメモリ回路等の回路を含んで構成されてもよい。第１半導体基板１０の端子１１１と、第２半導体基板２０の端子２１１とは、配線１１２により電気的に接続される。配線１１２は、銅(Cu)等の導電材料で構成される。
　支持基板３０は、配線層を有し、第１半導体基板１０と第２半導体基板２０に関する信号や電源の接続などに用いられる基板である。支持基板３０には、配線のみが形成され、トランジスタ等の回路素子は形成されていない。
　第２半導体基板２０と支持基板３０との間には、再配線層４０が形成される。再配線層４０は、銅(Cu)等の導電材料で構成される。支持基板３０の表面側(第２半導体基板２０側)に再配線層４０を形成することで、第２半導体基板２０の配線と支持基板３０の配線とが電気的に接続される。再配線層４０は、第２半導体基板２０の配線と支持基板３０の配線とを電気的に接続する配線を含むので、配線層であるとも言える。
　なお、以下の説明では、支持基板３０における第２半導体基板２０側の第１の面を表面側といい、第１の面の反対側となる第２の面を裏面側という。同様に、第２半導体基板２０における第１半導体基板１０側の第１の面を表面側といい、第１の面の反対側(支持基板３０側)となる第２の面を裏面側という。また、第１半導体基板１０における第２半導体基板２０側の面を裏面側という。
　第２半導体基板２０には、スルービア２２１が形成される。スルービア２２１は、端子２１１の下から基板を貫通して再配線層４０に達するように形成される。スルービア２２１は、銅(Cu)等の導電材料で構成され、端子２１１と再配線層４０とを電気的に接続する。
　支持基板３０には、スルービア３２１が形成される。スルービア３２１は、基板を貫通するように形成される。スルービア３２１は、銅(Cu)等の導電材料で構成され、再配線層４０とはんだボール(不図示)とを電気的に接続する。
　第２半導体基板２０と支持基板３０の配線間の電気的接続は、スルービア２２１とスルービア３２１を通じて行われる。第２半導体基板２０は、スルービア２２１を介して再配線層４０に電気的に接続され、支持基板３０は、スルービア３２１を介して再配線層４０に電気的に接続される。第２半導体基板２０と支持基板３０との間に形成された再配線層４０により、配線の間隔をはんだピッチ(はんだボールの間隔)に変換するため、第２半導体基板２０に形成されるスルービア２２１の径を、支持基板３０に形成されるスルービア３２１の径よりも小さくすることができる。
　例えば、図１の断面図において、支持基板３０には、スルービア３２１が７個形成されているが、これらのスルービア３２１のそれぞれがはんだボールに接続されるため、スルービア３２１の間隔がはんだピッチに対応している。一方で、図１の断面図において、第２半導体基板２０には、スルービア２２１が３個形成されているが、第２半導体基板２０と支持基板３０との間の再配線層４０によりはんだピッチに変換するため、スルービア２２１の配置をはんだピッチに対応させる必要がない。
　そのため、光検出装置１においては、第２半導体基板２０に形成されるスルービア２２１と、支持基板３０に形成されるスルービア３２１とを、異なるアスペクト比のスルービアとした構造にすることができる。ここでは、スルービア２２１の径をスルービア３２１の径よりも小さくすることで、第２半導体基板２０では、スルービア２２１として、より径の小さいスルービアを形成可能となる。これにより、第２半導体基板２０内のスルービア２２１の占有面積を減少させる一方で、第２半導体基板２０内の回路占有面積を増大させることができる。
（製法の第１の例）
　図２，図３は、図１の光検出装置１の構造を形成する工程を含む製造方法の第１の例を示す図である。
　図２のＡに示す工程では、CoW(Chip on Wafer)工程により、イメージセンサ１００を含む第１半導体基板１０の裏面側と第２半導体基板２０の表面側とを貼り合わせる。図２のＢに示す工程では、第２半導体基板２０のシリコンが薄肉化される。図２のＣに示す工程では、第２半導体基板２０の裏面側の段差が埋め込まれて平坦化される。
　図２のＤに示す工程では、第２半導体基板２０の裏面側にスルービア２２１が形成される。スルービア２２１の径は、支持基板３０に形成されるスルービア３２１の径よりも小さい径とされる。
　図３のＥに示す工程では、第２半導体基板２０の裏面側に貼り付けられる支持基板３０が準備される。支持基板３０には、スルービア３２１が予め形成されている。スルービア３２１の径は、第２半導体基板２０に形成されたスルービア２２１の径よりも大きい径とされる。支持基板３０の表面側には、再配線層４０が予め形成されている。
　図３のＦに示す工程では、第１半導体基板１０と積層された第２半導体基板２０の裏面側と、支持基板３０の表面側とを貼り合わせる。これにより、第２半導体基板２０と支持基板３０との間に、再配線層４０が形成され、第２半導体基板２０の配線と支持基板３０の配線とが電気的に接続される。
　図３のＧに示す工程では、第１半導体基板１０のシリコンが薄肉化される。図３のＨに示す工程では、第１半導体基板１０のシリコン上に、カラーフィルタ１５０及びオンチップマイクロレンズ１６０が形成される。その後、所定の工程を経ることで、図１に示した構造を有する光検出装置１を製造することができる。
　上述の製造方法では、図２のＤに示す工程で、第２半導体基板２０にスルービア２２１を形成するに際して、第２半導体基板２０と支持基板３０を貫通する低アスペクト比のスルービアを形成する必要がないため、第２半導体基板２０に高アスペクト比のスルービアを形成することができる。よって、第２半導体基板２０内のスルービア２２１の占有面積を減少させて、回路占有面積を増大させることができる。
　また、図３のＦに示す工程で第２半導体基板２０に支持基板３０を貼り合わせる前に、支持基板３０に再配線層４０とスルービア３２１を予め形成しておくことで、支持基板３０を貼り合わせるだけで、直ちにCSP化まで完了することができる。そのため、光検出装置１を完全に仕上げるまでに要する時間が短くなり、短TAT(turn-around-time)化を実現することができる。
（製法の第２の例）
　図４，図５は、図１の光検出装置１の構造を形成する工程を含む製造方法の第２の例を示す図である。
　図４のＡ乃至Ｃに示す工程では、図２のＡ乃至Ｃに示す工程と同様に、第１半導体基板１０と第２半導体基板２０とが貼り合わされ、第２半導体基板２０のシリコンが薄肉化されて平坦化される。
　図４のＤに示す工程では、第２半導体基板２０の裏面側にスルービア２２１が形成される。また、図４のＤに示す工程では、第２半導体基板２０の裏面側に、再配線層４０を形成する。図５のＥに示す工程では、支持基板３０が準備されるが、図３のＥに示す工程と比べて、支持基板３０の表面側に、再配線層４０が形成されていない。
　図５のＦに示す工程では、第２半導体基板２０の裏面側と、支持基板３０の表面側とを貼り合わせる。第２半導体基板２０と支持基板３０との間に、再配線層４０が形成されることで、第２半導体基板２０の配線と支持基板３０の配線とが電気的に接続される。
　図５のＧ，Ｈに示す工程では、図３のＧ，Ｈに示す工程と同様に、第１半導体基板１０のシリコンが薄肉化され、カラーフィルタ１５０及びオンチップマイクロレンズ１６０が形成される。その後、所定の工程を経ることで、図１に示した構造を有する光検出装置１を製造することができる。
　この製造方法では、図３のＥに示す工程のように、支持基板３０の表面側(第２半導体基板２０側)に再配線層４０を形成するのではなく、図４のＤに示す工程のように、第２半導体基板２０の裏面側(支持基板３０側)に再配線層４０を形成することで、第２半導体基板２０と支持基板３０との間に、再配線層４０が形成されるようにしている。
　このような工程を経る場合でも、図４のＤに示す工程で、第２半導体基板２０にスルービア２２１を形成するに際して、第２半導体基板２０と支持基板３０を貫通する低アスペクト比のスルービアを形成する必要がないため、第２半導体基板２０に高アスペクト比のスルービアを形成することができる。よって、第２半導体基板２０内のスルービア２２１の占有面積を減少させて、回路占有面積を増大させることができる。
　また、図５のＦに示す工程で第２半導体基板２０に支持基板３０を貼り合わせる前に、支持基板３０にスルービア３２１を予め形成しておくことで、支持基板３０を貼り合わせるだけで、直ちにCSP化まで完了することができる。そのため、光検出装置１を完全に仕上げるまでに要する時間が短くなり、短TAT化を実現することができる。
（本開示の要点）
　図１の光検出装置１では、第２半導体基板２０と支持基板３０との間に再配線層４０を形成して、第２半導体基板２０に形成されるスルービア２２１と、支持基板３０に形成されるスルービア３２１とが、異なるアスペクト比を有する構造にすることで、第２半導体基板２０の回路占有面積を増大させている。
　それに対し、支持基板の裏面側に再配線層を形成して裏面電極として使用するはんだボールのピッチ変換を行う構造として、積層イメージセンサにおいて、裏面側から電極の取り出しを行う場合の構造を、比較のために、図６に示している。
　図６においては、支持基板３０の裏面側に再配線層４１が形成された構造となっているが、この構造の場合には、第２半導体基板２０と支持基板３０の両方の基板を貫通するスルービア３２２が必要となる。厚みのある第２半導体基板２０にスルービア３２２を形成する際に、小さい径のスルービアを形成することは難しいため、大きい径のスルービア、すなわち、アスペクト比の低いスルービアを使わざるを得ない。
　したがって、第２半導体基板２０内では、大きい径のスルービアを形成した場合、スルービアの面積占有率が高くなり、回路占有面積が減少してしまう。そのため、基板内の回路占有面積を増大させるための構造が求められており、本開示では、図１に示した光検出装置１の構造を提案している。図１の光検出装置１では、第２半導体基板２０と支持基板３０との間に再配線層４０を形成することで、複数基板を貫通するアスペクト比の低いスルービアを形成する必要がないため、回路面積を十分に確保することができる。
　また、図６に示した構造では、第２半導体基板２０に支持基板３０を貼り合わせた後に、第２半導体基板２０と支持基板３０の両方の基板を貫通するスルービア３２２を形成する必要があるため、工程時間がかかってしまう。一方で、図１に示した光検出装置１の製造方法においては、支持基板３０の表面側に再配線層４０を形成する場合(図３のＥ)に、再配線層４０の形成とはんだピッチに合わせたスルービア３２１の形成を支持基板３０だけで独立して作製することができるため、短TAT化を実現することができる。また、第２半導体基板２０の裏面側に再配線層４０を形成する場合(図４のＤ，図５のＥ)にも、はんだピッチに合わせたスルービア３２１の形成を支持基板３０だけで独立して作製することができるため、短TAT化を実現することができる。
＜２．第２の実施の形態＞
（断面構造）
　図７は、本開示を適用した光検出装置の一実施の形態の他の構成例を示す断面図である。
　図７において、光検出装置１は、図１に示した構造と比べて、第１半導体基板１０、第２半導体基板２０、及び支持基板３０の３つの基板の他に、第１半導体基板１０と第２半導体基板２０との間に、第３半導体基板５０が新たに追加された構造となる。
　第１半導体基板１０は、イメージセンサ１００を含んで構成される。イメージセンサ１００は画素部を有し、各画素にはフォトダイオードが形成される。各画素の光射面側には、カラーフィルタ１５０及びオンチップマイクロレンズ１６０が形成される。
　第２半導体基板２０は、信号処理回路等の回路を含むロジック部を有する。支持基板３０は、配線層を有し、信号や電源の接続などに用いられる基板である。
　第２半導体基板２０と支持基板３０との間には、再配線層４０が形成される。再配線層４０は、スルービア２２１を介して第２半導体基板２０に接続され、スルービア３２１を介して支持基板３０に接続される。第２半導体基板２０と支持基板３０との間に形成された再配線層４０により、配線の間隔をはんだピッチに変換するため、第２半導体基板２０に形成されるスルービア２２１の径を、支持基板３０に形成されるスルービア３２１の径よりも小さくすることができる。
　第３半導体基板５０は、例えばシリコン基板により構成される。例えば、第３半導体基板５０は、信号処理回路や制御回路、メモリ回路等の回路を含むロジック部を有する。第３半導体基板５０には、スルービア５２１が形成される。第３半導体基板５０は、スルービア５２１を介して、第１半導体基板１０の配線と第２半導体基板２０の配線にそれぞれ電気的に接続される。
　第３半導体基板５０に形成されるスルービア５２１の径は、支持基板３０に形成されるスルービア３２１の径よりも小さくすることができる。すなわち、図７の断面図において、第３半導体基板５０には、スルービア５２１が２個形成されているが、第２半導体基板２０と支持基板３０との間の再配線層４０によりはんだピッチに変換するため、スルービア５２１の配置をはんだピッチに対応させる必要がない。そのため、スルービア５２１を、スルービア３２１とは異なるアスペクト比のスルービアとした構造にすることができる。
　図７の光検出装置１においては、第２半導体基板２０内の回路占有面積を増大させるとともに、第３半導体基板５０内のスルービア５２１の占有面積を減少させて回路占有面積を増大させることができる。これにより、回路占有面積をさらに増大させることができる。
　なお、第２半導体基板２０に形成されるスルービア２２１の径と、第３半導体基板５０に形成されるスルービア５２１の径との関係であるが、基板の厚みなどにより径の大小関係が変動する場合があるが、スルービア２２１とスルービア５２１の径が、スルービア３２１の径よりも小さくなることに変わりはない。
（製法の例）
　図８，図９は、図７の光検出装置１の構造を形成する工程を含む製造方法の例を示す図である。
　図８のＡ，Ｂに示す工程では、CoW工程により、第１半導体基板１０と貼り合わされた第３半導体基板５０に、第２半導体基板２０が貼り合わされる。第３半導体基板５０には、スルービア５２１が形成されており、スルービア５２１の径は、支持基板３０に形成されるスルービア３２１の径よりも小さい径とされる。
　図８のＣに示す工程では、第２半導体基板２０の裏面側の段差が埋め込まれて平坦化される。図８のＤに示す工程では、第２半導体基板２０の裏面側にスルービア２２１が形成される。スルービア２２１の径は、支持基板３０に形成されるスルービア３２１の径よりも小さい径とされる。
　図９のＥに示す工程では、第２半導体基板２０の裏面側に貼り付けられる支持基板３０が準備される。支持基板３０には、スルービア３２１が予め形成されている。スルービア３２１の径は、スルービア２２１とスルービア５２１の径よりも大きい径とされる。支持基板３０の表面側には、再配線層４０が予め形成されている。
　図９のＦに示す工程では、第１半導体基板１０と第３半導体基板５０と積層された第２半導体基板２０の裏面側と、支持基板３０の表面側とを貼り合わせる。これにより、第２半導体基板２０と支持基板３０との間に、再配線層４０が形成され、第２半導体基板２０の配線と支持基板３０の配線とが電気的に接続される。
　図９のＧに示す工程では、第１半導体基板１０のシリコンが薄肉化される。図９のＨに示す工程では、第１半導体基板１０のシリコン上に、カラーフィルタ１５０及びオンチップマイクロレンズ１６０が形成される。その後、所定の工程を経ることで、図７に示した構造を有する光検出装置１を製造することができる。
　上述の製造方法では、第２半導体基板２０と第３半導体基板５０にスルービアを形成するに際して、基板を貫通する低アスペクト比のスルービアを形成する必要がないため、第２半導体基板２０と第３半導体基板５０に高アスペクト比のスルービアを形成することができる。よって、半導体基板内のスルービアの占有面積を減少させて、回路占有面積を増大させることができる。
　また、図９のＦに示す工程で第２半導体基板２０に支持基板３０を貼り合わせる前に、支持基板３０に再配線層４０とスルービア３２１を予め形成しておくことで、TAT化を実現することができる。
　なお、第１半導体基板１０と第２半導体基板２０との間に、第３半導体基板５０を追加した構造を説明したが、第１半導体基板１０と第２半導体基板２０との間に追加される半導体基板の数は、１つに限らず、２以上であってもよい。すなわち、第２半導体基板２０と支持基板３０との間に、再配線層４０が形成されていれば、半導体基板の積層数が増えても対応可能であり、追加された半導体基板に形成されるスルービアの径を、支持基板３０に形成されるスルービア３２１の径よりも小さくして、回路占有面積を増大させることができる。
＜３．変形例＞
（固体撮像装置の構成）
　光検出装置１は、CIS等のイメージセンサ１００を有する固体撮像装置であるとも言える。イメージセンサ１００は、光電変換素子が形成された半導体基板から見て下層に形成される配線層側(表面側)とは反対側の上層(裏面側)から光を入射させる裏面照射型構造とすることができる。
　本開示を適用した構造(図１又は図７に示した構造)は、CMOS(Complementary Metal Oxide Semiconductor)型のイメージセンサを有する固体撮像装置に限らず、CCD(Charge Coupled Device)型のイメージセンサを有する固体撮像装置に適用することも可能である。また、本開示を適用した構造(図１又は図７に示した構造)は、固体撮像装置等の光検出装置に限らず、半導体装置全般に適用可能である。
（電子機器の構成）
　本開示を適用した光検出装置は、スマートフォン、タブレット型端末、携帯電話機、デジタルスチルカメラ、デジタルビデオカメラなどの電子機器に搭載することができる。図１０は、本開示を適用した光検出装置を搭載した電子機器の構成例を示すブロック図である。
　図１０において、電子機器１０００は、レンズ群を含む光学系１０１１と、図１の光検出装置１に対応した構造を有する光検出素子１０１２と、カメラ信号処理部であるDSP(Digital Signal Processor)１０１３からなる撮像系を有する。電子機器１０００においては、撮像系のほかに、CPU(Central Processing Unit)１０１０、フレームメモリ１０１４、ディスプレイ１０１５、操作系１０１６、補助メモリ１０１７、通信I/F１０１８、及び電源系１０１９がバス１０２０を介して相互に接続された構成となる。
　CPU１０１０は、電子機器１０００の各部の動作を制御する。
　光学系１０１１は、被写体からの入射光(像光)を取り込んで、光検出素子１０１２の光検出面に結像させる。光検出素子１０１２は、光学系１０１１によって光検出面上に結像された入射光の光量を画素単位で電気信号に変換して信号として出力する。DSP１０１３は、光検出素子１０１２から出力される信号に対し、所定の信号処理を行う。
　フレームメモリ１０１４は、撮像系で撮像された静止画又は動画の画像データを一時的に記録する。ディスプレイ１０１５は、液晶ディスプレイや有機ELディスプレイであり、撮像系で撮像された静止画又は動画を表示する。操作系１０１６は、ユーザによる操作に応じて、電子機器１０００が有する様々な機能についての操作指令を発する。
　補助メモリ１０１７は、フラッシュメモリ等の半導体メモリを含む記憶媒体であり、撮像系で撮像された静止画又は動画の画像データを記録する。通信I/F１０１８は、所定の通信方式に対応した通信モジュールを有し、撮像系で撮像された静止画又は動画の画像データを、ネットワークを介して他の機器に送信する。
　電源系１０１９は、CPU１０１０、DSP１０１３、フレームメモリ１０１４、ディスプレイ１０１５、操作系１０１６、補助メモリ１０１７、及び通信I/F１０１８を供給対象として、動作電源となる各種の電源を適宜供給する。
　なお、本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。本明細書に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。
　また、本開示は、以下のような構成をとることができる。
（１）
　それぞれが光電変換素子を含む複数の画素を配列した画素部を有する第１の半導体基板と、
　前記画素部からの信号の処理に必要な信号処理回路を含むロジック部を有する第２の半導体基板と、
　配線が形成される支持基板と
　が積層され、
　前記第２の半導体基板と前記支持基板の配線間の電気的接続は、スルービアを通じて行われ、
　前記第２の半導体基板には、第１のスルービアが形成され、
　前記支持基板には、第２のスルービアが形成され、
　前記第１のスルービアの径は、前記第２のスルービアの径よりも小さくなる
　光検出装置。
（２）
　前記第２の半導体基板と前記支持基板との間に、配線層が形成され、
　前記第２の半導体基板は、前記第１のスルービアを介して前記配線層に電気的に接続され、
　前記支持基板は、前記第２のスルービアを介して前記配線層に電気的に接続される
　前記（１）に記載の光検出装置。
（３）
　前記第１の半導体基板と前記第２の半導体基板との間に、第３の半導体基板が積層される
　前記（１）又は（２）に記載の光検出装置。
（４）
　前記第３の半導体基板には、第３のスルービアが形成され、
　前記第３のスルービアの径は、前記第２のスルービアの径よりも小さくなる
　前記（３）に記載の光検出装置。
（５）
　前記第３の半導体基板は、１又は複数積層される
　前記（３）又は（４）に記載の光検出装置。
（６）
　前記第２の半導体基板と前記支持基板との貼り合わせに際して、前記支持基板には、前記配線層と前記第２のスルービアが予め形成されている
　前記（２）乃至（５）のいずれかに記載の光検出装置。
（７）
　前記第２の半導体基板と前記支持基板との貼り合わせに際して、前記第２の半導体基板に前記配線層が形成される場合に、前記支持基板には、前記第２のスルービアが予め形成されている
　前記（２）乃至（５）のいずれかに記載の光検出装置。
（８）
　前記第２の半導体基板の幅は、前記第１の半導体基板の幅よりも小さい
　前記（１）乃至（７）のいずれかに記載の光検出装置。
（９）
　前記支持基板には、回路素子は形成されていない
　前記（１）乃至（８）のいずれかに記載の光検出装置。
（１０）
　前記配線層は、再配線層である
　前記（２）乃至（９）のいずれかに記載の光検出装置。
（１１）
　それぞれが光電変換素子を含む複数の画素を配列した画素部を有する第１の半導体基板と、
　前記画素部からの信号の処理に必要な信号処理回路を含むロジック部を有する第２の半導体基板と、
　配線が形成される支持基板と
　が積層され、
　前記第２の半導体基板と前記支持基板の配線間の電気的接続は、スルービアを通じて行われ、
　前記第２の半導体基板には、第１のスルービアが形成され、
　前記支持基板には、第２のスルービアが形成され、
　前記第１のスルービアの径は、前記第２のスルービアの径よりも小さくなる
　光検出装置を搭載した電子機器。
　１　光検出装置，　１０　第１半導体基板，　２０　第２半導体基板，　３０　支持基板，　４０　再配線層，　５０　第３半導体基板，　１００　イメージセンサ，　１５０　カラーフィルタ，　１６０　オンチップマイクロレンズ，　２２１　スルービア，　３２１　スルービア，　５２１　スルービア，　１０００　電子機器，　１０１２　光検出素子

Claims (11)

  1. 　それぞれが光電変換素子を含む複数の画素を配列した画素部を有する第１の半導体基板と、
    　前記画素部からの信号の処理に必要な信号処理回路を含むロジック部を有する第２の半導体基板と、
    　配線が形成される支持基板と
    　が積層され、
    　前記第２の半導体基板と前記支持基板の配線間の電気的接続は、スルービアを通じて行われ、
    　前記第２の半導体基板には、第１のスルービアが形成され、
    　前記支持基板には、第２のスルービアが形成され、
    　前記第１のスルービアの径は、前記第２のスルービアの径よりも小さくなる
    　光検出装置。
  2. 　前記第２の半導体基板と前記支持基板との間に、配線層が形成され、
    　前記第２の半導体基板は、前記第１のスルービアを介して前記配線層に電気的に接続され、
    　前記支持基板は、前記第２のスルービアを介して前記配線層に電気的に接続される
    　請求項１に記載の光検出装置。
  3. 　前記第１の半導体基板と前記第２の半導体基板との間に、第３の半導体基板が積層される
    　請求項１に記載の光検出装置。
  4. 　前記第３の半導体基板には、第３のスルービアが形成され、
    　前記第３のスルービアの径は、前記第２のスルービアの径よりも小さくなる
    　請求項３に記載の光検出装置。
  5. 　前記第３の半導体基板は、１又は複数積層される
    　請求項３に記載の光検出装置。
  6. 　前記第２の半導体基板と前記支持基板との貼り合わせに際して、前記支持基板には、前記配線層と前記第２のスルービアが予め形成されている
    　請求項２に記載の光検出装置。
  7. 　前記第２の半導体基板と前記支持基板との貼り合わせに際して、前記第２の半導体基板に前記配線層が形成される場合に、前記支持基板には、前記第２のスルービアが予め形成されている
    　請求項２に記載の光検出装置。
  8. 　前記第２の半導体基板の幅は、前記第１の半導体基板の幅よりも小さい
    　請求項１に記載の光検出装置。
  9. 　前記支持基板には、回路素子は形成されていない
    　請求項１に記載の光検出装置。
  10. 　前記配線層は、再配線層である
    　請求項２に記載の光検出装置。
  11. 　それぞれが光電変換素子を含む複数の画素を配列した画素部を有する第１の半導体基板と、
    　前記画素部からの信号の処理に必要な信号処理回路を含むロジック部を有する第２の半導体基板と、
    　配線が形成される支持基板と
    　が積層され、
    　前記第２の半導体基板と前記支持基板の配線間の電気的接続は、スルービアを通じて行われ、
    　前記第２の半導体基板には、第１のスルービアが形成され、
    　前記支持基板には、第２のスルービアが形成され、
    　前記第１のスルービアの径は、前記第２のスルービアの径よりも小さくなる
    　光検出装置を搭載した電子機器。
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