JP5445159B2 - 半導体装置製造方法及び積層半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 137
- 238000004519 manufacturing process Methods 0.000 title claims description 70
- 239000000758 substrate Substances 0.000 claims description 363
- 238000000034 method Methods 0.000 claims description 70
- 239000002184 metal Substances 0.000 claims description 31
- 229910052751 metal Inorganic materials 0.000 claims description 31
- 239000004020 conductor Substances 0.000 claims description 13
- 239000011347 resin Substances 0.000 claims description 12
- 229920005989 resin Polymers 0.000 claims description 12
- 239000000463 material Substances 0.000 claims description 11
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 230000000149 penetrating effect Effects 0.000 claims description 3
- 238000002347 injection Methods 0.000 claims 1
- 239000007924 injection Substances 0.000 claims 1
- 230000008569 process Effects 0.000 description 42
- 238000010586 diagram Methods 0.000 description 32
- 230000004888 barrier function Effects 0.000 description 13
- 238000005530 etching Methods 0.000 description 7
- 238000001459 lithography Methods 0.000 description 7
- 238000010438 heat treatment Methods 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 238000007772 electroless plating Methods 0.000 description 4
- 229910052737 gold Inorganic materials 0.000 description 4
- 238000000227 grinding Methods 0.000 description 4
- 238000003825 pressing Methods 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 239000000853 adhesive Substances 0.000 description 3
- 230000001070 adhesive effect Effects 0.000 description 3
- 238000007747 plating Methods 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000005489 elastic deformation Effects 0.000 description 2
- 239000013013 elastic material Substances 0.000 description 2
- 239000012777 electrically insulating material Substances 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 239000004593 Epoxy Substances 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910004541 SiN Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000003014 reinforcing effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
- H01L24/92—Specific sequence of method steps
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/9202—Forming additional connectors after the connecting process
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/9205—Intermediate bonding steps, i.e. partial connection of the semiconductor or solid-state body during the connecting process
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
- H01L2225/06544—Design considerations for via connections, e.g. geometry or layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
- H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
Description
本発明は、半導体装置製造方法及び積層半導体装置に関する。
半導体装置の実装面積を拡大することなく、実効的な実装密度を向上させる目的で、各々に素子および回路が形成された半導体基板を複数積層する積層半導体装置が注目されている。積層半導体装置の製造方法としては、特許文献１に記載されているように、回路が形成された半導体基板に接続用バンプを形成して、基板と基板の間をバンプで接続することにより、複数の基板を厚さ方向に積層することが知られている。
しかしながら、確実なバンプ接続を確保することを目的として、適切なバンプ用材料を選択しなければならない上に、バンプの形成に加熱プロセスなどを要するので、製造過程の工程数及び時間を増やさなければならない。
上記課題を解決するために、本発明の第１の態様においては、複数の基板を貼り合わせて積層半導体装置を製造する半導体装置製造方法であって、回路が形成された複数の基板を準備する準備ステップと、複数の基板のうちの一の基板に凹部を形成する凹部形成ステップと、一の基板を複数の基板のうちの他の基板に重ね合わせる重ね合わせステップと、重ね合わせステップの後に、一の基板の凹部に導電性材料を導入することにより、一の基板の回路と他の基板の回路との間の電気的な導通路を形成する導通形成ステップとを備える半導体装置製造方法が提供される。
本発明の第２の態様においては、上記半導体装置製造方法により製造される積層半導体装置が提供される。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、複数の基板を貼り合わせて積層半導体装置を製造する半導体装置製造方法の一実施形態のフローチャートを示す。本半導体装置製造方法は、回路が形成された複数の基板を準備するステップＳ０１０と、基板に凹部を形成するステップＳ０２０と、基板の凹部を貫通孔に加工するステップＳ０３０と、複数の基板を重ね合わせるステップＳ０４０と、電気的な導通路を形成するステップＳ０５０と、複数基板の間に樹脂を注入するステップＳ０６０と、貼り合わせた基板を個片化するステップＳ０７０とを備える。図２から図１２は、本半導体装置製造方法により半導体装置を製造する各過程を示す概念図である。以下図面を用いて本半導体装置製造方法を説明する。
図２は、電子回路が形成された基板１００を概念的に示す平面図であり、図３は基板１００の断面図である。ステップＳ０１０において、このように電子回路が形成された基板を複数準備する。図２の基板１００は円盤状であり、少なくとも一方の面に、電気回路が二次元的に周期的に形成されている。基板１００は、ウェハ１０２と、回路１１０を含む。回路１１０は、電子素子１０４と、プラグ１０６と、配線１０８と、電極１１２と、絶縁層１１４とを含む。これら、電子素子１０４、プラグ１０６、配線１０８、電極１１２および絶縁層１１４は、リソグラフィ、エッチング等の半導体プロセスにより形成される。
ウェハ１０２は、電子素子を形成する基板であって、搬送等に対して十分な機械的強度を有する。ウェハ１０２は、Ｓｉ基板、ＳＯＩ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）基板、Ｇｅ基板、ＧＯＩ（ｇｅｒｍａｎｉｕｍ−ｏｎ−ｉｎｓｕｌａｔｏｒ）基板等であってもよく、ＧａＡｓ等の化合物半導体基板であってよい。さらに、ウェハ１０２は、例えば単結晶基板である。
電子素子１０４は、基板１００の電気回路を形成する。図３には、電子素子１０４の一例として、電界効果トランジスタを概略的に示したが、電界効果トランジスタに限られず、抵抗等の他の電子素子あってもよい。
配線１０８は、電子素子と電子素子との間を接続する電気的な導通路である。図３に示されるように、配線１０８は、多層に形成されてよい。配線１０８は、導電性材料により形成される。
プラグ１０６は、電子素子１０４と配線１０８との間、又は異なる配線層間の配線１０８を接続する電気的な導通路である。プラグ１０６は、導電性材料により形成される。
電極１１２は、当該基板１００に対して他の基板が積層される場合に、それらの基板の間の電気的な導通を確保する。電極１１２は、基板１００の表面（図３においては基板１００の上の面）より突出するように形成される。例えば、電極１１２は、基板１００の表面より数μｍ高く形成される。電極１１２は、導電性材料により形成される。電極１１２の材料として、Ａｌ、Ｃｕ又はＷ等が例示できる。
絶縁層１１４は、電子素子と配線との間、電子素子と電子素子との間、又は異なる配線層の間の電気的な絶縁を確保する。絶縁層１１４は、配線層に合わせて多層に形成されてよい。絶縁層１１４は、電気絶縁材料により形成される。絶縁層１１４の材料として、ＳｉＯ２、Ａｌ２Ｏ３、ＳｉＮ、Ｓｉ３Ｎ４等が例示できる。
図４は、基板１００に重ね合わされる他の基板３００の断面を概念的に示す。基板３００は、図２に示す基板１００と同様に、円盤状であり、少なくとも一方の面に、電気回路が二次元的に周期的に形成されている。基板３００も基板１００と同様に、ウェハ３０２と、回路３１０を含む。回路３１０は、電子素子３０４と、プラグ３０６と、配線３０８と、電極３１２と、金属層３１４と、絶縁膜３１６と、絶縁層３１８とを含む。ウェハ３０２、電子素子３０４、プラグ３０６、配線３０８及び電極３１２は、それぞれ基板１００のウェハ１０２、電子素子１０４、プラグ１０６、配線１０８及び電極１１２と同様の構成および作用を有するので説明を省略する。
金属層３１４は、電極３１２の上に形成され、基板３００に積層される基板１００との電気的接続をより確実にする。金属層３１４は、電気伝導率の高い金属、例えばＡｕ、Ａｕ／Ｉｎ、Ｃｕ、Ａｌ等により形成される。金属層３１４は、省かれてもよい。
図５から図７は、基板１００に凹部１２０が形成されるステップ（Ｓ０２０）を示す概略断面図である。図５に示すように、凹部１２０が形成されるべき位置に開口が設けられたレジストパターン１１６を、リソグラフィにより基板１００の表面に形成する。その後、選択エッチング等により凹部１２０を形成する。また、凹部１２０は、基板１００作成する過程において形成されても良い。
図６に示すように、基板１００の表面には絶縁膜１２２が成膜される。絶縁膜１２２は、電気絶縁材料により形成される。絶縁膜１２２の材料として、ＳｉＯ２、ＳｉＮ、Ｓｉ３Ｎ４等が例示できる。絶縁膜１２２の成膜方法としては、スパッタ、ＣＶＤ又は熱酸化等が挙げられる。
図７に示すように、リソグラフィ及びエッチングにより、不要な絶縁膜１２２が除去されて、凹部１２０の表面だけが絶縁膜１２２に覆われた凹部１３０が形成される。これにより絶縁膜１２２に覆われた凹部１３０を有する基板１４０が得られる。絶縁膜１２２は、凹部１３０の内部に形成する導通路からの電流リークを防止することができる。
図７に示す状態において、凹部１３０は基板１４０を貫通していない。なお、図５から図７においては電子回路が形成された基板１００を準備し、当該基板１００に凹部１２０、１３０を形成した例を説明した。ただし、凹部１２０の形成のタイミングはこれに限られず、基板１００の電子回路を形成する半導体プロセスにおいて凹部１２０、１３０を同時に形成してもよい。
図８および図９は、基板１４０の凹部１３０が貫通孔２０２に加工されるステップ（Ｓ０３０）を示す概略断面図である。ステップＳ０３０において、基板１４０が薄化されることにより、ステップＳ０２０で形成された基板１４０を貫通していない凹部１３０が貫通孔２０２に加工される。
図８に示すように、基板１４０の表面に支持基板１５０を貼り合せる。支持基板１５０は、後続の基板１４０の薄化プロセスにおいて、基板１４０が破壊しないように基板１４０を補強する。支持基板１５０は、基板１４０を補強するのに十分な強度を有する。例えば、支持基板１５０の材料としては、シリコン等の半導体、ガラス、セラミックス等が挙げられる。この場合に、支持基板１５０の表面に接着剤を塗布して、基板１４０を貼り合せる。接着剤に代えて、分子間力又は静電気力等により支持基板１５０を基板１４０に貼付してもよい。
図９に示すように、グラインド、ＣＭＰ等の方法により、基板１４０を裏面から薄化して、上記の凹部１３０を貫通孔２０２に加工する。例えば、８インチ径で厚さ７０５μｍまたは１２インチ径で厚さ７７５μｍの基板１４０を、厚さ５０μｍに薄化する。これにより、貫通孔２０２を有する基板２００が得られる。積層半導体装置を形成する基板の厚さを薄くすることにより、積層半導体装置を小型化することができる。さらに、薄化により凹部１３０を貫通孔２０２に加工するので、厚い状態の基板１００に深い貫通孔を形成するのに比べて、加工時間を短縮することができる。
図１０は、複数の基板を重ね合わせるステップ（Ｓ０４０）を示す概略断面図である。ステップＳ０４０において、基板３００と基板２００とが重ね合わされる。重ね合わせは、別途設けられるアライナーにより、基板３００の金属層３１４と基板２００の貫通孔２０２との位置が合うように、精密に基板３００と基板２００の位置合せがされてから、基板３００と基板２００とが重ね合わせされる。基板３００は、製造された積層半導体装置の全体の強度を確保するべく、薄化しなくてよい。さらに、基板３００と基板２００を加熱して接合してもよく、加圧して接合してもよく、又は加熱及び加圧して接合してもよい。基板３００と基板２００とを重ね合わせた後に、基板２００から支持基板１５０が除去される。
図１１は、基板３００上に、複数の基板２００、２１０、２２０が重ね合わされた状態を示す。図１１に示すように、それぞれの基板２００、２１０、２２０における貫通孔２０２の位置が合うように、基板２００の上に基板２１０を重ね合わせて、更にその上に基板２２０を重ね合わせる。即ち、重ね合わせステップＳ０４０を繰り返して、基板３００に基板２００、基板２１０及び基板２２０等を複数重ね合わせる。
図１１には、４枚の基板を重ね合わせた例が示されているが、重ね合わせる基板の枚数を限定されない。また、図１１には、基板２１０及び基板２２０を基板２００と同じ電子回路構造を有する基板として表示したが、基板２１０及び基板２２０は基板２００と異なる電子回路を有しても良い。
図１２は、複数の基板２００等の間の電気的な導通路３３２を形成するステップ（Ｓ０５０）を示す概略断面図である。ステップＳ０５０において、前のステップで位置合せされた基板２００、基板２１０及び基板２２０の貫通孔２０２に導電性材料を導入することにより、導通路３３２を形成する。導通路３３２は、基板２００、基板２１０、基板２２０及び基板３００の電子回路の間の電気的な導通を形成する。
導通路３３２の材料として、Ｃｕ、Ａｕ、Ａｇ、Ａｌ又はＷ等が挙げられる。導通路３３２は、スパッタ、メッキ、ＣＶＤ等の方法により形成される。例えば、無電解メッキ法によりＣｕの導通路３３２を形成する。この場合、基板２００、２１０、２２０は、それぞれの電極１１２によって導通路３３２と導通するとともに、基板３００は金属層３１４を通じて導通路３３２と導通する。よって、基板２００、２１０、２２０、３００は、導通路３３２を介して互いに電気的に接続される。以上のステップにより、積層基板３４０が形成できる。
さらに、積層基板３４０の間隙３２２及び間隙３２４に樹脂が注入される（Ｓ０６０）。例えばエポキシ系絶縁性接着剤等の樹脂等が注入される。これにより、基板３００と基板２００とを貼り合わせの強度を高めることができる。なお、ステップＳ０６０において樹脂を注入するのに代えて、ステップＳ０４０で基板が重ね合わされる毎に、樹脂を注入してもよい。樹脂を注入することにより、積層半導体装置の強度を補強することができる。なお、絶縁樹脂を注入することにより、基板の間の予想外の電気導通を防ぐことができる。樹脂等を注入することに代えて、基板３００と基板２００との間の分子間力等により、貼り合わせの強度を確保してもよい。
さらに、積層基板３４０を電子回路毎に個片化する（Ｓ０７０）。ステップＳ０７０において、ダイシング等により積層基板３４０をチップごとに個片化して、パッケージする。これにより、積層半導体装置が製造される。
ここで、図３に示すように、電極１１２は基板１００の表面より高く設けられている。よって、図１２に示すように、電極１１２は、その高くなった部分により導通路３３２に接続できるだけでなく、無電解メッキの過程において、貫通孔２０２の周囲を囲う堰部を形成する。これにより、基板の間の間隙３２４に不必要にメッキ層が広がることを防ぐこともできる。
上記の実施形態において、基板の凹部を貫通孔に加工するステップＳ０３０が、複数の基板を重ね合わせるステップＳ０４０の前にある例を挙げたが、当該ステップＳ０３０は、ステップＳ０４０の後であってもよい。例えば、基板１４０の表面（図７）と基板３００（図４）の表面とを重ね合わせて、即ち、基板１４０における凹部１３０の開口部を基板３００の金属層３１４に位置合わせして重ね合わせてから、グラインド、ＣＭＰ等の方法により基板１４０の裏面から薄化して、凹部１３０を貫通孔２０２に加工することもできる。
ステップＳ０２０において、一気に基板１００を貫通する貫通孔２０２を形成してもよい。更に貫通孔２０２を形成した後、グラインド、ＣＭＰ等の方法により基板１００を薄化してもよい。また、基板１００の薄化後に貫通孔２０２を形成してもよい。更に薄化加工は複数の基板を重ね合わせるステップＳ０４０前にしてもよくその後にしてもよい。
ステップＳ０４０において、基板２００、基板２１０及び基板２２０の貫通孔２０２は互いが完全に重なっていなくてもよく、部分的に重なってもよい。ステップＳ０５０において、重ね合せられた基板の間に十分に電気的な導通が確保できる導通路３３２が形成できる程度の重なりがあればよい。この場合には、基板２００、２１０、２２０の貫通孔２０２の位置を完全に合わせるのに要する時間を短縮することができる。
上記実施形態では、ステップＳ０４０において、基板３００に貼り合せる予定の基板２００、基板２１０及び基板２２０を全て重ね合わせてから、電気的な導通路３３２を形成するステップＳ０５０において、一気に導通路３３２を形成する例を挙げた。これに代えて、ステップＳ０４０及びステップＳ０５０を順に繰り返すことにより、導通路３３２を形成してもよい。
図１３から図１５は、ステップＳ０４０及びステップＳ０５０を順に繰り返すことにより、導通路を形成する方法を示す概略断面図である。まず図１３に示すように、複数の基板を重ね合わせるステップＳ０４０において基板３５０に基板２３０を重ね合わせてから、電気的な導通路を形成するステップＳ０５０において、まず基板２３０の貫通孔２３２に導通路３３４を形成する。次に、図１４に示すように、基板２００を重ね合わせて、基板２００の貫通孔２０２に導通路３３６を形成する。更に、図１５に示すように、基板２４０を重ね合わせて、基板２４０の貫通孔２４２に導通路３３８を形成して、積層基板３６０が得られる。
基板２３０及び基板２４０は、前述の基板２００の製造方法により製造してよい。基板３５０は、前述の基板３００の製造方法により製造してよい。このようにステップＳ０４０及びステップＳ０５０を順に繰り返すことにより導通路を形成すると、基板３５０に基板を一枚重ね合わせる都度に導通路を形成するので、上下の基板の貫通孔がすべて繋がらなくてもよい。よって、積層半導体装置の設計の自由度が高くなる。
図１６から図２４を用いて、バリアメタル層を形成する方法を示す概略断面図である。上述の実施形態において、基板に凹部を形成するステップＳ０２０と複数の基板を重ね合わせるステップＳ０４０との間に、バリアメタル層を形成するステップを更に備えてよい。
この場合にまず、図１６に示すように、ステップＳ０１０において、回路が形成された基板４００を準備する。図１６は、基板４００を概念的に示す断面図である。基板４００は、ウェハ４０２と、電子素子４０４と、プラグ４０６と、配線４０８と、電極４１２と、絶縁層４１４とを含む。ウェハ４０２、電子素子４０４、プラグ４０６、配線４０８、電極４１２及び絶縁層４１４は、それぞれ基板１００のウェハ１０２、電子素子１０４、プラグ１０６、配線１０８、電極１１２および絶縁層１１４と同一の構成および作用を有するので、説明を省略する。
図１７に示すように、ステップＳ０２０において、リソグラフィにより、凹部４２０が形成される位置に開口が設けられたレジストパターン４１６を基板４００の表面に形成する。その後選択エッチング等により凹部４２０を形成する。更に、図１８に示すように、凹部４２０の表面に絶縁膜４２２を成膜して、凹部４３０を有する基板４４０を形成する。絶縁膜４２２の形成は、図６と図７において説明した方法により形成できる。
次に、図１９に示すように、基板４４０の表面（図１９においては上の面）にバリアメタル層４４２を生成する。バリアメタル層４４２は、後続ステップにおいて形成される導通路の金属が絶縁膜４２２及び基板４４０に拡散して、基板４４０の電気的特性を劣化させることを防ぐことができる。バリアメタル層４４２の材料としては、ＴｉＮ、ＴａＮ等が例示できる。バリアメタル層４４２は、スパッタ、ＣＶＤ等の方法により形成できる。
さらに、図２０に示すように、リソグラフィによりレジストパターン４５２を生成し、図２１に示すように、エッチング等の方法により不要のバリアメタル層４４２を除去する。これにより、基板４６０が得られる。残されたバリアメタル層４４２は、基板４６０の表面にある電極４６２と凹部４５０の表面にあるバリアメタル４６４に分けられる。バリアメタル４６４は、上述のように、後続ステップにおいて形成される導通路金属の拡散を抑制するバリアメタルの役割を果たす。一方、電極４６２は、電極４１２と繋いで他の基板と電気的に接続する電極の役割を果たす。
図２２に示すように、ステップＳ０３０において、基板４６０の表面に支持基板４７０を貼り合せてから、グラインド、ＣＭＰ等の方法により、基板４６０を裏面から薄化して、凹部４５０を貫通孔５０２に加工して、基板５００を形成する。
図２３に示すように、ステップＳ０４０において、基板３００に順次基板５００、基板５１０及び基板５２０を重ね合わせる。図２４に示すように、ステップＳ０５０において、貫通孔５０２に導電性材料を導入することにより、導通路５５０を形成する。以上のステップにより、積層基板５６０が形成できる。更に、基板の間の間隙に樹脂を注入して（Ｓ０６０）、積層基板５６０を個片化して（Ｓ０７０）、パッケージすることで積層半導体装置を得ることができる。
図２５から図３３は、積層半導体装置を製造する半導体装置製造方法の他の実施形態を示す。この実施形態は、基本的に図１のフローチャートに示した各ステップにより実施できるが、基板凹部を貫通孔に加工するステップＳ０３０が不要である。以下、図面を用いてこの半導体装置製造方法の実施形態を説明する。この場合に、まず、ステップＳ０１０において、図２５および図２６に示す基板６００及び基板７００が準備される。
図２５に示すように、基板６００は、ウェハ６０２と、回路６１０を含む。回路６１０は、電子素子６０４と、プラグ６０６と、配線６０８と、電極６１２と、金属層６１４と、絶縁膜６１６と、絶縁層６１８とを含む。ウェハ６０２、電子素子６０４、プラグ６０６、配線６０８、電極６１２、金属層６１４、絶縁膜６１６及び絶縁層６１８は、それぞれウェハ３０２、電子素子３０４、プラグ３０６、配線３０８、電極３１２、金属層３１４、絶縁膜３１６及び絶縁層３１８と同一の構成および作用を有するので説明を省略する。
図２６に示すように、基板７００は、ウェハ７０２と、回路７１０を含む。回路７１０は、電子素子７０４と、プラグ７０６と、配線７０８と、電極７１２と、絶縁層７１４と、レジストパターン７１６とを含む。ウェハ７０２、電子素子７０４、プラグ７０６、配線７０８、電極７１２及び絶縁層７１４は、それぞれウェハ１０２、電子素子１０４、プラグ１０６、配線１０８、電極１１２及び絶縁層１１４と同一の構成及び作用を有するので、説明を省略する。レジストパターン７１６は、電極７１２を形成する段階で設けられるが、後続のプロセスにおいて基板７００を補強する効果もたせるべく、残してよい。
図２７に示すように、ステップＳ０２０において、基板７００の表面に支持基板７２０が貼り合わされる。支持基板７２０は、前述の支持基板１５０と同じく、後続の基板７００の薄化プロセスにおいて、基板７００が破壊しないように基板７００を補強する。支持基板７２０は、支持基板１５０と同じ材料の基板であってよく、同じ方法により基板７００に貼付されて良い。
図２８に示すように、ＣＭＰ等の方法により、基板７００が裏面から薄化される。例えば、厚さ７７５μｍ（または７０５μｍ）から厚さ５０μｍに加工する。薄化後、基板７００の裏面から電極７１２まで届く凹部７３２を形成する。凹部７３２は、リソグラフィにより薄化された基板７００の裏面に、凹部７３２が形成される位置に開口が設けられたレジストパターンを設けてから、選択エッチング等により形成できる。以上のプロセスにより、薄化されて且つ凹部７３２を有する基板７３０が得られる。図１から図２４に示す実施形態と異なり、本実施形態において、凹部７３２が基板７３０の裏面に形成され、且つ、凹部７３２は基板７３０を貫通しない。
図２９に示すように、凹部７３２の周辺に絶縁膜７４２が成膜される。絶縁膜７４２は、図６及び図７に示す絶縁膜１２２に対応し、絶縁膜１２２と同じ材料を用いて、同じ方法により形成することができる。例えば、絶縁膜１２２と同様に、スパッタ、ＣＶＤ又は熱酸化等の方法により、絶縁膜７４２を形成する。高温プロセスにより絶縁膜７４２を形成する場合には、事前にレジストパターン７１６を除去する。
リソグラフィ及びエッチングにより、電極７１２と接する凹部の上の部分の絶縁膜７４２を除去して、周辺だけが絶縁膜７４２により覆われる凹部７４４が形成される。これにより、基板７４０が得られる。
図３０に示すように、ステップＳ０４０において、基板６００に基板７４０が重ね合わされる。基板６００は、製造する積層半導体装置の全体の強度を確保する基板として、基板７４０のように薄化されない。図１０に示した場合と異なり、本実施形態では、重ね合わせにより、金属層６１４が凹部７４４を完全に塞がず、一定の隙間７４６を残すことが特徴である。重ね合わせは、別途設けられるアライナーにより、基板６００と基板７４０を精密に位置合せしてから行われる。さらに、基板６００と基板７４０を一定の温度に加熱して接合してもよく、一定の圧力に加圧して接合してもよく、又は加熱及び加圧して接合してもよい。
図３１に示すように、ステップＳ０５０において、隙間７４６から凹部７４４に導電性材料を導入することにより、導通路７４８が形成される。導通路７４８は、基板６００及び基板７４０の電子回路の間の電気的な導通を形成する。
導通路７４８の材料として、Ｃｕ、Ａｕ、Ａｇ、Ａｌ又はＷ等が例示できる。導通路７４８は、メッキ、ＣＶＤ等の方法により形成することができる。例えば、無電解メッキ法によりＣｕの導通路７４８を形成する。また、図３０に示す支持基板７２０が導電材料であれば、支持基板７２０を通じて電極７１２を陰極に接続して、電解メッキ法を用いても導通路７４８を形成することができる。導通路７４８を形成した後、支持基板７２０とレジストパターン７１６を除去する。なお、凹部７４４は絶縁膜７４２に覆われているので、導通路７４８から基板７４０へのリーク電流が抑制される。
図３２に示すように、基板７４０の上にさらに、基板７５０を重ね合わせる。基板７５０は、上述した基板７４０を形成する方法により用意することができる。ここでも、後続のプロセスで導通路を形成する目的に、凹部７５２と電極７１２との間に隙間７５４を残す。
図３３に示すように、無電解メッキ又は電解メッキにより凹部７５２に導通路７６２を形成する。レジストパターン７５６と支持基板７５８を除去すると、積層基板８００が得られる。目的に応じて、複数の基板を重ね合わせるステップＳ０４０と電気的な導通路を形成するステップＳ０５０を繰り返すことにより、更に多くの基板を積層することができる。なお、基板の間の間隙に樹脂を注入して（Ｓ０６０）、積層基板８００を個片化して（Ｓ０７０）、パッケージすることで積層半導体装置が得られる。
上述の実施形態において、支持基板１５０、４７０、７２０、７５８は、弾性材料で形成されてもよい。この場合には、支持基板１５０等が基板２００等を支持する場合に、基板２００等に発生したひずみが是正できる方向に当該弾性材料に一定の弾性変形を与えながら基板２００等と支持基板１５０等と貼り合せることにより、その弾性変形の回復により、基板２００等のひずみを直すことができる。
上述の実施形態により説明した積層半導体装置の製造方法は、回路が形成された基板を貼り合せるためのバンプが不要であり、バンプ形成のプロセスを省くことができる。また、複数の基板を貼り合わせた後に、複数の基板を貫通するビアホールを形成して、導通路を設ける方法に比して、上述の実施形態においては、基板を重ね合わせる前に、各基板に凹部又は貫通孔を形成するので、凹部又は貫通孔の形成が容易である。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１００ 基板、１０２ ウェハ、１０４ 電子素子、１０６ プラグ、１０８ 配線、１１０ 回路、１１２ 電極、１１４ 絶縁層、１１６ レジストパターン、１２０ 凹部、１２２ 絶縁膜、１３０ 凹部、１４０ 基板、１５０ 支持基板、２００ 基板、２０２ 貫通孔、２１０ 基板、２２０ 基板、２３０ 基板、２３２ 貫通孔、２４０ 基板、２４２ 貫通孔、３００ 基板、３０２ ウェハ、３０４ 電子素子、３０６ プラグ、３０８ 配線、３１０ 回路、３１２ 電極、３１４ 金属層、３１６ 絶縁膜、３１８ 絶縁層、３２２ 間隙、３２４ 間隙、３３２ 導通路、３３４ 導通路、３３６ 導通路、３３８ 導通路、３４０ 積層基板、３５０ 基板、３６０ 積層基板、４００ 基板、４０２ ウェハ、４０４ 電子素子、４０６ プラグ、４０８ 配線、４１２ 電極、４１４ 絶縁層、４１６ レジストパターン、４２０ 凹部、４２２ 絶縁膜、４３０ 凹部、４４０ 基板、４４２ バリアメタル層、４５０ 凹部、４５２ レジストパターン、４６０ 基板、４６２ 電極、４６４ バリアメタル、４７０ 支持基板、５００ 基板、５０２ 貫通孔、５１０ 基板、５２０ 基板、５５０ 導通路、５６０ 積層基板、６００ 基板、６０２ ウェハ、６０４ 電子素子、６０６ プラグ、６０８ 配線、６１０ 回路、６１２ 電極、６１４ 金属層、６１６ 絶縁膜、６１８ 絶縁層、７００ 基板、７０２ ウェハ、７０４ 電子素子、７０６ プラグ、７０８ 配線、７１０ 回路、７１２ 電極、７１４ 絶縁層、７１６ レジストパターン、７２０ 支持基板、７３０ 基板、７３２ 凹部、７４０ 基板、７４２ 絶縁膜、７４４ 凹部、７４６ 隙間、７４８ 導通路、７５０ 基板、７５２ 凹部、７５４ 隙間、７５６ レジストパターン、７５８ 支持基板、７６２ 導通路、８００ 積層基板
Claims (21)
- それぞれに回路が形成された第１の半導体基板および第２の半導体基板を互いに貼り合わせて積層半導体装置を製造する半導体装置製造方法であって、
前記第１の半導体基板の表面から突出する電極を形成し、前記電極を貫通する凹部を形成することで、前記第１の半導体基板の前記表面における前記凹部の周囲を囲う堰部を形成する凹部形成ステップと、
前記第１の半導体基板の前記凹部を前記第２の半導体基板に対向させて前記第１の半導体基板と前記第２の半導体基板とを互いに重ね合わせる重ね合わせステップと、
前記重ね合わせステップの後に、前記第１の半導体基板の前記凹部に導電性材料を導入することにより、前記第１の半導体基板の前記回路と前記第２の半導体基板の前記回路との間を電気的に導通させる導通路を形成する導通形成ステップと
を備える半導体装置製造方法。 - 前記重ね合わせステップでは、前記第２の半導体基板に形成され前記回路に接続された金属層と前記凹部とを互いに位置合わせし、
前記導通形成ステップでは、前記導電性材料を前記金属層に接続することにより前記第１の半導体基板の前記回路と前記第２の半導体基板の前記回路との間を電気的に導通させる請求項１に記載の半導体装置製造方法。 - 前記導通形成ステップの前において、前記凹部を、前記第１の半導体基板を貫通する貫通孔に加工する貫通孔加工ステップをさらに備える請求項１または２に記載の半導体装置製造方法。
- 前記凹部形成ステップは、前記第１の半導体基板を貫通しない前記凹部を形成し、
前記貫通孔加工ステップは、前記第１の半導体基板を薄化することにより前記凹部を前記貫通孔に加工する請求項３に記載の半導体装置製造方法。 - 前記凹部形成ステップは、前記凹部として、前記第１の半導体基板を貫通する貫通孔を形成する請求項１または２に記載の半導体装置製造方法。
- 前記重ね合わせステップを繰り返すことにより複数の前記第１の半導体基板を前記第２の半導体基板に重ね合わせた後に、前記導通形成ステップにおいて、前記複数の第１の半導体基板の前記貫通孔に導電性材料を導入することにより、複数の前記第１の半導体基板の前記回路および前記第２の半導体基板の前記回路との間の電気的な導通路を形成する請求項３から５のいずれか一項に記載の半導体装置製造方法。
- 前記重ね合わせステップにおいて、複数の前記第１の半導体基板の前記貫通孔が互いに少なくとも部分的に重なる請求項６に記載の半導体装置製造方法。
- 前記重ね合わせステップおよび前記導通形成ステップを順に繰り返すことにより、複数の前記第１の半導体基板の前記回路および前記第２の半導体基板の前記回路との間の電気的な導通路を形成する請求項２から５のいずれか一項に記載の半導体装置製造方法。
- 前記凹部形成ステップでは、前記第１の半導体基板に第１の凹部を形成し、前記第２の半導体基板に第２の凹部を形成し、
前記重ね合わせステップでは、前記第１の凹部と前記第２の凹部とを互いに位置合わせして前記第１の半導体基板および前記第２の半導体基板を互いに重ね合わせ、
前記導通形成ステップでは、前記第１の凹部と前記第２の凹部にそれぞれ前記導電性材料を導入することにより、前記第１の半導体基板の前記回路と前記第２の半導体基板の前記回路との間を電気的に導通させる請求項１または請求項３から５のいずれか一項に記載の半導体装置製造方法。 - 前記第１の半導体基板の前記回路が有する複数の配線のうち前記導通路が接続された配線とは別の配線に接続された他の電極を形成する形成ステップを有し、
前記凹部形成ステップでは、前記他の電極に対応する位置で前記第２の半導体基板に第３の凹部を形成し、
前記導通形成ステップでは、前記第１の凹部、前記第２の凹部および前記第３の凹部のそれぞれに前記導電性材料を導入する請求項９に記載の半導体装置製造方法。 - 前記導通形成ステップにおいて、前記凹部は前記第１の半導体基板を貫通していない請求項１に記載の半導体装置製造方法。
- 前記凹部形成ステップは、前記凹部における前記第２の半導体基板と接合されるのと反対側に露出する導電部を形成するステップを有する請求項１１に記載の半導体装置製造方法。
- 前記重ね合わせステップにおいて、前記第２の半導体基板と前記凹部とは隙間を有し、
前記導通形成ステップにおいて、前記隙間から前記導電性材料を導入する請求項１１または１２に記載の半導体装置製造方法。 - 前記重ね合わせステップの後に、前記第１の半導体基板と前記第２の半導体基板とを直接貼り合わせる貼り合わせステップを有する請求項１から１３のいずれか一項に記載の半導体装置製造方法。
- 前記貼り合わせステップでは、分子間力により前記第１の半導体基板と前記第２の半導体基板とを直接貼り合わせる請求項１４に記載の半導体装置製造方法。
- 前記導通路の形成により互いに接続された前記第１の半導体基板と前記第２の半導体基板との間の接合強度を向上させる強度向上ステップを有する請求項１から１５のいずれか一項に記載の半導体装置製造方法。
- 前記強度向上ステップは、前記第１の半導体基板と前記第２の半導体基板との間に樹脂を注入する樹脂注入ステップを有する請求項１６に記載の半導体装置製造方法。
- 複数の半導体基板を個片化する個片化ステップをさらに備える請求項１から１７のいずれか一項に記載の半導体装置製造方法。
- 少なくとも前記第１の半導体基板を保持部材で保持する保持ステップをさらに備える請求項１から１８のいずれか一項に記載の半導体装置製造方法。
- 前記保持部材は弾性を有し、
前記保持ステップにおいて、前記保持部材により前記第１の半導体基板のひずみを直して保持する請求項１９に記載の半導体装置製造方法。 - 請求項１から２０のいずれか一項に記載の半導体装置製造方法で製造された積層半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010008444A JP5445159B2 (ja) | 2010-01-18 | 2010-01-18 | 半導体装置製造方法及び積層半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010008444A JP5445159B2 (ja) | 2010-01-18 | 2010-01-18 | 半導体装置製造方法及び積層半導体装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2011146655A JP2011146655A (ja) | 2011-07-28 |
| JP2011146655A5 JP2011146655A5 (ja) | 2013-03-28 |
| JP5445159B2 true JP5445159B2 (ja) | 2014-03-19 |
Family
ID=44461213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010008444A Active JP5445159B2 (ja) | 2010-01-18 | 2010-01-18 | 半導体装置製造方法及び積層半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5445159B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10090352B2 (en) | 2012-05-31 | 2018-10-02 | Canon Kabushiki Kaisha | Manufacturing method for semiconductor device and semiconductor device |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6128787B2 (ja) | 2012-09-28 | 2017-05-17 | キヤノン株式会社 | 半導体装置 |
| JP6393036B2 (ja) * | 2013-12-19 | 2018-09-19 | 国立大学法人東京工業大学 | 半導体装置及びその製造方法 |
| WO2020035898A1 (ja) * | 2018-08-13 | 2020-02-20 | ウルトラメモリ株式会社 | 半導体モジュール及びその製造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH063837B2 (ja) * | 1987-03-03 | 1994-01-12 | シャープ株式会社 | 三次元半導体集積回路の製造方法 |
| JP3726579B2 (ja) * | 1999-08-20 | 2005-12-14 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
| JP3775129B2 (ja) * | 1999-09-21 | 2006-05-17 | セイコーエプソン株式会社 | 半導体チップの接続方法 |
| JP3731420B2 (ja) * | 1999-12-17 | 2006-01-05 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| JP3567377B2 (ja) * | 2002-01-09 | 2004-09-22 | 独立行政法人 科学技術振興機構 | 半導体集積回路装置の製造方法 |
| JP2005197339A (ja) * | 2004-01-05 | 2005-07-21 | Seiko Epson Corp | 半導体装置の製造方法及び半導体装置 |
| JP2006287211A (ja) * | 2005-03-08 | 2006-10-19 | Sharp Corp | 半導体装置、積層半導体装置およびそれらの製造方法 |
| DE102006035864B4 (de) * | 2006-08-01 | 2014-03-27 | Qimonda Ag | Verfahren zur Herstellung einer elektrischen Durchkontaktierung |
-
2010
- 2010-01-18 JP JP2010008444A patent/JP5445159B2/ja active Active
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| US10090352B2 (en) | 2012-05-31 | 2018-10-02 | Canon Kabushiki Kaisha | Manufacturing method for semiconductor device and semiconductor device |
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| Publication number | Publication date |
|---|---|
| JP2011146655A (ja) | 2011-07-28 |
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| Date | Code | Title | Description |
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| A621 | Written request for application examination |
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|
| A521 | Request for written amendment filed |
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| A131 | Notification of reasons for refusal |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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| R250 | Receipt of annual fees |
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|
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