JP2005197339A - 半導体装置の製造方法及び半導体装置 - Google Patents
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Abstract
【課題】 高密度実装を図るために半導体チップを積層する三次元実装技術において、接合強度に優れ、電気的接続の信頼性が高い半導体装置の製造方法、およびその方法により製造された半導体装置を提供することを目的としている。
【解決手段】 半導体装置の製造方法は、貫通孔が形成された複数の半導体基板を、それぞれ前記貫通孔が連通するように位置合わせした状態で、絶縁層を介して積層する工程と、導電性材料を最上層の前記半導体基板の貫通孔上部に配置する工程と、前記導電性材料を流動化させて前記貫通孔に流し込み、前記複数の半導体基板間の電気的接続を図る工程とを含む。
【選択図】 図1
【解決手段】 半導体装置の製造方法は、貫通孔が形成された複数の半導体基板を、それぞれ前記貫通孔が連通するように位置合わせした状態で、絶縁層を介して積層する工程と、導電性材料を最上層の前記半導体基板の貫通孔上部に配置する工程と、前記導電性材料を流動化させて前記貫通孔に流し込み、前記複数の半導体基板間の電気的接続を図る工程とを含む。
【選択図】 図1
Description
本発明は、半導体装置の製造方法及び半導体装置に関し、特に三次元実装技術に好適な半導体装置の製造方法に関するものである。
携帯電話機、ノート型パーソナルコンピュータ、PDAなどの携帯型の電子機器では、小型、薄型化や軽量化の要求に伴い、内部に設けられている半導体チップなどの各種電子部品の小型化が図られている。例えば半導体チップにおいては、そのパッケージング方法が工夫され、現在ではCSP(Chip Scale Package)と言われる超小型のパッケージングが提供されている。このCSP技術を用いて製造された半導体チップは、実装面積が半導体チップの面積と同程度となるため、高密度実装を実現している。
さて、前記電子機器では、今後益々小型化及び多機能化が求められる傾向にあることから、半導体チップの実装密度をさらに高めていく必要がある。かかる背景の下で、近年、三次元実装技術が提案されている。この三次元実装技術は、同様の機能を有する半導体チップ同士、または異なる機能を有する半導体チップ同士を積層し、各半導体チップ間を配線接続することで、半導体チップの高密度実装を図る技術であり、例えば、特許文献1にその一例が開示されている。この三次元実装技術においては、複数の半導体チップを積層する際、これら半導体チップ間の配線接続を、半導体基板中に貫通して形成した電極同士をはんだ等のろう材で接合することで行っている。
特開2001−53218号公報
しかし、上記従来技術では、半導体基板を貫通した微小な電極同士を、ろう材などで接合しているだけであるため、半導体基板間について十分な接合強度が得られない。
また、接合強度を確保するために、半導体基板を積層した後に樹脂などを充填しようとしても、半導体基板間の間隙が小さいために、十分に樹脂を充填させることが困難である。
さらに、半導体基板に加工上の応力に起因する反りが生じている場合には、接合しようとする電極間に部分的に間隙が生じ、電極の接続不良が発生する恐れがある。
加えて、半導体基板を貫通した電極同士を接合するろう材の量が多いと、ろう材が接合部からはみ出して、半導体基板間の意図しない箇所で電気的短絡が発生したり、逆にろう材の量が少ないと接合が不完全となり電気的接続不良が発生する恐れがあるので、ろう材の量を厳密に管理しなければならない、といった種々の課題があった。
また、接合強度を確保するために、半導体基板を積層した後に樹脂などを充填しようとしても、半導体基板間の間隙が小さいために、十分に樹脂を充填させることが困難である。
さらに、半導体基板に加工上の応力に起因する反りが生じている場合には、接合しようとする電極間に部分的に間隙が生じ、電極の接続不良が発生する恐れがある。
加えて、半導体基板を貫通した電極同士を接合するろう材の量が多いと、ろう材が接合部からはみ出して、半導体基板間の意図しない箇所で電気的短絡が発生したり、逆にろう材の量が少ないと接合が不完全となり電気的接続不良が発生する恐れがあるので、ろう材の量を厳密に管理しなければならない、といった種々の課題があった。
本発明は、上記のような事情に鑑みて成されたものであって、高密度実装を図るために半導体チップを積層する三次元実装技術において、接合強度に優れ、電気的接続の信頼性が高い半導体装置の製造方法、およびその方法により製造された半導体装置を提供することを目的としている。
上記課題を解決するために、本発明による半導体装置の製造方法は、貫通孔が形成された複数の半導体基板を、それぞれ前記貫通孔が連通するように位置合わせした状態で、絶縁層を介して積層する工程と、導電性材料を最上層の前記半導体基板の貫通孔上部に配置する工程と、前記導電性材料を流動化させて前記貫通孔に流し込み、前記複数の半導体基板間の電気的接続を図る工程とを含むことを特徴としている。
この半導体装置の製造方法によれば、まず、絶縁層を介して半導体基板を積層するようにしたので、半導体基板間の接合面積が大きくとれることにより接合強度に優れた積層構造を形成することができる。また、絶縁層には接着機能を持つ樹脂などの材料を採用することが可能であるため、半導体基板に加えられる応力を緩和できると同時に、半導体基板間の接着力が向上するため、電気的接続の信頼性が向上する。さらに、導電性材料を流動化させて貫通孔に流し込んで半導体基板間の電気的接続を図るようにしたので、電気的接続を図るために、貫通孔の中を挿通した専用電極を設ける必要がなく、工程の簡略化が可能となる。また、導電性材料の量は、最上層の半導体基板から最下層の半導体基板に向けて連通した貫通孔内に流れ込んで、少なくとも電極を含む貫通孔の内壁全面を連続的に覆うことが可能な量であればよく、従来技術に見られるような厳密な量的管理をしなくても、半導体基板間の電気的短絡や電気的接続不良の発生を極めて少なくすることが可能となる。
上記半導体装置の製造方法において、前記貫通孔の孔径は、最上層の前記半導体基板から最下層の前記半導体基板に向けて段階的に変化していてもよい。こうすることによって、各半導体基板の貫通孔を連通させた時に、2層目以降の半導体基板について、貫通孔を囲むように半導体基板上に形成されている電極面の一部を露出させることができるので、導電性材料と電極との接合面積を広くすることが可能となり電気的接続の信頼性が向上する。
また、上記半導体装置の製造方法において、前記半導体基板を積層する前に、前記貫通孔の内壁に導電層を形成してもよい。半導体基板間の電気的接続を図る導電性材料の材質によっては、半導体基板の貫通孔内壁との密着性が悪く、場合によっては導電性材料が貫通孔内壁を連続的に覆うことができない、あるいは導電性材料が剥がれるなどの不具合を生じる恐れがある。その点、貫通孔の内壁に導電層が形成してある場合、導電性材料と導電層の材質を適宜選択することにより、密着性を高め電気的接続の信頼性を向上させることが可能となる。
さらに、上記半導体装置の製造方法において、流動化させた前記導電性材料を吸引することにより、前記貫通孔に流し込むようにしてもよい。あるいは流動化させた前記導電性材料を押し込むことにより、前記貫通孔に流入させるようにしてもよい。また、常温でペースト状の導電性材料を吸引、押し込むことにより、貫通孔内に塗布してもよい。こうすることによって、いずれの場合も導電性材料が速やかに貫通孔に流入し、作業の効率化が図れると共に、導電性材料の粘度が比較的高く、流動性が悪い場合でも貫通孔内壁に均一に分布させることが可能となる。
次に、本発明による他の半導体装置の製造方法は、貫通孔が形成され、該貫通孔内に導電性材料が配置された複数の半導体基板を、それぞれ絶縁層を介して積層する工程と、前記貫通孔内の導電性材料を一括して溶融させ、前記複数の半導体基板間の電気的接続を図る工程とを含むことを特徴としている。
この半導体装置の製造方法によれば、まず、絶縁層を介して半導体基板を積層するようにしたので、半導体基板間の接合面積が大きくとれることにより接合強度に優れた積層構造を形成することができる。また、絶縁層には接着機能を持つ樹脂などの材料を採用することが可能であるため、半導体基板に加えられる応力を緩和できると同時に、半導体基板間の接着力が向上するため、電気的接続の信頼性が向上する。さらに、あらかじめ半導体基板の貫通孔内に導電性材料を配置しておき、各半導体基板を積層した後に、導電性材料を一括して溶融させ、電気的接続を図るようにしたので、任意の位置に貫通孔を有する複数の半導体基板を組み合わせて三次元実装を行うことが可能となり、半導体基板における貫通孔、ひいては電極の配置条件の自由度が向上する。
上記半導体装置の製造方法において、加熱処理によって、前記導電性材料を溶融させてもよい。こうすることによって、速やかな導電性材料の溶融と各半導体基板間の電気的接続が実現でき、作業の効率化が図れる。
本発明の半導体装置は、上記半導体装置の製造方法によって製造されてなる。この半導体装置は、接合強度に優れ、電気的接続の信頼性も高いものとなる。
本発明の半導体装置は、貫通孔を形成した複数の半導体基板が絶縁層を介して上下に積層された構成を含む半導体装置であって、前記半導体基板の各々は、前記貫通孔周辺に形成された電極を有し、前記貫通孔は前記複数の半導体基板にわたって連通して形成され、導電性材料が前記連通された貫通孔の少なくとも内壁に沿う部分に配置され、各半導体基板上下の前記電極の間が前記導電性材料によって電気的に接続されていることを特徴としている。
この半導体装置によれば、まず、絶縁層を介して半導体基板を積層するようにしたので、半導体基板間の接合面積が大きくとれることにより接合強度に優れた積層構造を形成することができる。また、絶縁層には接着機能を持つ樹脂などの材料を採用することが可能であるため、接合強度の向上を図れるとともに、半導体基板に加えられる応力を緩和でき、電気的接続の信頼性が向上する。さらに、貫通孔の中を挿通した専用電極を設けることなく半導体基板間の電気的接続が図れるので製造方法の簡略化が可能となる。
本発明の他の半導体装置は、貫通孔を形成した複数の半導体基板が絶縁層を介して上下に積層された構成を含む半導体装置であって、前記半導体基板の各々は、前記貫通孔の開口部周辺に形成された表面の電極と、上部に積層される半導体基板の貫通孔に対向する位置に形成された裏面の電極パッドとを有し、導電性材料が前記貫通孔の少なくとも内壁に沿う部分に配置され、前記上下に積層された半導体基板のうちの一つの半導体基板の前記電極と、他の半導体基板の前記電極パッドとの間が導電性材料によって電気的に接続されていることを特徴としている。
この半導体装置によれば、前記半導体装置と同様に接合強度に優れ、電気的接続の信頼性が高い半導体基板の積層構造が実現できるとともに、任意の位置に貫通孔を有する複数の半導体基板を組み合わせて三次元実装を行うことが可能となる。
以下、図面を参照して本発明の実施形態について説明する。なお以下に示す実施形態は、特許請求の範囲に記載された発明の内容を何ら限定するものではない。また、以下の実施形態に示す構成のすべてが、特許請求の範囲に記載された発明の解決手段として必須であるとは限らない。
(第1の実施の形態)
図1は第1の実施の形態の半導体装置について、その要部を示す断面模式図である。半導体装置100は、ランド51が配置された配線基板50の上に複数(図1では三層)の半導体チップ1、2、3を絶縁層40を介して積層させ、三次元実装してなるものである。
図1は第1の実施の形態の半導体装置について、その要部を示す断面模式図である。半導体装置100は、ランド51が配置された配線基板50の上に複数(図1では三層)の半導体チップ1、2、3を絶縁層40を介して積層させ、三次元実装してなるものである。
各半導体チップ1、2、3は、シリコンからなる半導体基板10上に熱酸化膜からなる絶縁膜12と、酸化珪素からなる層間絶縁膜14と、電極16とが積層されてなるとともに、これら半導体基板10、絶縁膜12、層間絶縁膜14、電極16を積層方向に貫通する貫通孔11、13、15を具備してなる。貫通孔11、13、15は連通して形成されており、各貫通孔の孔径は、貫通孔11、貫通孔13、貫通孔15の順に段階的に小さくなるように形成されている。なお、貫通孔11、13、15は同一の孔径に形成されていてもよい。連通された貫通孔11、13、15(以下、連通された状態の貫通孔11、13、15全体を貫通孔H10と記す)内部には、少なくとも貫通孔H10の内壁に沿う部分に導電性材料30が配置されている。この導電性材料30は、ハンダ(鉛フリーハンダを含む)等のろう材からなるものであって、後述するように各半導体チップ1、2、3の電極16の間を電気的に接続する役目を果たすものである。
電極16は、チタン等からなる第1層16a、窒化チタン等からなる第2層16b、アルミニウム、銅等からなる第3層16c、窒化チタン等からなる第4層16dがこの順に積層されて形成されたものである。なお、この電極16の構成材料については、電極16に必要とされる電気的特性、物理的特性、および化学的特性に応じて適宜変更が可能である。例えば、集積化用の電極として一般に用いられるアルミニウムのみを用いて電極16を形成してもよく、また電気抵抗の低い銅のみを用いて電極16を形成してもよい。
この電極16の一部を覆うようにして、層間絶縁膜14上には、酸化珪素、窒化珪素、ポリイミド樹脂等からなるパッシベーション膜18が形成されている。また、パッシベーション膜18上ならびに電極16の開口部16eの内面には酸化珪素等からなる絶縁膜20が形成されている。さらに、絶縁膜20の表面および各貫通孔11、13、15の内壁面には酸化珪素等からなる絶縁膜22が形成されている。
次に、絶縁膜20および絶縁膜22は電極16の第3層16cが露出するように一部除去されており、露出した電極16の第3層16cの表面および絶縁膜22の表面には、導電層の下地となる下地膜24が形成されている。下地膜24は、絶縁膜22などの表面に形成された、チタンタングステンや窒化チタン等からなるバリヤ層と、バリヤ層の表面に形成された、銅や金、銀等からなるシード層とによって構成されたものである。この下地膜24の内側には銅等からなる導電層26が形成されている。導電層26と電極16とは、下地膜24を介して電気的に接続されたものとなっている。
一方、半導体基板10の裏面10bには、絶縁膜28が形成されている。絶縁膜28は酸化珪素、窒化珪素、ポリイミド樹脂等からなり、各貫通孔11、13、15内を除いて裏面10bの全面に形成されたものである。また、絶縁膜28の開口部周辺表面には電極パッド32が形成されている。電極パッド32は、例えば銅等の導電性材料からなり、その一端が各貫通孔11、13、15の内壁面より突出して上記導電層26と接合されている。
以上のような半導体チップ1、2、3が、配線基板50の上に半導体チップ3、半導体チップ2、半導体チップ1の順に能動面10aを下にして積層されており、各半導体チップの層間、ならびに配線基板50と半導体チップ3との間を充填するように、熱硬化性樹脂、例えばポリイミド樹脂、エポキシ樹脂等からなる絶縁層40が形成されている。
また、半導体チップ1の電極パッド32の表面と、貫通孔H10内に露出している導電層26の表面と電極パッド32の表面、および配線基板50上のランド51の表面にわたって、はんだ等のろう材からなる導電性材料30が連続して配置されている。これによって各半導体チップの電極16は、下地膜24、導電層26、導電性材料30を介して電気的に接続されるとともに、ランド51との間でも電気的な接続が図られたものとなっている。なお、導電性材料30は貫通孔H10内すべてにわたって充填されていてもよい。
配線基板50は例えば、ガラスエポキシ基板、セラミック基板、シリコン基板などのリジッド基板であるが、ポリイミド樹脂などで形成されるフレキシブル基板でもよい。また、ランド51は、例えば銅よりなるが、銅と同様に電気抵抗の低い金属からなる導電層であってもよい。
このような本実施形態の半導体装置100によると、まず、絶縁層を介して半導体基板を積層するようにしたので、半導体基板間の接合面積が大きくとれることにより接合強度に優れた積層構造を形成することができる。また、絶縁層には接着機能を持つ樹脂などの材料を採用することが可能であるため、半導体基板に加えられる応力を緩和できると同時に、半導体基板間の接着力が向上するため、電気的接続の信頼性が向上する。さらに、貫通孔の中を挿通した専用電極を設けることなく半導体基板間の電気的接続が図れるので製造方法の簡略化が可能となる。
以下、図1に示した半導体装置100の製造方法について、その一例を説明する。図2(a)〜図12は、半導体装置100を製造する一連の工程の、本発明に関連した工程を断面図にて示す工程図である。なお、以下では、多数個取りの大型半導体基板に対して、多数の半導体装置を同時に形成する処理を行う場合について説明するが、小型基板に対して個々に半導体装置を製造するようにしてもよいのはもちろんである。
まず、図2(a) に示すように、半導体基板10(以下、単に基板10と記す)の表面に、絶縁膜12および層間絶縁膜14を形成する。次に、層間絶縁層14の表面に電極16を形成する。電極16の形成については、まず層間絶縁膜14上の全面に、電極16の第1層16aから第4層16dの膜をスパッタリング等によって順次形成する。次に、レジスト膜を形成しさらにこれをフォトリソグラフィー技術でパターニングしてレジストパターンを形成する。その後、レジストパターンをマスクとしてエッチングを行い、電極を所定形状(例えば、矩形形状)に形成する。
次に、電極16の表面にパッシベーション膜18を形成し、さらにこのパッシベーション膜18に対して開口部H1を形成する。具体的には、まずパッシベーション膜18の全面にレジスト膜を形成する。レジストとしては、フォトレジストや電子線レジスト、X線レジスト等のいずれであってもよく、またポジ型、ネガ型のいずれであってもよい。レジストの塗布についても、スピンコート法、ディッピング法、スプレーコート法等を適宜選択して行うことができる。そして、開口部H1のパターンが形成されたマスクを用いてレジスト膜を露光処理し、さらに現像処理を行うことにより、開口部H1の形状を有したレジストパターンを形成する。なお、レジストをパターニングした後、これをポストベークしてレジストパターンを形成している。
次いで、このレジストパターンをマスクとしてパッシベーション膜18をエッチングする。ここで、本実施形態では、パッシベーション膜18とともに電極16の第4層16dもエッチングする。エッチングにはウエットエッチングを採用することもできるが、反応性イオンエッチング(RIE)等のドライエッチングを採用するのがより好ましい。パッシベーション膜18に開口部H1を形成した後、パッシベーション膜18上のレジストを剥離液で剥離する。以上により、図2(a)に示したようにパッシベーション膜18に開口部H1を形成し、電極16を露出させる。
次に、図2(b)に示すように電極16に対して開口部H2を形成する。具体的には、まず露出した電極16およびパッシベーション膜18の全面にレジスト膜を形成し、続いてこれを開口部H2の形状を有したレジストパターンに形成する。次いで、このレジストパターンをマスクとして電極16をドライエッチングする。なお、ドライエッチングとしてはRIEが好適に採用される。その後、レジストを剥離することにより、図2(b)に示したように電極16に開口部H2を形成する。
次に、図2(c)に示すように、基板10上の全面に絶縁膜20を形成する。この絶縁膜20は、ドライエッチングによって基板10に孔部H3を形成する際に、マスクとして機能するものである。本実施形態では、絶縁膜20として酸化珪素を用いるが、シリコンとの選択比がとれればフォトレジストを用いてもよい。また、絶縁膜20の形成には、例えばPECVD(Plasma Enhanced Chemical Vapor Deposition )法や熱CVD法等を採用することができる。
次に、絶縁膜20に孔部H3の形状をパターニングする。具体的には、まず絶縁膜20の全面にレジスト膜を形成し、これに孔部H3の形状をパターニングする。次に、このレジストパターンをマスクにして絶縁膜20、層間絶縁膜14および絶縁膜12をドライエッチングする。その後、レジストを剥離し除去することにより、絶縁膜20等に孔部H3の形状を付与して基板10を露出させる。
次に、高速ドライエッチングによって基板10に孔部H3を穿孔する。なお、ドライエッチングとしては、RIEやICP(Inductively Coupled Plasma)を用いることができる。その際、前述したように絶縁膜20(SiO2)をマスクとして用いるが、絶縁膜20の代わりにレジストパターンをマスクとして用いてもよい。なお、孔部H3の深さは、最終的には形成する半導体装置の厚さに応じて適宜に設定される。以上により、図2(c)に示したように、基板10に孔部H3を形成することができる。
次に、図3(a)に示すように、孔部H3の内面および絶縁膜20の表面に絶縁膜22を形成する。この絶縁膜22としては、例えばTEOS(テトラエトキシシラン)からなるSiO2膜が採用できる。そして、絶縁膜22および絶縁膜20に異方性エッチングを施し、電極16の一部を露出させる。なお、本実施形態では、開口部H2の周辺部に電極16の表面の一部を露出させている。具体的には、まず絶縁膜22の全面にレジスト膜を形成し、露出させる部分をパターニングする。次に、このレジストパターンをマスクにして、絶縁膜22および絶縁膜20を異方性エッチングする。この異方性エッチングには、RIE等のドライエッチングが好適に用いられる、以上により、図3(a)に示した状態となる。
次に、図3(b)に示すように、露出させた電極16の表面および絶縁膜22の表面に、下地膜24を形成する。下地膜24として、まずバリヤ層を形成し、その上にシード層を形成する。バリヤ層およびシード層の形成法としては、例えば真空蒸着、スパッタリング、イオンプレーティング等のPVD(Phisical Vapor Deposition )法や、CVD法、IMP(イオンメタルプラズマ)法、無電解メッキ法等が採用される。
次に、図4(a)に示すように、下地膜24の表面に導電層26を形成する。具体的には、まず基板10の能動面10a側に、ドライフィルムあるいはスクリーン印刷法を用いることにより、形成すべき導電層26の形状にパターニングされた状態のレジスト34を形成する。レジスト34の膜厚については、形成すべき導電層26の厚さと同程度とする。このレジスト34をマスクとして導電層26を形成する。導電層26の形成には、メッキ処理法やCVD法等を用いることができるが、特にメッキ処理法が好適に採用される。メッキ処理法としては、例えば電気化学プレーティング法が好適に用いられる。このメッキ処理法における電極として、下地膜24を構成するシード層を用いることができる。以上により、図4(a)に示した状態となる。
次に、図4(b)に示すように、剥離液等を用いてレジスト34を剥離し、これを除去する。なお、剥離液には例えばオゾン水が用いられる。続いて、基板10の能動面10a
側に露出している下地膜24を除去する。具体的には、まず基板10の能動面10a側全面にレジスト膜を形成し、続いてこれを導電層26の形状にパターニングし、このレジストパターンをマスクとして下地膜24をドライエッチングする。以上により、図4(b)に示した状態となる。
側に露出している下地膜24を除去する。具体的には、まず基板10の能動面10a側全面にレジスト膜を形成し、続いてこれを導電層26の形状にパターニングし、このレジストパターンをマスクとして下地膜24をドライエッチングする。以上により、図4(b)に示した状態となる。
次に、図5(a)に示すように、基板10を上下反転させ、裏面10bの全面をエッチングして絶縁膜22と下地膜24に覆われた導電層26を裏面10bより突出させる。このときのエッチングについては、ウエットエッチングおよびドライエッチングのいずれも用いるこができる。ドライエッチングを採用した場合、例えば誘導結合プラズマなどを利用することができる。なお、エッチングに先立ち、絶縁膜22が露出する直前まで基板10の裏面10bを研削し、その後前記のエッチングを行うようにするのが好ましい。このようにすれば、処理時間を短縮して生産性を向上させることができる。
次に、図5(b)に示すように基板10の裏面10b全面に、絶縁膜28を形成する。酸化珪素や窒化珪素で絶縁膜28を形成する場合には、CVD法を用いるのが好ましい。またポリイミド樹脂などで絶縁膜28を形成する場合には、スピンコート法によって塗布し、乾燥・焼成することで形成するのが好ましい。
次に、図6(a)に示すように、孔部H3が基板10の裏面10b側へ貫通する状態になるように絶縁膜28、絶縁膜22、下地膜24、導電層26を除去する。この除去処理については、ドライエッチングを採用することができる。
次に、図6(b)に示すように、基板10の裏面10b側に貫通した孔部H3を囲むようにして、露出している導電層26と下地膜24と絶縁膜22と絶縁膜28の上に電極パッド32を所定の形状に形成する。電極パッド32の形成には無電解メッキ法を適用することができる。
以上の工程により、図1に示す半導体チップ1が得られる。半導体チップ2および3については上記工程に続き、図7に示すように絶縁層40を絶縁層28の表面に形成することによって得ることができる。具体的には、まずフィルム状に形成された熱硬化性樹脂、例えばポリイミド樹脂、エポキシ樹脂などを基板10の裏面10b側に貼付し、この樹脂に対して電極パッド32の表面が露出するように開口部40aを形成する。開口部40aの形成については、貼付された樹脂表面にレジスト膜を形成し、続いてこれを電極パッド32の形状にパターニングし、このレジストパターンをマスクとして樹脂をエッチングする。以上により図7に示した状態となる。
次に、図8に示すように、配線基板50の上に半導体チップ3、半導体チップ2、半導体チップ1を順次積層する。まず、配線基板50上のランド51を除く表面に絶縁層40を形成する。絶縁層40は熱硬化性樹脂、例えばポリイミド樹脂、エポキシ樹脂等からなり、スクリーン印刷法を用いて配線基板50上に設ける。
次いで、半導体チップ3の能動面10a側の導電層26の表面と配線基板50上のランド51とが当接するように位置合わせを行い、半導体チップ3を配線基板50上に絶縁層40を介して積層する。続いて、半導体チップ2の貫通孔13と、半導体チップ3の貫通孔15が連通するように位置合わせを行い、半導体チップ2を半導体チップ3の上に絶縁層40を介して積層する。同様に、半導体チップ1の貫通孔11と、半導体チップ2の貫通孔13が連通するように位置合わせを行い、半導体チップ1を半導体チップ2の上に絶縁層40を介して積層する。すべての半導体チップを積層した後、加熱処理により絶縁層40を熱硬化させ、各半導体チップ1、2、3の層間および半導体チップ3と配線基板50との間を接合する。
次に、図9に示すように、貫通孔H10上を塞ぐようにして電極パッド32上に導電性材料30を配置する。導電性材料30は、例えばペースト状のハンダ(鉛フリーハンダを含む)からなり、スクリーン印刷法やディスペンス法を用いて設ける。なお、導電性材料30は粒子状に形成したものを、貫通孔H10上に配置してもよい。
続いて、図10に示すように、加熱処理により導電性材料30を溶融流動化させ、貫通孔H10に流し込む。加熱処理の方法としてはリフロー炉を用いることができる。流動化した導電性材料30は、重力により貫通孔10Hの内壁に沿って降下し、貫通孔H10内に露出している各半導体チップの導電層26の表面と電極パッド32の表面、およびランド51の表面に順次接合し、加熱終了後に固化する。このようにして貫通孔H10の内壁に沿う部分に導電性材料30が配置された状態となる。以上により図1に示した半導体装置100が得られる。
なお、導電性材料30を貫通孔H10に流し込む場合、導電性材料30を加熱しながら吸引してもよいし、常温でペースト状の導電性材料であれば、ペースト状態のまま吸引することにより、貫通孔H10内に塗布してもよい。具体的には、まず図11に示すように、各半導体チップを配線基板50上に積層する前に、配線基板50とランド51の積層方向に貫通する貫通孔52を形成しておく。この貫通孔52は各半導体チップを配線基板50上に積層した時に貫通孔H10と連通する位置に配置する。この後、図8において説明したのと同様に、配線基板50の上に半導体チップ3、半導体チップ2、半導体チップ1を順次積層する。次に、配線基板50の裏面50bに吸引治具60を装着し、導電性材料30を加熱して貫通孔H10に流し込みながら、貫通孔52から吸引を行う。吸引方法としては、例えば真空ポンプを用いて吸引する方法が採用できる。
また、導電性材料30を貫通孔H10に流し込む場合、導電性材料30を加熱しながら押し込んでもよいし、常温でペースト状の導電性材料であれば、ペースト状態のまま押し込むことにより貫通孔H10内に塗布してもよい。一例として、図12に示すように、貫通孔H10の内径より小さく形成された円錐台状の押し込み治具70を用意する。押し込み治具70の表面は、ハンダ濡れ性が低い材料、例えばステンレスなどで形成されていることが好ましい。この押し込み治具70をハンダの溶融温度に加熱した状態で、貫通孔H10の上部から徐々に挿入し、貫通孔H10の上部に配置された導電性材料30を溶融流動化させながら、貫通孔H10の中に押し込んで行く。
こうすることによって、吸引、押し込みいずれの場合も導電性材料30が速やかに貫通孔H10に流入し作業の効率化が図れると共に、導電性材料30の粘度が比較的高く、流動性が悪い場合でも貫通孔H10の内壁に均一に分布させることが可能となる。
以上説明したように、第1の実施の形態による半導体装置の製造方法によれば、まず、絶縁層40を介して半導体チップ1、2、3を積層するようにしたので、半導体基板間の接合面積が大きくとれることにより接合強度に優れた積層構造を形成することができる。また、絶縁層40には樹脂などの材料を採用することが可能であるため、基板10に加えられる応力を緩和でき、電気的接続の信頼性が向上する。さらに、導電性材料30を流動化させて貫通孔H10に流し込んで半導体チップ間の電気的接続を図るようにしたので、電気的接続を図るために、貫通孔H10の中を挿通した専用電極を設ける必要がなく、工程の簡略化が可能となる。また、導電性材料30の量は、貫通孔H10内に流れ込んで、少なくとも導電層26と電極パッド32を含む貫通孔H10の内壁全面を連続的に覆うことが可能な量であればよく、従来技術に見られるような厳密な量的管理をしなくても、半導体基板間の電気的短絡や電気的接続不良の発生を極めて少なくすることが可能となる。
また、貫通孔11、13、15の孔径を、最上層の基板10から最下層の基板10に向けて段階的に変化するようにしたので、貫通孔11、13、15を連通させた時に、2層目以降の半導体チップについて、電極パッド32の表面の一部を露出させることができるので、導電性材料30と電極パッド32との接合面積を広くすることが可能となり電気的接続の信頼性が向上する。
(第2の実施の形態)
次に、本発明の半導体装置の第2の実施の形態について説明する。図13は第2の実施の形態の半導体装置について、その概略構成を示す断面模式図であって、第1の実施の形態の図10に相当する図である。第2の実施の形態の半導体装置200は、ランド51が配置された配線基板50の上に複数(図1では三層)の半導体チップ1、2、3を絶縁層40を介して積層させ、三次元実装してなるものであって、第1の実施の形態とは、貫通孔11、13、15が任意の位置にある点が異なる。なお以下の説明では、図10と同じ構成のものについては、図10と同じ符号を付し説明を省略する。
次に、本発明の半導体装置の第2の実施の形態について説明する。図13は第2の実施の形態の半導体装置について、その概略構成を示す断面模式図であって、第1の実施の形態の図10に相当する図である。第2の実施の形態の半導体装置200は、ランド51が配置された配線基板50の上に複数(図1では三層)の半導体チップ1、2、3を絶縁層40を介して積層させ、三次元実装してなるものであって、第1の実施の形態とは、貫通孔11、13、15が任意の位置にある点が異なる。なお以下の説明では、図10と同じ構成のものについては、図10と同じ符号を付し説明を省略する。
半導体チップ2および3の電極パッド32は、上部に積層される半導体チップの貫通孔に対向する位置まで延長して形成されている。また、導電性材料30は、孔部H3に露出している電極パッド32の側面と導電層26の表面、および下側の半導体チップの電極パッド32の表面(最下層は配線基板50上のランド51表面)に沿うように配置されている。この導電性材料30は、ハンダ(鉛フリーハンダを含む)等のろう材からなるものであって、各半導体チップ1、2、3の電極16の間を電気的に接続する役目を果たすものである。なお、導電性材料30は、孔部H3のすべてにわたって充填されていてもよい。
以下、図13に示した半導体装置200の製造方法について、その一例を説明する。ここで、半導体チップ1の電極パッド32を形成するまでの工程、および半導体チップ2、3の絶縁層40を形成するまでの工程は第1の実施の形態で説明した内容と同じであり、説明を省略する。
電極パッド32の形成を終えた半導体チップ1、および絶縁層40の形成を終えた半導体チップ2、3について、それぞれ孔部H3の内面、すなわち電極パッド32の側面と導電層26の表面に導電性材料30を配置する。導電性材料30は、例えばハンダ(鉛フリーハンダを含む)などのろう材からなり、ハンダメッキ法を用いて設けることができる。なお、導電性材料30はペースト状のろう材を孔部H3に充填しておいてもよい。
次に、配線基板50の上に半導体チップ3、半導体チップ2、半導体チップ1を順次積層する。まず、配線基板50上のランド51を除く表面に絶縁層40を形成する。絶縁層40は熱硬化性樹脂、例えばポリイミド樹脂、エポキシ樹脂等からなり、スクリーン印刷法を用いて配線基板50上に設ける。なお、配線基板50の上の絶縁層40ならびに、半導体チップ2、3の絶縁層28の上に形成された絶縁層40を構成する材料の熱硬化温度は、導電性材料30の溶融温度より低いことが好ましい。
次いで、半導体チップ3の能動面10a側の導電層26の表面と配線基板50上のランド51とが当接するように位置合わせを行い、半導体チップ3を配線基板50上に絶縁層40を介して積層する。続いて、半導体チップ2の能動面10a側の導電層26の表面と、半導体チップ3の電極パッド32の表面とが当接するように位置合わせを行い、半導体チップ2を半導体チップ3の上に絶縁層40を介して積層する。同様に、半導体チップ1の導電層26の表面と、半導体チップ2の電極パッド32の表面とが当接するように位置合わせを行い、半導体チップ1を半導体チップ2の上に絶縁層40を介して積層する。
次に、加熱処理により絶縁層40を熱硬化させ、各半導体チップ1、2、3の層間および半導体チップ3と配線基板50との間を接合する。続いて加熱温度を導電性材料30の溶融温度まで上昇させ、導電性材料30を流動化させる。加熱方法としてはリフロー炉を用いることができる。流動化した導電性材料30は、孔部H3の内面、すなわち電極パッド32の側面と導電層26の表面、および下側の半導体チップの電極パッド32の表面(最下層は配線基板50上のランド51の表面)を接合し、加熱終了後に固化する。以上により、図13に示した半導体装置200が得られる。なお、第2の実施の形態では、貫通孔11、13、15が任意の位置にある場合について説明したが、貫通孔11、13、15は連通して形成されていてもよい。
以上説明したように、第2の実施の形態による半導体装置の製造方法によれば、まず、絶縁層を介して半導体基板を積層するようにしたので、半導体基板間の接合面積が大きくとれることにより接合強度に優れた積層構造を形成することができる。また、絶縁層には樹脂などの材料を採用することが可能であるため、半導体基板に加えられる応力を緩和でき、電気的接続の信頼性が向上する。さらに、あらかじめ半導体基板の貫通孔内に導電性材料を配置しておき、各半導体基板を積層した後に、導電性材料を一括して溶融させ、電気的接続を図るようにしたので、任意の位置に貫通孔を有する複数の半導体基板を組み合わせて三次元実装を行うことが可能となり、半導体基板における貫通孔、ひいては電極の配置条件の自由度が向上する。
1,2,3…半導体チップ、10…半導体基板、11、13、15…貫通孔、16…電極、18…パッシベーション膜、26…導電層、30…導電性材料、32…電極パッド、40…絶縁層、50…配線基板、51…ランド、H10…貫通孔、100、200…半導体装置
Claims (12)
- 貫通孔が形成された複数の半導体基板を、それぞれ前記貫通孔が連通するように位置合わせした状態で、絶縁層を介して積層する工程と、導電性材料を最上層の前記半導体基板の貫通孔上部に配置する工程と、前記導電性材料を流動化させて前記貫通孔に流し込み、前記複数の半導体基板間の電気的接続を図る工程とを含むことを特徴とする半導体装置の製造方法。
- 前記貫通孔の孔径は、最上層の前記半導体基板から最下層の前記半導体基板に向けて段階的に変化していることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記半導体基板を積層する前に、前記貫通孔の内壁に導電層を形成することを特徴とする請求項1または2記載の半導体装置の製造方法。
- 流動化させた前記導電性材料を吸引することにより、前記貫通孔に流し込むことを特徴とする請求項1乃至3のいずれか一項記載の半導体装置の製造方法。
- ペースト状の前記導電性材料を吸引することにより、前記貫通孔に塗布することを特徴とする請求項1乃至3のいずれか一項記載の半導体装置の製造方法。
- 流動化させた前記導電性材料を押し込むことにより、前記貫通孔に流入させることを特徴とする請求項1乃至3のいずれか一項記載の半導体装置の製造方法。
- ペースト状の前記導電性材料を押し込むことにより、前記貫通孔に塗布することを特徴とする請求項1乃至3のいずれか一項記載の半導体装置の製造方法。
- 貫通孔が形成され、該貫通孔内に導電性材料が配置された複数の半導体基板を、それぞれ絶縁層を介して積層する工程と、前記貫通孔内の導電性材料を一括して溶融させ、前記複数の半導体基板間の電気的接続を図る工程とを含むことを特徴とする半導体装置の製造方法。
- 加熱処理によって、前記導電性材料を溶融させることを特徴とする請求項6記載の半導体装置の製造方法。
- 請求項1乃至7のいずれか一項に記載の半導体装置の製造方法によって製造されてなることを特徴とする半導体装置。
- 貫通孔を形成した複数の半導体基板が絶縁層を介して上下に積層された構成を含む半導体装置であって、前記半導体基板の各々は、前記貫通孔周辺に形成された電極を有し、前記貫通孔は前記複数の半導体基板にわたって連通して形成され、導電性材料が前記連通された貫通孔の少なくとも内壁に沿う部分に配置され、各半導体基板上下の前記電極の間が前記導電性材料によって電気的に接続されていることを特徴とする半導体装置。
- 貫通孔を形成した複数の半導体基板が絶縁層を介して上下に積層された構成を含む半導体装置であって、前記半導体基板の各々は、前記貫通孔の開口部周辺に形成された表面の電極と、上部に積層される半導体基板の貫通孔に対向する位置に形成された裏面の電極パッドとを有し、導電性材料が前記貫通孔の少なくとも内壁に沿う部分に配置され、前記上下に積層された半導体基板のうちの一つの半導体基板の前記電極と、他の半導体基板の前記電極パッドとの間が導電性材料によって電気的に接続されていることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004000224A JP2005197339A (ja) | 2004-01-05 | 2004-01-05 | 半導体装置の製造方法及び半導体装置 |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004000224A JP2005197339A (ja) | 2004-01-05 | 2004-01-05 | 半導体装置の製造方法及び半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005197339A true JP2005197339A (ja) | 2005-07-21 |
Family
ID=34816131
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004000224A Withdrawn JP2005197339A (ja) | 2004-01-05 | 2004-01-05 | 半導体装置の製造方法及び半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005197339A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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- 2004-01-05 JP JP2004000224A patent/JP2005197339A/ja not_active Withdrawn
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