JP2004273525A - 半導体装置の製造方法、半導体装置、及び電子機器 - Google Patents
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Abstract
【解決手段】基板10は電子回路が形成された能動面を有し、この能動面側に応力緩和層26及び再配置配線32が形成されている。また、基板10は50μm程度に薄板化され、能動面とその裏面とを接続する接続端子26が形成されている。基板10の裏面側には50μm程度に薄板化され、貫通電極54が形成された半導体チップ54が積層されている。半導体チップ54の積層は基板10がウェハの状態にあるときに行う。
【選択図】 図16
Description
【発明の属する技術分野】
本発明は、半導体装置の製造方法及び半導体装置、並びに当該半導体装置を備える電子機器に関する。
【0002】
【従来の技術】
現在、携帯電話機、ノート型パーソナルコンピュータ、PDA(Personal data assistance)等の携帯性を有する電子機器、センサ、マイクロマシン、及びプリンタのヘッド等の機器の小型・軽量化を図るため、その内部に設けられる半導体チップ等の各種の電子部品を小型化する研究・開発が盛んに行われている。
【0003】
電子部品の小型化を図るための技術として、W−CSP(Wafer level Chip Scale Package)技術が有望視されている。W−CSP技術とはウェハの状態において一括して再配置配線(再配線)及び樹脂封止を行なってから個々の半導体チップに分離する技術である。この技術を用いて製造される半導体チップの面積はウェハ状態にある個々のチップとほぼ同一の面積であり、半導体チップの平面的な大きさを極めて低減することができる。
【0004】
また、更なる高集積化のために、同様の機能を有する半導体チップ同士又は異なる機能を有する半導体チップを積層し、各半導体チップ間の電気的接続をとることで、半導体チップの高密度実装を図る三次元実装技術も案出されている。三次元実装技術を用いて製造された電子部品は、電子チップが三次元的に積層された構造を有するため、電子部品の体積を低減することができる。従来の三次元実装技術では、ガラスエポキシ又はフレキシブルテープ等の基板上に半導体チップを積層することで三次元実装構造を有する電子部品を製造していた。尚、従来の三次元実装技術の詳細については、例えば以下の特許文献1を参照されたい。
【0005】
【特許文献1】
特開2001−53218号公報
【0006】
【発明が解決しようとする課題】
ところで、上述した従来の三次元実装技術においては、ガラスエポキシ又はフレキシブルテープ等の基板上に半導体チップを積層しているため、半導体チップを製造する工程と、製造された半導体チップを積層してパッケージ化する工程とが全く別工程になり、三次元実装構造を有する電子部品を製造する際の工程数が増加してしまう。工程数が増加すると、高コスト化及び歩留まりの低下が引き起こされるという問題がある。
【0007】
また、従来の三次元実装技術では半導体チップをガラスエポキシ等の厚みのある基板上に積層していたため、基板の厚みの分だけ製造された電子部品の高さが高くなり、さほど高集積化が望めないという問題がある。近年の更なる高集積化の要求に応えるためには、平面的な高集積化のみならず高さ方向についても更なる高集積化を実現する必要がある。
【0008】
本発明は上記事情に鑑みてなされたものであり、簡略な製造プロセスで平面内と高さ方向とに高集積化された半導体装置を製造することができる半導体装置の製造方法及び半導体装置並びに当該半導体装置を備える電子機器を提供することを目的とする。
【0009】
【課題を解決するための手段】
上記課題を解決するために、本発明の半導体装置の製造方法は、電子回路が形成された能動面を有する基板の当該能動面側に、前記電子回路の外部電極となる接続部を埋め込み形成する第1工程と、前記基板の裏面に処理を施して前記基板を薄板化し、前記接続部の一部を露出させる第2工程と、貫通電極が形成された半導体チップを一つ又は複数前記基板の裏面側に積層し、当該貫通電極と前記基板の裏面側に露出した前記接続部とを電気的に接続する第3工程と、前記基板上に積層された前記半導体チップを封止した後、前記基板を切断して個々の半導体装置に分離する第4工程とを含むことを特徴としている。
この発明によれば、基板に外部電極となる接続部を形成し、基板状態のままで基板を薄板化して基板の裏面に接続部を露出させ、基板状態のままで接続部が露出した基板の裏面側に貫通電極が形成された半導体チップを積層し、基板状態のままで積層された半導体チップを封止しし、基板を切断して個々の半導体装置に分離しているため、製造工程を簡略化することができる。
また、本発明の半導体装置の製造方法は、前記第2工程の前に、前記基板の前記能動面側に応力緩和層を形成する第5工程と、前記応力緩和層上に前記接続部と電気的に接続される再配置配線を形成する第6工程とを含むことを特徴としている。
この発明によれば、基板の能動面側に接続部と電気的に接続される再配置配線を形成しているため、接続部のピッチ及び配列変換を行うことができ、半導体装置が搭載される基板の配線レイアウトに応じた柔軟な設計を行うことができる。また、本発明の半導体装置の製造方法は、前記第4工程が、前記基板上の異なる位置に積層された複数の半導体チップを一括して封止する工程を含むことを特徴としている。
この発明によれば、基板上の異なる位置に積層された複数の半導体チップを一括して封止しているため、封止に要する時間を短縮することができ製造効率を向上させることができる。
また、本発明の半導体装置の製造方法は、前記第2工程を行う前に前記基板の能動面側に前記基板を支持する支持部材を取り付ける第7工程と、前記第4工程における封止後に前記第7工程で取り付けた支持部材を取り外す第8工程とを含むことを特徴としている。
この発明によれば、第2工程による基板の薄板化を行う前に基板を支持する支持部材を取り付け、第4工程による半導体チップの封止を行った後で支持部材を取り外すようにしているため、基板が薄板化されても基板の強度を保つことができ、基板の反り又は割れを引き起こすことがない。また、薄板化された基板の強度を保つことができるため、基板を容易に取り扱うことができ製造効率を向上させることができる。
また、本発明の半導体装置の製造方法は、前記第8工程後に前記応力緩和層上に形成された前記再配置配線の一部に、第2の外部電極となる第2接続部を形成する第9工程を含むことを特徴としている。
この発明によれば、接続部と電気的に接続される再配置配線の一部に第2接続部を形成しているため、接続部のピッチ及び配列変換を行うことができ、半導体装置が搭載される基板の配線レイアウトに応じた柔軟な設計を行うことができるとともに、基板の配線レイアウトも柔軟に設計することができる。
また、本発明の半導体装置の製造方法は、前記第2工程と前記第3工程との間に前記基板の裏面に位置合わせ用マークを形成する第10工程を含み、前記第3工程は、前記位置合わせ用マークを用いて前記基板に対する前記半導体チップの位置合わせを行ってから、前記基板上に前記半導体チップを積層することを特徴としている。
この発明によれば、基板の裏面に位置合わせ用のマークを形成し、このマークを用いて基板に対する半導体チップの位置合わせを行ってから基板上に半導体チップを積層しているため、半導体チップをその積層すべき位置に精確に配置することができる。複数の半導体チップを積層する場合でも、各々の半導体チップはマークを基準として位置合わせが行われるため、各半導体チップを精確に位置合わせる上で極めて好適である。
本発明の半導体装置は、上記の何れか一項に記載の半導体装置の製造方法を用いて製造されたことを特徴としている。
本発明の半導体装置は、電子回路が形成された能動面と、当該能動面側及び裏面側に露出しており前記電子回路の外部電極となる接続部とを有する第1半導体チップと、前記第1半導体チップの前記裏面側に露出した前記接続部と電気的に接続された貫通電極を有し、前記第1半導体チップに積層された第2半導体チップとを備えることを特徴としている。
この発明によれば、能動面側及び裏面側に共に接続部が露出するほど薄板化された第1半導体チップ上に、貫通電極を備えるほど薄板化された第2半導体チップを積層しているため、高さをさほど高くすることなく高集積化することができる。
また、本発明の半導体装置は、前記第1半導体チップが、前記能動面側に形成された応力緩和層と、前記応力緩和層上に形成され、前記接続部と電気的に接続された再配置配線と、前記再配置配線の一部に形成された前記電子回路の第2の外部電極となる第2接続部とを備えることを特徴としている。
この発明によれば、接続部と電気的に接続される再配置配線の一部に第2接続部が形成されているため、接続部のピッチ及び配列変換を行うことができ、半導体装置が搭載される基板の配線レイアウトに応じた柔軟な設計を行うことができるとともに、基板の配線レイアウトも柔軟に設計することができる。
また、本発明の半導体装置は、前記第2半導体チップが、前記第1半導体チップの平面寸法と同一寸法を有する樹脂で封止されていることを特徴としている。また、本発明の半導体装置は、前記第2半導体チップに形成された貫通電極と電気的に接続された貫通電極を有し、前記第2半導体チップに積層された、前記第2半導体チップとは異なる第3半導体チップを備えることを特徴としている。また、本発明の半導体装置は、前記第2半導体チップ及び前記第3半導体チップは、前記第1半導体チップの平面寸法と同一寸法を有する樹脂で封止されていることを特徴としている。
更に、本発明の電子機器は、上記の何れかに記載の半導体装置を有することを特徴としている。
【0010】
【発明の実施の形態】
以下、図面を参照して本発明の一実施形態による半導体装置の製造方法、半導体装置、及び電子機器について詳細に説明する。本実施形態の半導体装置の製造方法は、概説すると薄板化したウェハ(基板)上に個々の半導体チップを積層する点を特徴とするものであり、全体の製造工程は半導体チップが積層させる基板を処理する第1処理工程と、積層する半導体チップを製造する第2処理と、基板上にチップを積層する第3処理とに大別される。これらの工程は順次行われても良く、第1処理工程と第2処理工程とを並列して行っても良い。製造効率の観点からは、予め第2処理工程により半導体チップを形成しておき、第1処理工程が終了した後に第3処理工程を行うことが好ましい。以下、これらの各工程について詳細に説明する。
【0011】
〔第1処理工程〕
図1は、本発明の一実施形態による半導体装置の製造方法において処理対象として用いられる基板(半導体基板)の上面図である。処理対処の基板10は、例えばSi(シリコン)基板であり、能動面10aには複数の区画領域(ショット領域)SAが設定されている。各々の区画領域SA内には、トランジスタ、メモリ素子、その他の電子素子並びに電気配線及び電極パッド16(図3参照)等からなる電子回路が形成されている。一方、基板10の裏面10b(図2参照)にはこれらの電子回路は形成されていない。
【0012】
図2は、本発明の一実施形態による半導体装置の製造方法において応力緩和層26及び接続端子24を形成する工程を示す工程図である。また、図3〜図6は、本発明の一実施形態による半導体装置の製造方法により処理される基板10の表面部分の詳細を示す断面図である。図2(a)は、図1中においてA−A線を付した箇所の概略断面図である。尚、基板10の厚みは、例えば500μm程度である。
【0013】
ここで、基板10の能動面10a側の構成について詳細に説明する。図3(a)は、図2(a)中の符号Bを付して示した箇所の拡大図である。図3(a)に示す通り、基板10上には基板10の基本的な材料であるSiの酸化膜(SiO2)からなる絶縁膜12及び硼燐珪酸ガラス(BPSG)からなる層間絶縁膜14が順に形成されている。
【0014】
また、層間絶縁膜14上の一部には、図示しない箇所で基板10の能動面10aに形成された電子回路と電気的に接続された電極パッド16が形成されている。この電極パッド16は、Ti(チタン)からなる第1層16a、TiN(窒化チタン)からなる第2層16b、AlCu(アルミニウム/銅)からなる第3層16c、及びTiNからなる第4層(キャップ層)16dを順に積層して形成したものである。尚、電極パッド16の下方には電子回路が形成されていない点に注意されたい。
【0015】
電極パッド16は、例えばスパッタリングにより第1層16a〜第4層16dからなる積層構造を層間絶縁膜14上の全面に形成し、レジスト等を用いて所定の形状(例えば、円形形状)にパターニングすることにより形成される。尚、本実施形態では、電極パッド16が上記の積層構造により形成されている場合を例に挙げて説明するが、電極パッド16がAlのみで形成されていても良いが、電気抵抗の低い銅を用いて形成することが好ましい。また、電極パッド16は、上記の構成に限られず、必要とされる電気的特性、物理的特性、及び化学的特性に応じて適宜変更しても良い。
【0016】
また、上記層間絶縁膜14上には電極パッド16の一部を覆うように、パッシベーション膜18が形成されている。このパッシベーション膜18は、SiO2(酸化珪素)、SiN(窒化珪素)、ポリイミド樹脂等により形成され、又はSiN上にSiO2を積層した構成、あるいはその逆であることが好ましい。また、パッシベーション膜18の膜厚は2μm程度以上であって6μm程度以下であることが好ましい。
【0017】
パッシベーション膜18の膜厚を2μm程度以上とするのは、上記の選択比を確保する上で必要であるからである。また、パッシベーション膜18の膜厚を6μm以下とするのは、後述する工程で電極パッド16上に形成する接続端子24(図6(b)参照)と電極パッド16とを電気的に接続するときに、電極パッド16上のパッシベーション膜18をエッチングする必要があり、膜厚が厚すぎると製造工程を低下させる虞があるからである。
【0018】
以上の構成の基板10に対して、まず図2(b)に示す通り、基板10の能動面10aに孔部H3を形成する工程が行われる。図2(b)は、基板10に孔部H3を形成した状態を示す断面図である。この孔部H3は、基板10の能動面10a側に形成された電子回路の外部端子となる接続部としての接続端子24を、その一部が基板10内に埋め込まれた形状に形成するためのものである。この孔部H3は図3(a)に示す電極パッド16の位置に電極パッド16を貫通するように形成される。ここで、孔部H3を形成する工程を図3〜図5を参照して詳細に説明する。
【0019】
まず、スピンコート法、ディッピング法、スプレーコート法等の方法によりレジスト(図示省略)をパッシベーション膜18上の全面に塗布する。尚、このレジストは、電極パッド16上を覆っているパッシベーション膜18を開口するために用いるものであり、フォトレジスト、電子線レジスト、X線レジストの何れであってもよく、ポジ型又はネガ型の何れであってもよい。
【0020】
パッシベーション膜18上にレジストを塗布すると、プリベークを行った後で、所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行い、レジストを所定形状にパターニングする。尚、レジストの形状は、電極パッド16の開口形状及び基板10に形成する孔の断面形状に応じて設定される。レジストのパターニングが終了すると、ポストベークを行った後で、図3(b)に示すように、電極パッド16を覆うパッシベーション膜18の一部をエッチングして開口部H1を形成する。図3(b)は、パッシベーション膜18を開口して開口部H1を形成した状態を示す断面図である。
【0021】
尚、パッシベーション膜18のエッチングにはドライエッチングを適用することが好ましい。ドライエッチングは、反応性イオンエッチング(RIE:Reactive Ion Etching)であってもよい。また、パッシベーション膜18のエッチングとしてウェットエッチングを適用してもよい。パッシベーション膜18に形成される開口部H1の断面形状は、後述する工程で形成される電極パッド16の開口形状及び基板10に形成される孔の断面形状に応じて設定され、その径は電極パッド16に形成される開口の径及び基板10に形成される孔の径と同程度、例えば50μm程度に設定される。
【0022】
以上の工程が終了すると、開口部H1を形成したパッシベーション膜18上のレジストをマスクとして、ドライエッチングにより電極パッド16を開口する。図3(c)は、電極パッド16を開口して開口部H2を形成した状態を示す断面図である。尚、図3(a)〜図3(c)の図中においてレジストは省略してある。図3(c)に示すように、パッシベーション膜18に形成された開口部H1の径と電極パッド16に形成された開口部H2の径は同程度となる。尚、ドライエッチングとしてはRIEを用いることができる。
【0023】
更に、以上の工程で使用したレジストをマスクとして、次に層間絶縁膜14及び絶縁膜12をエッチングして、図4(a)に示すように基板10を露出させる。図4(a)は、層間絶縁膜14及び絶縁膜12をエッチングして、基板10の一部を露出させた状態を示す断面図である。この後、開口マスクとして使用してきたパッシベーション膜18上に形成したレジストを、剥離液或いはアッシング等により剥離する。
【0024】
尚、上記プロセスにおいては、同一のレジストマスクを用いてエッチングを繰り返したが、各エッチング工程終了後、レジストをパターニングし直しても勿論良い。また、電極パッド16に形成された開口部H2を開口した後レジストを剥離し、電極パッド16の最表面のTiNをマスクにして、層間絶縁膜14及び絶縁膜12をエッチングし、図4(a)に示すように基板10を露出せしめることも可能である。更に付け加えるならば、各エッチング時の選択比を考慮して、レジストを厚膜化しておくことが必要である。
【0025】
以上の工程が終了すると、パッシベーション膜18をマスクとして、ドライエッチングにより、図4(b)に示すように基板10を穿孔する。尚、ここでは、ドライエッチングとしてRIEのほかにICP(Inductively Coupled Plasma)を用いることができる。図4(b)は、基板10を穿孔して、孔部H3を形成した状態を示す断面図である。
【0026】
図4(b)に示す通り、パッシベーション膜18をマスクとして基板10を穿孔しているため、基板10に形成される孔部H3の径はパッシベーション膜18に形成された開口部H1の径と同程度となる。その結果、パッシベーション膜18に形成された開口部H1の径、電極パッド16に形成された開口部H2の径、及び基板10に形成された孔部H3の径は、ほぼ同一になる。尚、孔部H3の深さは、最終的に形成する半導体チップの厚みに応じて適宜設定される。
【0027】
また、図4(b)に示したように、基板10に孔部H3を形成すると、ドライエッチングによりパッシベーション膜18の一部がエッチングされ、その膜厚が薄くなっていることが分かる。ここで、孔部H3を形成するときに、エッチングによりパッシベーション膜18が除去されて、電極パッド16又は層間絶縁膜14が露出した状態になると、後工程を進める上で、又は、半導体装置としての信頼性を確保する上で好ましくない。このため、図3(a)に示した状態において、パッシベーション膜18の膜厚が2μm以上に設定される。
【0028】
以上の工程が終了すると、次に、パッシベーション膜18上並びに孔部H3の内壁及び底面に絶縁膜20を形成する。図5(a)は、電極パッド16の上方並びに孔部H3の内壁及び底面に絶縁膜20を形成した状態を示す断面図である。この絶縁膜20は、電流リークの発生、酸素及び水分等による基板10の浸食等を防止するために設けられ、PECVD(Plasma Enhanced Chemical Vapor Deposition)を用いて形成した正珪酸四エチル(Tetra Ethyl Ortho Silicate:Si(OC2H5)4:以下、TEOSという)、即ちPE−TEOS、及び、オゾンCVDを用いて形成したTEOS、即ちO3−TEOS、又はCVDを用いて形成した酸化シリコンを用いることができる。尚、絶縁膜20の厚みは、例えば1μmである。
【0029】
続いて、スピンコート法、ディッピング法、スプレーコート法等の方法によりレジスト(図示省略)をパッシベーション膜18上の全面に塗布する。或いは、ドライフィルムレジストを用いても良い。尚、このレジストは、電極パッド16の一部の上方を開口するために用いるものであり、フォトレジスト、電子線レジスト、X線レジストの何れであってもよく、ポジ型又はネガ型の何れであってもよい。
【0030】
パッシベーション膜18上にレジストを塗布すると、プリベークを行った後で、所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行い、電極パッド16の上方以外の部分並びに孔部H3及びその周辺部のみにレジストが残された形状、例えば孔部H3を中心とした円環形状にレジストをパターニングする。レジストのパターニングが終了すると、ポストベークを行った後で、エッチングにより電極パッド16の一部を覆う絶縁膜20及びパッシベーション膜18を除去し、電極パッド16の一部を開口する。尚、エッチングにはドライエッチングを適用することが好ましい。ドライエッチングは、反応性イオンエッチング(RIE:Reactive Ion Etching)であってもよい。また、エッチングとしてウェットエッチングを適用してもよい。尚、このとき、電極パッド16を構成する第4層16dも併せて除去する。
【0031】
図5(b)は、電極パッド16を覆う絶縁膜20及びパッシベーション膜18の一部を除去した状態を示す断面図である。図5(b)に示すように、電極パッド16の上方は開口部H4となり、電極パッド16の一部が露出した状態となる。この開口部H4によって、後の工程で形成される接続端子(電極部)24と電極パッド16とを接続することができる。従って、開口部H4は孔部H3が形成された部位以外の部位に形成されていればよい。また、隣接していても良い。
【0032】
本実施形態では、電極パッド16のほぼ中央に孔部H3(開口部H1)を形成する場合を例に挙げている。よって、開口部H4は、この孔部H3を取り囲むように、つまり電極パッド16の露出面積を大きくすることが電極パッド16と、後に形成される接続端子との接続抵抗を小さくする上で好ましい。また、孔部H3の形成場所は電極パッドのほぼ中央でなくても良く、複数の孔が形成されていても良い。尚、電極パッド16を覆う絶縁膜20及びパッシベーション膜18の一部を除去して、電極パッド16の一部を露出させると、除去する際に用いたレジストを剥離液により剥離する。
【0033】
以上説明した工程を経て図2(b)に示す孔部H3が形成される。基板10に孔部H3を形成すると、次に基板10の能動面10a全面に感光性ポリイミドを塗布してプリベークを行った後で、所定のパターンが形成されたマスクを用いて感光性ポリイミドに対して露光処理及び現像処理を行い、感光性ポリイミドを所定形状にパターニングする。その後、ポストベークを行って応力緩和層26を形成する(第5工程)。この応力緩和層26は、基板10を含む半導体チップの熱膨張係数と半導体チップが搭載される基板等との熱膨張係数との差によって生ずる応力を緩和するために設けられる。
【0034】
以上の工程が終了すると、図2(d)に示す通り、応力緩和層26が形成された基板10に下地膜22を形成する工程が行われる。図2(d)は、基板10上に応力緩和層26を形成した状態を示す断面図である。ここで、下地膜22は基板10の上面全面に形成されるため、図5(b)に示す電極パッド16の露出部並びに孔部H3の内壁及び底部にも下地膜22が形成される。ここで、下地膜22は、バリア層及びシード層からなり、まずバリア層を形成した後で、バリア層上にシード層を形成することで成膜される。バリア層は、例えばTiWから形成され、シード層はCuから形成される。これらは、例えばIMP(イオンメタルプラズマ)法、又は、真空蒸着、スパッタリング、イオンプレーティング等のPVD(Physical Vapor Deposition)法いて形成される。
【0035】
図6(a)は、孔部H3内に下地膜22を形成した状態を示す断面図である。図6(a)に示すように、下地膜22は、電極パッド16と絶縁膜20との段差STを十分にカバーして、電極パッド16上と絶縁膜20上(孔部H3の内部を含む)に連続的に形成される。尚、下地膜22を構成するバリア層の膜厚は、例えば100nm程度であり、シード層の膜厚は、例えば数百nm程度である。このように、本実施形態では後述する接続端子24と再配置配線32とを形成する上で必要となる下地膜22が一度の工程で基板10上に形成されるため、製造プロセスを簡略化することができる。
【0036】
下地膜22の形成が終了すると、基板10の能動面10a上にメッキレジストを塗布し、接続端子24を形成する部分のみが開口した状態にパターニングしてメッキレジストパターン28を形成する。図2(e)はメッキレジストパターンを形成した状態を示す断面図である。その後、Cu電解メッキを行って、図2(f)に示す通り基板10の孔部H3及びメッキレジストパターン28の開口部にCu(銅)を埋め込み、接続部としての接続端子24を形成する(第1工程)。図2(f)は、Cu電解メッキを行って接続端子24を形成した状態を示す断面図である。
【0037】
接続端子24が形成されると、図2(g)に示す通り、基板10上に形成されているメッキレジストパターン28を剥離する。図2(g)は、接続端子24を形成した後にメッキレジストパターン28を剥離した状態を示す断面図である。また、図6(b)は、形成された接続端子24の構成の詳細を示す断面図である。図2(g)に示す通り、接続端子24は基板10の能動面10aに突出した突起状の形状であるとともに、その一部が基板10内に埋め込まれた形状である。また、図6(b)に示す通り、符号Cを付した箇所において、接続端子24は電極パッド16と電気的に接続されている。
【0038】
基板10の能動面10a側に応力緩和層26及び接続端子24を形成すると、次に、基板10の能動面10a側に再配置配線を形成する工程が行われる。図7は、本発明の一実施形態による半導体装置の製造方法において再配置配線32を形成する工程を示す工程図である。この工程においては、まず、基板10上の全面、即ち接続端子24及び下地膜22上にメッキレジストを塗布し、再配置配線32を形成する部分のみが開口した状態にパターニングして、図7(a)に示す通り再配置メッキレジストパターン30を形成する。その後、Cu電解メッキを行って図7(b)に示す通り下地膜22を介して応力緩和層26上に再配置配線を形成する(第6工程)。図7(b)は再配置配線32を形成した状態を示す断面図である。この再配置配線32は応力緩和層26上のみに形成される訳ではなく、応力緩和層26から接続端子24の形成位置まで延在した形状に形成され、接続端子24と電気的に接続される。
【0039】
再配置配線32を形成すると、基板10上に形成されている再配置メッキレジストパターン30を剥離する。その後、再配置配線32を含めて基板10の能動面10a側全体をエッチングすることで、シード層をエッチバックする。ここで、再配置配線32の膜厚はシード層の膜厚よりも20倍程度厚いため、エッチバックにより再配置配線32が完全にエッチングされることはない。
【0040】
次に、Cu(銅)からなる再配置配線32はRIEによりエッチングされないため、いわば再配置配線32をマスクとしてRIEを用いてシード層をエッチングする。これにより、再配置配線32の直下にあるバリア層のみが残り、不要部のバリア層がエッチングされる。尚、ウェットエッチングによりバリア層及びシード層をエッチングする場合には、再配置配線32を形成するCu(銅)の耐性があるエッチング液を用いる必要がある。
【0041】
ここで、下地膜22の不要部とは、例えば接続端子24と再配置配線32とが形成されている部分以外の部分、即ち下地膜22が露出している部分である。以上のように、本実施形態では接続端子24と再配置配線32との各々を形成する上で必要となる下地膜22のエッチングが一度の工程で行われるため、製造プロセスを簡略化することができる。
【0042】
図7(c)は、再配置配線32を形成して下地膜22の不要部をエッチングした状態を示す断面図である。図7(c)に示した例では、再配置配線32間における下地膜22がエッチングされていることが分かる。図8は、本発明の一実施形態において再配置配線32が形成された基板10の上面図である。尚、図8においては、基板10の能動面10aに設定された複数の区画領域SAの内の1つのみを図示している。図8に示す通り、ショット領域の対向する一対の辺に沿って接続端子24が配列されて形成されており、各々の接続端子24に一端が接続された状態で再配置配線32が形成されている。また、再配置配線32各々の他端はパッド34が形成されている。
【0043】
以上の工程が完了すると、基板10の裏面10bをエッチングして基板10の厚みを減ずる工程が行われる。図9は、基板10の裏面をエッチングして基板10の厚みを減する工程を示す工程図である。本実施形態では、基板10の厚みを50μm程度に減じているが、この程度まで基板10の厚みを減ずると基板10の強度が低下して反りが生じたり又は基板10が破損することがある。このため、基板10の厚みを減じても基板10の強度を保つため基板10の能動面10a側(再配置配線32が形成された側)に支持部材を取り付けてある。
【0044】
図9(a)は、基板10の能動面側に支持部材を取り付けた状態を示す断面図である。本実施形態においては、支持部材として粘着樹脂40と平坦なガラス基板42とを用いている。粘着樹脂40は基板10の能動面側10aに形成された接続端子24、応力緩和層26、及び再配置配線32等の凹凸を吸収するためのものであり、熱硬化性樹脂又はUV(紫外線)硬化樹脂等の硬化性樹脂を用いることが好ましい。また、ガラス基板42は基板10の強度を保つとともに、薄板化した基板10の裏面に対する処理を行う上で取り扱いを容易にするためのものである。尚、基板10は、後工程における処理で基板10の割れが生じない程度に強度が高く、両面の平坦性が高いものを用いることが好ましい。
【0045】
基板10の能動面10a側に粘着樹脂40及びガラス基板42を取り付けるには、まず液状の粘着樹脂40をスピンコート等の塗布方法を用いて基板10の能動面10a側に塗布する。次に、塗布した粘着樹脂40に対して加熱又はUV照射を行って粘着樹脂40を硬化させる。粘着樹脂40の硬化後、粘着樹脂40上に接着剤を塗布してガラス基板42を粘着樹脂40に接着する(第7工程)。
【0046】
粘着樹脂40及びガラス基板42の取り付けが完了すると、基板10の裏面10bに処理を行って基板10を薄板化し、基板10内に埋め込み形成された接続端子24を吐出させる工程が行われる(第2工程)。基板10を薄板化するために基板10の裏面10bに対して行う処理方法は、裏面研磨又は裏面エッチングを用いることができるが、ここではエッチングにより基板10を薄板化する方法を例に挙げて説明する。
【0047】
基板10の裏面10bのエッチングは、基板10の厚みが50μm程度となり接続端子24の基板10の裏面10bからの突出量が所定量(例えば、20μm程度)になるまで行う。本実施形態では一度のエッチング処理でエッチング処理を完了するのではなく、異なるエッチング処理を2度行っている。これは、エッチングに要する時間を短縮して効率化を図るとともに、基板10の厚み及び接続端子24の突出量を精確に制御するためである。
【0048】
本実施形態では、最初に行うエッチング(第1エッチング工程)において、基板10を例えば四百数十μmエッチングして、基板10の厚みが接続端子24の埋め込み深さよりも僅かに厚く、接続端子24が基板10の裏面から露出していない状態にする。図9(b)は、基板10に対して第1エッチング工程を行った状態を示す断面図である。そして、次に行うエッチング(第2エッチング工程)において、接続端子24を基板10の裏面から突出させ、基板10の厚みが50μm程度であり、接続端子24の基板10の裏面からの突出量が20μm程度である状態にする。図9(c)は、基板10に対して第2エッチング工程を行った状態を示す断面図である。
【0049】
上記の第1エッチング工程では、エッチング量が多いため、効率化の観点からエッチング率(レート)を高く設定する必要がある。次に行うエッチング(第2エッチング工程)においては、基板10の厚み及び接続端子24の突出量を精確に制御するため、第1エッチング工程でのエッチング率よりも低いエッチング率でエッチングを行う必要がある。基板10の裏面をエッチングする場合には、第1、第2エッチング工程ともドライエッチング若しくはウェットエッチングを行っても良く、第1、第2エッチングでドライエッチングとウェットエッチングとを切り替えるようにしても良い。
【0050】
また、第1エッチング工程でウェットエッチングを行う場合には、エッチング液として弗硝酸(HF(弗化水素)+HNO3(硝酸))を用いることができる。エッチング液として弗硝酸を用いる場合には、HFとHNO3との体積比を1:4.5に設定し、液温25℃に設定すると、約37.8μm/minのエッチング率が得られる。ウェットエッチングとしては、例えばディップ方式を用いたエッチング又はスピンエッチング装置を用いたエッチングを用いることができる。スピンエッチング装置を用いる場合には枚葉処理が可能となる。
【0051】
基板10に対して第1、第2エッチング工程を行う際に、ウェットエッチングを行うか、又はドライエッチングを行うかは、エッチング面積を考慮した各々のエッチングレート、バッチ処理又は枚葉処理を行うことができるか否か等を考慮して、総合的に効率よくエッチングすることができるエッチング法を選択すればよい。尚、ウェットエッチングはエッチングレートがエッチング面積に左右されないが、ドライエッチングはエッチング面積によりエッチングレートが左右される。
【0052】
第1、第2エッチング工程を行って基板10の裏面10bのエッチングが完了すると、基板10の裏面10bから接続端子24が20μm程度突出している状態となるのは前述した通りであるが、絶縁膜20及び下地膜22(詳細は図6参照)があるため接続端子24そのものは露出した状態にはなっていない。このため、次工程において、基板10の裏面から突出した状態にある絶縁膜20及び下地膜22を順にエッチングする工程が行われる。絶縁膜20は酸化膜ドライエッチングでエッチングし、下地膜22はメタルドライエッチング又はウェットエッチングによりエッチングする。図9(d)は、絶縁膜20及び下地膜22をエッチングした状態を示す断面図である。
【0053】
図10は、基板10、絶縁膜20、及び下地膜22をエッチングした後の接続電極26付近の状態の詳細を示す断面図である。図10に示すように、接続端子24が薄板化された基板10の裏面から突出した状態になる。接続端子24の基板10の能動面10側に突出している部分及び基板10の裏面10bから突出している部分の高さは20μm程度であり、基板10の厚みは50μm程度である。尚、ここでは絶縁膜20及び下地膜22をエッチングにより除去する場合を例に挙げて説明したが、研磨により除去することもできる。
【0054】
基板10の薄板化が終了すると、基板10の裏面10bに位置合わせ用マークとしてのアライメントマークAMを形成する工程が行われる(第10工程)。詳細は後述するが、このアライメントマークAMは基板10上に半導体チップを積層する際の基準となるマークである。図11は、アライメントマークAMを形成した基板10の裏面10bを示す底面図である。
【0055】
本実施形態においては、図11に示す通りアライメントマークAMは各区画領域SA毎に2個ずつ形成される。アライメントマークAMは、レーザ光による焼き付け、レジストを用いたパターニング、又はインクによる描画により形成する。尚、図11においては区画領域SAを破線で図示しているが、実際には基板10の裏面10bには露出した接続端子24のみが露出した状態となっているだけであり、薄板化した基板10の裏面10bからショット領域の位置を特定することはできない。このため、基板10の裏面10bに突出している接続端子24の配列を検出し、この検出結果から区画領域SAの配列を求めて各区画領域SA毎にアライメントマークAMを形成する。
【0056】
以上で半導体チップが積層される基板10を処理する工程が終了する。次に、基板10に積層される半導体チップを製造する第2処理工程について説明する。
【0057】
〔第2処理工程〕
図12は、第1処理工程で処理を行った基板10上に積層する半導体チップを製造する製造工程を示す図である。半導体チップは、応力緩和層26、再配置配線32、及びアライメントマークAMを形成する以外は、上述した第1処理工程とほぼ同様の工程を行って製造される。このため、以下の説明では工程順を簡単に説明し、その詳細については説明を省略する。
【0058】
図12(a)に示す基板50は、例えばSi(シリコン)基板であり、図12に示す基板10と同様に能動面50aには複数の区画領域(ショット領域)が設定されており、各々の区画領域内には、トランジスタ、メモリ素子、その他の電子素子並びに電気配線及び電極パッド等からなる電子回路が形成されている。一方、基板50の裏面50bにはこれらの電子回路は形成されていない。
【0059】
この基板50に対して、第1処理工程と同様に、まず電極パッドを開口して基板50を穿孔して孔部H10を形成する工程が行われる。図12(b)は、基板50を穿孔して孔部H10を形成した状態を示す断面図である。尚、電極パッドの開口及び孔部H10の形成は、図3及び図4に示す工程と同様の工程で行われる。次に、孔部H10の底面及び内壁を含め基板50の能動面50a側に絶縁膜、並びにバリア層及びシード層からなる下地膜を順に形成する。図12(c)は、基板50の能動面50a側に絶縁膜及び下地膜を形成した状態を示す断面図である。尚、図12(c)においては、下地膜52のみを図示しており、絶縁膜につては図示を省略している。尚、絶縁膜及び下地層52の形成は、図5〜図6(a)に示した工程と同様の工程で行われる。
【0060】
次に、基板50の能動面50a上にメッキレジストを塗布し、接続端子54を形成する部分のみが開口した状態にパターニングしてメッキレジストパターン56を形成する。図12(d)はメッキレジストパターンを形成した状態を示す断面図である。その後、Cu電解メッキを行って、図12(e)に示す通り基板50の孔部H10及びメッキレジストパターン56の開口部にCu(銅)を埋め込み、貫通電極となる接続端子54を形成する。図12(e)は、Cu電解メッキを行って接続端子54を形成した状態を示す断面図である。
【0061】
接続端子54が形成されると、図12(f)に示す通り、基板50上に形成されているメッキレジストパターン56を剥離する。図12(f)は、接続端子54を形成した後にメッキレジストパターン56を剥離した状態を示す断面図である。次に、形成した接続端子54上に無鉛ハンダ(Sn/Ag)58(図12(f)参照)を形成する。この無鉛ハンダ58は、上述した第1処理工程で処理を行った基板10に半導体チップを積層する際に、半導体チップの貫通電極としての接続端子54と基板10の接続端子24とを接合するためのものである。
【0062】
以上の工程が終了すると、基板50の能動面50a側に図9に示す粘着樹脂40及びガラス基板42と同様の支持部材を取り付け、図9に示す工程と同様の工程を行って基板50の薄板化を行う。薄板化の工程を終了すると、支持部材を取り外した後でレーザ又はブレードにより基板50を切断して、個々の半導体チップ60に分離する。以上の工程を経て半導体チップ60が製造される。
【0063】
以上で基板10に積層させる半導体チップ60が製造される。次に、半導体チップ60を基板10上に積層する第3処理工程について説明する。
【0064】
〔第3処理工程〕
第1処理工程を終えた基板10は、図9(d)に示す通り、基板10の能動面10a側に粘着樹脂40及びガラス基板42が取り付けられ、基板10の裏面10bにアライメントマークAMが形成された状態である。この基板10に対して第2処理工程で製造された半導体チップ60を積層するには、まず半導体チップ60の貫通電極としての接続端子54に形成された無鉛ハンダ58上に接合活性剤(フラックス)を塗布する。フラックスは、半導体チップ60を基板10上に積層したときに、半導体チップ60を保持することができる程度の粘度及び量が必要となる。
【0065】
次に、基板10の裏面10bに形成されたアライメントマークAMの位置を検出し、この検出結果に基づいて半導体チップ60を積層すべき位置に搬送し、半導体チップ60と基板10との位置合わせを行って、半導体チップ60を基板10の裏面10b側に積層する。このとき、半導体チップ60に形成された各接続電極54及び無鉛ハンダ58は、半導体チップ60が積層された位置に形成されている各接続端子24上に位置し、半導体チップ60は無鉛ハンダ58上に塗布されたフラックスの粘着力で保持される。
【0066】
次に、アライメントマークAMの検出結果に基づいて、次に積層すべき半導体チップ60を積層すべき位置に搬送し、基板10の裏面10b上に積層された半導体チップ60上に半導体チップ60を積層する。半導体チップ60の積層はアライメントマークAMを基準として行われているため、複数段に亘って半導体チップ60を積層する場合であっても高い精度で位置合わせを行うことができる。
【0067】
この工程を繰り返して複数段に亘り半導体チップ60を積層する。以上の工程を、基板10の他の位置(半導体チップ60を積層すべき位置)について同様に行い、基板10の複数箇所において半導体チップ60を積層する。尚、積層する半導体チップ60の段数は任意の段数で良い。また、積層順は積層すべき位置の全てについて1段目の半導体チップ60の積層が完了してから2段目の半導体チップ60を積層するようにしても良い。このようにして基板10の裏面10bに複数の半導体チップ60を積層する。
【0068】
半導体チップ60の積層が完了すると、基板10に形成された接続電極24と半導体チップ60に形成された接続電極54との接合、及び半導体チップ60に形成された接続電極54同士の接合が行われる。この接合工程においては、半導体チップ60が積層された基板60をリフロー装置に入れて、接続電極24及び接続電極54並びに接続電極54同士を無鉛ハンダ58により接合する。これにより、接続電極24と接続電極54とが電気的に接続される(第3工程)。接続電極24と接続電極54との接合及び接続電極54同士の接合をリフローで一括して行うことで、接合に要する時間を短縮することができ製造効率の向上を図ることができる。
【0069】
図13は、基板10に形成された接続電極24と半導体チップ60に形成された接続電極54とが接合されて基板10上に半導体チップ60が積層された状態を示す断面図である。図13を参照すると、接続電極24と接続電極54とがほぼ一直線上に配列されて接合されていることが分かる。また、図13に示す通り、基板10に形成された接続端子24及び半導体チップ60に形成された接続端子54の高さは100μm程度の高さであるため、基板10上に3段の半導体チップ60を積層しても、基板10を含めた半導体装置の高さは500μm以下となり、高集積化されていることが分かる。
【0070】
以上の工程が終了すると、積層した半導体チップ60及び基板10をトランスファーモールドにより一括して封止する工程が行われる(この工程は第4工程の一部である)。図14は、基板10及び半導体チップ60を封止した状態を示す図である。図14(a)に示す通り、封止は基板10に粘着樹脂40及びガラス基板42が取り付けられた状態で行われる。封止樹脂62は基板10の裏面全体を覆い、且つ半導体チップ60の全てが封止されるように形成されていることが分かる。
【0071】
基板10及び半導体チップ60の封止が完了すると、基板10から粘着樹脂40及びガラス基板42を取り外す工程が行われる(第8工程)。これらを取り外す場合には、まず、ガラス基板42側からガラス基板42と粘着樹脂40とを接着している接着剤にレーザ光を照射し、粘着樹脂40からガラス基板42を取り外す。次に、粘着樹脂40を除去するための除去テープを粘着樹脂40に貼り付け、除去テープの端部を略基板10に沿って又は基板10から離れる方向に引いて粘着樹脂40を取り外す。
【0072】
粘着樹脂40及びガラス基板42を取り外しが完了すると、再配置配線32の一部に形成されたパッド34(図8参照)上のみが開口されたソルダレジストを形成する。そして、パッド34上に第2接続部としてのバンプ36を形成し、最後にパッド34に対するバンプ36の固着強度を高めるために、基板10上に根本補強樹脂を形成する。図14(b)は、バンプ36を形成した状態を示す断面図であり、図15は、パッド34上にバンプ36を形成した状態を示す上面図である。尚、図15においては1つのショット領域のみを図示している。図15に示すように、バンプ36を形成することで、基板10に形成された接続端子24のピッチ及び配列を変換することができる。
【0073】
以上の工程が終了すると、基板10のショット領域SA間を切断して個々の半導体装置に分離する(この工程は第4工程の一部である)。基板10の切断方法は、例えばレーザを用いた切断方法又はダイシング等の切断方法を用いることができる。図16は、本発明の一実施形態により製造された半導体装置を示す断面図である。
【0074】
図16に示すように、半導体装置は接続部としての接続端子24が形成された第1半導体チップとしての基板10上に、貫通電極としての接続端子54が形成された第2半導体チップとしての半導体チップ60が複数積層された構造である。貫通電極54と接続電極24とは電気的に接続されている。また基板10には能動面10a側に応力緩和層26、再配置配線32、及び第2接続部としてのバンプ36が形成されている。また、本実施形態の半導体装置は、半導体チップ60の面に平行な面内における封止樹脂62の寸法が基板10の平面寸法と同一寸法とになるという特徴的な構成となっている。尚、図16において、64は根本補強樹脂である。
【0075】
以上説明したように、本発明の一実施形態による半導体装置の製造方法は、基板10を切断せずに、いわゆるウェハの状態の基板10上に半導体チップ60を積層し、積層した半導体チップ60を一括して封止し、切断して個々の半導体装置にしているため、製造工程を簡略化することができる。また、薄板化した基板10上に薄板化した半導体チップ60を積層しているため高集積化が可能である。更に、基板10に再配置配線32及びバンプ36を形成しているため、基板10に形成された接続端子26のピッチ及び配列の変換か可能となり、半導体装置を搭載するガラスエポキシ等の基板の配線の自由度が増し、更に高集積化が可能となる。
【0076】
〔電子機器〕
本発明の実施形態による半導体装置を有する電子機器として、図17にはノート型パーソナルコンピュータ200、図18には携帯電話300が示されている。半導体装置各電子機器の筐体内部に配置される。また、電子機器は、上記のノート型コンピュータ及び携帯電話に限られる訳ではなく、種々の電子機器に適用することができる。例えば、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ(PC)及びエンジニアリング・ワークステーション(EWS)、ページャ、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、POS端末、タッチパネルを備えた装置等の電子機器に適用することが可能である。
【0077】
以上、本発明の一実施形態による半導体装置の製造方法、半導体装置、及び電子機器、本発明は上記実施形態に制限されず、本発明の範囲内で自由に変更することができる。例えば、上記実施形態においては、図4(b)に示した基板10を穿孔する方法としてドライエッチング又はICP(Inductively Coupled Plasma)を用いる方法を挙げたが、選択比が得られればエッチング液を用いたウェットエッチングにより行っても良い。
【0078】
また、孔部H3の内壁及び底面に形成する絶縁膜20としてPE−TEOS、O3−TEOS、酸化シリコンを挙げたが、これ以外にもSiN等の絶縁性を有するものであれば組成は問わない。また、絶縁膜20の形成方法は、CVD以外にスパッタ等を用いることができる。
【0079】
上記実施形態では、Cu電解メッキを用いて基板10に接続端子24を形成する場合を例に挙げて説明したが、無電解メッキ又はスパッタ等の方法によって形成することも可能である。また、上記実施形態においては、基板10に孔部H3を形成してから応力緩和層26を形成し、その後に接続端子24を形成するようにしていたが、基板10に対する孔部H3の形成及び接続端子24の形成を完了した後で、基板10上に応力緩和層26を形成するようにしても良い。
【0080】
また、上記実施形態においては、基板10の薄板化する際に基板10の支持部材として粘着樹脂40及びガラス基板42を用いていたが、基板10の反り及び割れ等が生じない強度が得られれば、支持フィルムその他の変形しにくい素材のものを基板10の能動面10a側に接着することも可能である。
【0081】
また、上記実施形態においては、無鉛ハンダ58を用いて半導体チップ60と基板10との接合(電気的接続)及び半導体チップ60同士の接合を行っていたが、無鉛ハンダに代えて金等の金属又は合金を用いても良い。更には、半導体チップ60と基板10との接合及び半導体チップ60同士の接合は、フリップチップボンディングにより行っても良い。
【0082】
また、上記実施形態においては、基板10に取り付けた粘着樹脂40と取り外す際に粘着テープを用いていたが、粘着樹脂40の種類に応じて有機溶剤を用いて取り外す方法、熱又はUVを照射して剥離する方法を用いることができる。
【0083】
更に、上記実施形態においては、基板10上に同種の半導体チップ60を複数積層する場合を例に挙げて説明したが、基板10上に積層する半導体チップは異種のものを積層しても良い。例えば、基板10上に半導体チップ60を1つ積層した後で、半導体チップ60上に半導体チップ60に形成された電子回路とは異なる電子回路が形成された半導体チップ(本発明にいう第3半導体チップ)を積層するようにしても良い。この第3半導体チップの寸法は第2半導体チップと等しくなくとも良いが、全体が封止樹脂で封止される必要がある。
【図面の簡単な説明】
【図1】本発明の一実施形態による半導体装置の製造方法において処理対象として用いられる基板の上面図である。
【図2】本発明の一実施形態による半導体装置の製造方法において応力緩和層26及び接続端子24を形成する工程を示す工程図である。
【図3】本発明の一実施形態による半導体装置の製造方法により処理される基板10の表面部分の詳細を示す断面図である。
【図4】本発明の一実施形態による半導体装置の製造方法により処理される基板10の表面部分の詳細を示す断面図である。
【図5】本発明の一実施形態による半導体装置の製造方法により処理される基板10の表面部分の詳細を示す断面図である。
【図6】本発明の一実施形態による半導体装置の製造方法により処理される基板10の表面部分の詳細を示す断面図である。
【図7】本発明の一実施形態による半導体装置の製造方法において再配置配線32を形成する工程を示す工程図である。
【図8】本発明の一実施形態において再配置配線32が形成された基板10の上面図である。
【図9】基板10の裏面をエッチングして基板10の厚みを減する工程を示す工程図である。
【図10】基板10、絶縁膜20、及び下地膜22をエッチングした後の接続電極26付近の状態の詳細を示す断面図である。
【図11】アライメントマークAMを形成した基板10の裏面10bを示す底面図である。
【図12】第1処理工程で処理を行った基板10上に積層する半導体チップを製造する製造工程を示す図である。
【図13】基板10に形成された接続電極24と半導体チップ60に形成された接続電極54とが接合されて基板10上に半導体チップ60が積層された状態を示す断面図である。
【図14】基板10及び半導体チップ60を封止した状態を示す図である。
【図15】パッド34上にバンプ36を形成した状態を示す上面図である。
【図16】本発明の一実施形態により製造された半導体装置を示す断面図である。
【図17】本発明の実施形態による電子機器の一例を示す図である。
【図18】本発明の実施形態による電子機器の他の例を示す図である。
【符号の説明】
10……基板(第1半導体チップ)
10a……能動面
10b……裏面
24……接続端子(接続部)
26……応力緩和層
32……再配置配線
36……バンプ(第2接続部)
40……粘着樹脂(支持部材)
42……ガラス基板(支持部材)
54……貫通電極
60……半導体チップ(第2半導体チップ)
62……封止樹脂(樹脂)
AM……アライメントマーク(位置合わせ用マーク)
Claims (13)
- 電子回路が形成された能動面を有する基板の当該能動面側に、前記電子回路の外部電極となる接続部を埋め込み形成する第1工程と、
前記基板の裏面に処理を施して前記基板を薄板化し、前記接続部の一部を露出させる第2工程と、
貫通電極が形成された半導体チップを一つ又は複数前記基板の裏面側に積層し、当該貫通電極と前記基板の裏面側に露出した前記接続部とを電気的に接続する第3工程と、
前記基板上に積層された前記半導体チップを封止した後、前記基板を切断して個々の半導体装置に分離する第4工程と
を含むことを特徴とする半導体装置の製造方法。 - 前記第2工程の前に、
前記基板の前記能動面側に応力緩和層を形成する第5工程と、
前記応力緩和層上に前記接続部と電気的に接続される再配置配線を形成する第6工程と
を含むことを特徴とする請求項1記載の半導体装置の製造方法。 - 前記第4工程は、前記基板上の異なる位置に積層された複数の半導体チップを一括して封止する工程を含むことを特徴とする請求項2記載の半導体装置の製造方法。
- 前記第2工程を行う前に前記基板の能動面側に前記基板を支持する支持部材を取り付ける第7工程と、
前記第4工程における封止後に前記第7工程で取り付けた支持部材を取り外す第8工程と
を含むことを特徴とする請求項2又は請求項3記載の半導体装置の製造方法。 - 前記第8工程後に前記応力緩和層上に形成された前記再配置配線の一部に、第2の外部電極となる第2接続部を形成する第9工程を含むことを特徴とする請求項4記載の半導体装置の製造方法。
- 前記第2工程と前記第3工程との間に前記基板の裏面に位置合わせ用マークを形成する第10工程を含み、
前記第3工程は、前記位置合わせ用マークを用いて前記基板に対する前記半導体チップの位置合わせを行ってから、前記基板上に前記半導体チップを積層することを特徴とする請求項1から請求項5の何れか一項に記載の半導体装置の製造方法。 - 請求項1から請求項6の何れか一項に記載の半導体装置の製造方法を用いて製造されたことを特徴とする半導体装置。
- 電子回路が形成された能動面と、当該能動面側及び裏面側に露出しており前記電子回路の外部電極となる接続部とを有する第1半導体チップと、
前記第1半導体チップの前記裏面側に露出した前記接続部と電気的に接続された貫通電極を有し、前記第1半導体チップに積層された第2半導体チップと
を備えることを特徴とする半導体装置。 - 前記第1半導体チップは、前記能動面側に形成された応力緩和層と、
前記応力緩和層上に形成され、前記接続部と電気的に接続された再配置配線と、
前記再配置配線の一部に形成された前記電子回路の第2の外部電極となる第2接続部と
を備えることを特徴とする請求項8記載の半導体装置。 - 前記第2半導体チップは、前記第1半導体チップの平面寸法と同一寸法を有する樹脂で封止されていることを特徴とする請求項8又は請求項9記載の半導体装置。
- 前記第2半導体チップに形成された貫通電極と電気的に接続された貫通電極を有し、前記第2半導体チップに積層された、前記第2半導体チップとは異なる第3半導体チップを備えることを特徴とする請求項8又は請求項9記載の半導体装置。
- 前記第2半導体チップ及び前記第3半導体チップは、前記第1半導体チップの平面寸法と同一寸法を有する樹脂で封止されていることを特徴とする請求項11記載の半導体装置。
- 請求項7から請求項12の何れか一項に記載の半導体装置を有することを特徴とする電子機器。
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