JP2011119615A - 配線基板及びその製造方法並びに半導体パッケージ - Google Patents

配線基板及びその製造方法並びに半導体パッケージ Download PDF

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Abstract

【課題】製造コストの増大を抑制でき、かつ、微細配線に対応可能な配線基板及びその製造方法並びに前記配線基板を有する半導体パッケージを提供する。
【解決手段】本配線基板は、積層された複数のセラミック層及び内部配線を備え、前記内部配線と電気的に接続された電極が一方の面から露出しているセラミック基板と、主面に形成された配線パターンと、一端が前記配線パターンと電気的に接続され、他端が前記主面の反対側に位置する裏面から露出しているビアフィルと、を含む配線層を備えたシリコン基板と、を有し、前記シリコン基板の前記裏面は、前記セラミック基板の前記一方の面に陽極接合され、前記シリコン基板の前記ビアフィルは、前記セラミック基板の前記電極と直接接合されている。
【選択図】図４

Description

本発明は、シリコンとセラミックとを有する配線基板及びその製造方法、並びに前記配線基板を有する半導体パッケージに関する。
従来より、配線基板上に、はんだバンプ等を介して半導体チップを搭載した半導体パッケージが知られている。このような半導体パッケージにおいて、配線基板は、半導体チップとマザーボード等の実装基板とを接続する際のインターポーザとして機能する。以下、図面を参照しながら、インターポーザとして機能する配線基板を有する従来の半導体パッケージについて例示する。
図１は、従来の半導体パッケージを例示する断面図である。図１を参照するに、半導体パッケージ５００において、配線基板１００の略中央部には、はんだバンプ３００を介して半導体チップ２００が実装され、アンダーフィル樹脂４００で封止されている。
配線基板１００は、第１配線層１１０、第１絶縁層１４０、第２配線層１２０、第２絶縁層１５０、第３配線層１３０、ソルダーレジスト層１６０が順次積層された構造である。第１配線層１１０と第２配線層１２０とは、第１絶縁層１４０に設けられた第１ビアホール１４０ｘを介して電気的に接続されている。第２配線層１２０と第３配線層１３０とは、第２絶縁層１５０に設けられた第２ビアホール１５０ｘを介して電気的に接続されている。
ソルダーレジスト層１６０の開口部１６０ｘ内に露出する第３配線層１３０上には、はんだボール等の外部接続端子１７０が形成されている。第１配線層１１０は、半導体チップ２００の電極パッド２２０と接続される電極パッドとして機能する。外部接続端子１７０は、マザーボード等の実装基板と接続される端子として機能する。なお、配線基板１００は、配線幅やビアホール径等の制約により、多層になることが一般的である。
半導体チップ２００は、半導体基板２１０と、電極パッド２２０とを有する。半導体基板２１０は、例えばシリコン（Ｓｉ）等からなる基板に半導体集積回路（図示せず）が形成されたものである。電極パッド２２０は、半導体基板２１０の一方の側に形成されており、半導体集積回路（図示せず）と電気的に接続されている。
配線基板１００の第１配線層１１０と半導体チップ２００の電極パッド２２０とは、はんだバンプ３００を介して電気的に接続されている。半導体チップ２００と配線基板１００の対向する面の間には、アンダーフィル樹脂４００が充填されている。
続いて、従来の半導体パッケージの製造方法について簡単に説明する。図２及び図３は、従来の半導体パッケージの製造工程を例示する図である。図２及び図３において、図１と同一部品については、同一符号を付し、その説明は省略する場合がある。
始めに、図２に示す工程では、それぞれ周知の方法で作製された配線基板１００と半導体チップ２００とを用意する。配線基板１００の第１配線層１１０上には、プレソルダー４１０が形成されている。半導体チップ２００の電極パッド２２０上には、プレソルダー４２０が形成されている。
次いで、図３に示す工程では、配線基板１００の第１配線層１１０側と半導体チップ２００の電極パッド２２０側とを対向させて、プレソルダー４１０と４２０とが対応する位置に来るように配置する。そして、プレソルダー４１０と４２０を例えば２３０℃に加熱し、はんだを融解させることにより、はんだバンプ３００を形成する。
次いで、図３下側に示す構造体において、半導体チップ２００と配線基板１００の対向する面の間にアンダーフィル樹脂４００を充填することにより、図１に示す半導体チップ２００を搭載した半導体パッケージ５００が完成する。なお、アンダーフィル樹脂４００の硬化収縮の影響により配線基板１００に反りが生じるため、配線基板１００にはある程度以上の厚さが必要である。
半導体パッケージ５００は、外部接続端子１７０を介してマザーボード等の実装基板と接続される。このように、半導体パッケージ５００において、配線基板１００は、半導体チップ２００とマザーボード等の実装基板とを接続する際のインターポーザとして機能する。
特表２００３−５０３８５５号公報
しかしながら、ダウンサイジングの進化の中で、半導体チップの微細化が進んでいるため、半導体チップを搭載するインターポーザ側にも微細配線が要求され、図１に示すような従来の配線基板では対応が困難になりつつある。そこで、微細配線に対応可能なシリコンをベースとした多層構造のインターポーザが検討されているが、多層構造にするためには製造設備に対する投資額が大きくなり、製造コストが増大するという問題があった。
本発明は、上記の点に鑑みてなされたものであり、製造コストの増大を抑制でき、かつ、微細配線に対応可能な配線基板及びその製造方法並びに前記配線基板を有する半導体パッケージを提供することを課題とする。
本配線基板は、積層された複数のセラミック層及び内部配線を備え、前記内部配線と電気的に接続された電極が一方の面から露出しているセラミック基板と、主面に形成された配線パターンと、一端が前記配線パターンと電気的に接続され、他端が前記主面の反対側に位置する裏面から露出しているビアフィルと、を含む配線層を備えたシリコン基板と、を有し、前記シリコン基板の前記裏面は、前記セラミック基板の前記一方の面に陽極接合され、前記シリコン基板の前記ビアフィルは、前記セラミック基板の前記電極と直接接合されていることを要件とする。
本配線基板の製造方法は、積層された複数のセラミック層及び内部配線を備え、前記内部配線と電気的に接続された電極が一方の面から露出しているセラミック基板を準備する第１工程と、シリコンからなる基板本体を準備し、前記セラミック基板の前記一方の面に前記基板本体を陽極接合する第２工程と、前記基板本体の前記陽極接合された面の反対面に、前記電極と電気的に接続する配線層を形成する第３工程と、を有することを要件とする。
本半導体パッケージは、本発明に係る配線基板の前記シリコン基板の前記主面に半導体チップが搭載されたことを要件とする。
開示の技術によれば、製造コストの増大を抑制でき、かつ、微細配線に対応可能な配線基板及びその製造方法並びに前記配線基板を有する半導体パッケージを提供することができる。
従来の半導体パッケージを例示する断面図である。 従来の半導体パッケージの製造工程を例示する図（その１）である。 従来の半導体パッケージの製造工程を例示する図（その２）である。 第１の実施の形態に係る配線基板を例示する断面図である。 第１の実施の形態に係る配線基板の製造工程を例示する図（その１）である。 第１の実施の形態に係る配線基板の製造工程を例示する図（その２）である。 第１の実施の形態に係る配線基板の製造工程を例示する図（その３）である。 第１の実施の形態に係る配線基板の製造工程を例示する図（その４）である。 第１の実施の形態に係る配線基板の製造工程を例示する図（その５）である。 第１の実施の形態に係る配線基板の製造工程を例示する図（その６）である。 第１の実施の形態に係る配線基板の製造工程を例示する図（その７）である。 第１の実施の形態に係る配線基板の製造工程を例示する図（その８）である。 第１の実施の形態に係る配線基板の製造工程を例示する図（その９）である。 第１の実施の形態に係る配線基板の製造工程を例示する図（その１０）である。 第１の実施の形態に係る配線基板の製造工程を例示する図（その１１）である。 第１の実施の形態に係る配線基板の製造工程を例示する図（その１２）である。 第１の実施の形態に係る配線基板の製造工程を例示する図（その１３）である。 第１の実施の形態に係る配線基板の製造工程を例示する図（その１４）である。 第２の実施の形態に係る配線基板を例示する断面図である。 第２の実施の形態に係る配線基板の製造工程を例示する図（その１）である。 第２の実施の形態に係る配線基板の製造工程を例示する図（その２）である。 第２の実施の形態に係る配線基板の製造工程を例示する図（その３）である。 第２の実施の形態に係る配線基板の製造工程を例示する図（その４）である。 第２の実施の形態に係る配線基板の製造工程を例示する図（その５）である。 第２の実施の形態に係る配線基板の製造工程を例示する図（その６）である。 第３の実施の形態に係る配線基板の製造工程を例示する図（その１）である。 第３の実施の形態に係る配線基板の製造工程を例示する図（その２）である。 第３の実施の形態に係る配線基板の製造工程を例示する図（その３）である。 第３の実施の形態に係る配線基板の製造工程を例示する図（その４）である。 第３の実施の形態に係る配線基板の製造工程を例示する図（その５）である。 第１の実施の形態の変形例に係る配線基板におけるセラミック基板とシリコン基板との接続部を拡大して例示する断面図である。 第２及び第３の実施の形態の変形例に係る配線基板におけるセラミック基板とシリコン基板との接続部を拡大して例示する断面図である。 第４の実施の形態に係る半導体パッケージを例示する断面図である。 第４の実施の形態に係る配線基板の製造工程を例示する図（その１）である。 第４の実施の形態に係る配線基板の製造工程を例示する図（その２）である。 第４の実施の形態の変形例１に係る半導体パッケージを例示する断面図である。 第４の実施の形態の変形例２に係る半導体パッケージを例示する断面図である。 第４の実施の形態の変形例３に係る半導体パッケージを例示する断面図である。
以下、図面を参照して発明を実施するための形態について説明する。
〈第１の実施の形態〉
［第１の実施の形態に係る配線基板の構造］
図４は、第１の実施の形態に係る配線基板を例示する断面図である。図４を参照するに、配線基板１０は、セラミック基板２０上にシリコン基板３０が陽極接合された構造を有し、セラミック基板２０には外部接続端子２９が設けられている。なお、陽極接合については後述する。
配線基板１０の平面形状は例えば矩形状であり、その寸法は、例えば幅１５ｍｍ（Ｘ方向）×奥行き１５ｍｍ（Ｙ方向）程度とすることができる。セラミック基板２０の厚さ（Ｚ方向）は、例えば５０〜１０００μｍ程度とすることができる。シリコン基板３０の厚さ（Ｚ方向）は、例えば５０〜５００μｍ程度とすることができる。以下、配線基板１０を構成するセラミック基板２０、外部接続端子２９及びシリコン基板３０について詳説する。
セラミック基板２０は、第１配線層２１と、第１セラミック層２２と、第２配線層２３と、第２セラミック層２４と、第３配線層２５と、第３セラミック層２６と、電極２７と、ソルダーレジスト層２８とを有する。セラミック基板２０において、第１セラミック層２２、第２セラミック層２４、及び第３セラミック層２６は、絶縁層として用いられている。セラミック基板２０は、所謂ＬＴＣＣ（Low Temperature Co-fire Ceramic）と呼ばれる低温同時焼結セラミック多層基板である。
第１配線層２１は、第１セラミック層２２の一方の面に形成されている。第１配線層２１の材料としては、例えば銅（Ｃｕ）等を用いることができる。第１配線層２１の材料として、銀（Ａｇ）や金（Ａｕ）等を用いても構わない。第１配線層２１の厚さは、例えば５μｍ程度とすることができる。
第１セラミック層２２の材料としては、例えば酸化ナトリウム（Ｎａ２Ｏ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ホウ素（Ｂ２Ｏ３）、二酸化珪素（ＳｉＯ２）を含むガラスにアルミナコージェライトを添加したもの等を用いることができる。後述する陽極接合を行う観点からすると、酸化ナトリウム（Ｎａ２Ｏ）は３％程度含まれていることが好ましい。
ここで、コージェライトとは、酸化マグネシウム（ＭｇＯ）と酸化アルミニウム（Ａｌ２Ｏ３）と二酸化珪素（ＳｉＯ２）とを含む化合物であり、組成の一例として２ＭｇＯ・２Ａｌ２Ｏ３・５ＳｉＯ２を挙げることができる。又、アルミナコージェライトとは、コージェライトに酸化アルミニウム（Ａｌ２Ｏ３）を配合したものである。
なお、アルミナコージェライトの添加量を変えることにより、第１セラミック層２２のＣＴＥ（Coefficient of thermal expansion、熱膨張率）を調整することができる。第１セラミック層２２のＣＴＥを調整する技術的な意義については、後述する。第１セラミック層２２の厚さは、例えば１０μｍ程度とすることができる。
第２配線層２３は、第１セラミック層２２の他方の面に形成されている。第２配線層２３は、第１セラミック層２２を貫通し第１配線層２１の上面を露出する第１ビアホール２２ｘ内に充填されたビアフィル、及び第１セラミック層２２上に形成された配線パターンを含んで構成されている。第２配線層２３は、第１ビアホール２２ｘ内に露出した第１配線層２１と電気的に接続されている。第２配線層２３の材料としては、例えば銅（Ｃｕ）等を用いることができる。第２配線層２３の材料として、銀（Ａｇ）や金（Ａｕ）等を用いても構わない。第２配線層２３を構成する配線パターンの厚さは、例えば５μｍ程度とすることができる。
第２セラミック層２４は、第１セラミック層２２上に、第２配線層２３を覆うように形成されている。第２セラミック層２４の材料としては、例えば酸化ナトリウム（Ｎａ２Ｏ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ホウ素（Ｂ２Ｏ３）、二酸化珪素（ＳｉＯ２）を含むガラスにアルミナコージェライトを添加したもの等を用いることができる。後述する陽極接合を行う観点からすると、酸化ナトリウム（Ｎａ２Ｏ）は３％程度含まれていることが好ましい。第２セラミック層２４の厚さは、例えば１０μｍ程度とすることができる。
第３配線層２５は、第２セラミック層２４上に形成されている。第３配線層２５は、第２セラミック層２４を貫通し第２配線層２３の上面を露出する第２ビアホール２４ｘ内に充填されたビアフィル、及び第２セラミック層２４上に形成された配線パターンを含んで構成されている。第３配線層２５は、第２ビアホール２４ｘ内に露出した第２配線層２３と電気的に接続されている。第３配線層２５の材料としては、例えば銅（Ｃｕ）等を用いることができる。第３配線層２５の材料として、銀（Ａｇ）や金（Ａｕ）等を用いても構わない。第３配線層２５を構成する配線パターンの厚さは、例えば５μｍ程度とすることができる。
第３セラミック層２６は、第２セラミック層２４上に、第３配線層２５を覆うように形成されている。第３セラミック層２６の材料としては、例えば酸化ナトリウム（Ｎａ２Ｏ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ホウ素（Ｂ２Ｏ３）、二酸化珪素（ＳｉＯ２）を含むガラスにアルミナコージェライトを添加したもの等を用いることができる。後述する陽極接合を行う観点からすると、酸化ナトリウム（Ｎａ２Ｏ）は３％程度含まれていることが好ましい。第３セラミック層２６の厚さは、例えば１０μｍ程度とすることができる。
電極２７は、第３セラミック層２６を貫通し第３配線層２５の上面を露出する第３ビアホール２６ｘ内に充填されたビアフィルを含んで構成されている。電極２７の面２７ａは、第３セラミック層２６の面２６ａと略面一とされている。つまり、電極２７の面２７ａは、第３セラミック層２６の面２６ａから露出している。電極２７は、第３ビアホール２６ｘ内に露出した第３配線層２５と電気的に接続されている。電極２７の材料としては、例えば銅（Ｃｕ）等を用いることができる。電極２７の材料として、銀（Ａｇ）や金（Ａｕ）等を用いても構わない。電極２７の厚さは、例えば５μｍ程度とすることができる。
ソルダーレジスト層２８は、第１セラミック層２２の一方の面に、第１配線層２１を覆うように形成されている。ソルダーレジスト層２８は開口部２８ｘを有し、第１配線層２１の一部はソルダーレジスト層２８の開口部２８ｘ内に露出している。ソルダーレジスト層２８の材料としては、例えばエポキシ系樹脂やイミド系樹脂等を含む感光性樹脂組成物等を用いることができる。ソルダーレジスト層２８の厚さは、例えば１５μｍ程度とすることができる。
必要に応じ、開口部２８ｘ内に露出する第１配線層２１上に、金属層等を形成してもよい。金属層の例としては、Ａｕ層や、Ｎｉ／Ａｕ層（Ｎｉ層とＡｕ層をこの順番で積層した金属層）、Ｎｉ／Ｐｄ／Ａｕ層（Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）等を挙げることができる。
外部接続端子２９は、セラミック基板２０のソルダーレジスト層２８の開口部２８ｘ内に露出する第１配線層２１上に（第１配線層２１上に金属層等が形成されている場合には、金属層等の上に）形成されている。
平面視において、外部接続端子２９の形成されている領域は、後述する開口部３４ｘ内に露出している配線層３３（半導体チップと接続される電極パッドとして機能する）の形成されている領域の周囲に拡張されている。つまり、半導体チップが接続される領域の周囲にも外部接続端子２９が位置するように、第１配線層２１〜第３配線層２５を引き回している。このように、配線基板１０は、所謂ファンアウト構造を有する。
隣接する外部接続端子２９のピッチは、隣接する開口部３４ｘ内に露出している配線層３３のピッチ（例えば８０μｍ程度）よりも拡大することが可能となり、例えば４００μｍ程度とすることができる。但し、配線基板１０は、目的に応じて所謂ファンイン構造を有しても構わない。
外部接続端子２９は、マザーボード等の実装基板（図示せず）に設けられたパッドと電気的に接続される端子として機能する。外部接続端子２９としては、例えば、はんだボール等を用いることができる。はんだボールの材料としては、例えばＰｂを含む合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。なお、外部接続端子２９として、リードピンを用いても構わない。
但し、第１の実施の形態では外部接続端子２９を形成しているが、外部接続端子２９は必ずしも形成する必要はない。要は、必要なときに外部接続端子２９等を形成できるように、第１配線層２１の一部がソルダーレジスト層２８から露出し、パッドとして用いることができるようにされていれば十分である。
シリコン基板３０は、基板本体３１と、絶縁層３２と、第１金属層３３ａと第２金属層３３ｂとを含む配線層３３と、ガイドレジスト層３４と、第３金属層３５とを有する。
基板本体３１は、シリコンから構成されている。基板本体３１の厚さは、例えば５０〜５００μｍ程度とすることができる。ビアホール３１ｘは、基板本体３１の面３１ａ（主面）から面３１ｂ（裏面）に貫通し、セラミック基板２０の電極２７の面２７ａを露出する貫通孔である。ビアホール３１ｘの配設ピッチは、適宜選択することが可能であるが、例えば８０μｍ程度とすることができる。ビアホール３１ｘは、例えば平面視において（基板本体３１の面３１ａ又は３１ｂ側から見て）円形であり、その直径は、例えば１０〜２００μｍ程度とすることができる。
絶縁層３２は、基板本体３１の面３１ａ及びビアホール３１ｘの内側面に形成されている。絶縁層３２は、基板本体３１と配線層３３との間を絶縁するための膜である。絶縁層３２の材料としては、ベンゾシクロブテン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、ポリイミド（ＰＩ）等の絶縁樹脂を用いることができる。絶縁層３２の厚さは、例えば２〜３０μｍ程度とすることができる。
配線層３３は、第１金属層３３ａと第２金属層３３ｂとを含んで構成されている。配線層３３は、ビアホール３１ｘ内に絶縁層３２を介して充填されたビアフィル、及び基板本体３１の面３１ａに絶縁層３２を介して形成された配線パターンを含んで構成されている。配線層３３は、セラミック基板２０の電極２７と電気的に接続されている。なお、シリコン基板３０とセラミック基板２０との界面には、電極２７の面２７ａの部分を除いて、陽極接合により生じた二酸化珪素（ＳｉＯ２）の薄い膜（図示せず）が存在している。
配線層３３は、シリコンから構成された基板本体３１に半導体プロセスにより形成可能であるため、超微細なビアホール及び超微細な配線パターンとすることができる。配線層３３を構成する配線パターンは、例えばライン／スペース＝１／１μｍ〜１０／１０μｍ程度とすることができる。配線層３３を構成する配線パターンの厚さは、例えば１〜１０μｍ程度（ライン／スペース＝１／１μｍ〜１０／１０μｍ程度の場合）とすることができる。
ガイドレジスト層３４は、基板本体３１の面３１ａに形成された絶縁層３２上に、配線層３３を覆うように形成されている。ガイドレジスト層３４は開口部３４ｘを有し、配線層３３の一部はガイドレジスト層３４の開口部３４ｘ内に露出している。開口部３４ｘ内に露出している配線層３３は、半導体チップと接続される電極パッドとして機能する。ガイドレジスト層３４の材料としては、例えばベンゾシクロブテン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、ポリイミド（ＰＩ）等の絶縁樹脂を用いることができる。ガイドレジスト層３４の材料として、エポキシ系樹脂やイミド系樹脂等を含む感光性樹脂組成物等を用いても構わない。ガイドレジスト層３４の厚さは、例えば５〜３０μｍ程度とすることができる。
第３金属層３５は、ガイドレジスト層３４の開口部３４ｘ内に露出する配線層３３上に形成されている。第３金属層３５は、開口部３４ｘ内に露出している配線層３３が半導体チップと接続される際の接続信頼性を向上するために設けられている。従って、ガイドレジスト層３４に覆われている配線層３３上には第３金属層３５を形成しなくても構わない。第３金属層３５の例としては、Ａｕ層や、Ｎｉ／Ａｕ層（Ｎｉ層とＡｕ層をこの順番で積層した金属層）、Ｎｉ／Ｐｄ／Ａｕ層（Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）等を挙げることができる。又、第３金属層３５の他の例としては、例えばＳｎＡｇやＳｎＡｇＣｕ等のはんだめっきを挙げることができる。但し、仕様によっては、ガイドレジスト層３４の開口部３４ｘ内に露出する配線層３３上に第３金属層３５を形成しなくても構わない。
このように、配線基板１０は、半導体チップ（図示せず）とマザーボード等の実装基板（図示せず）とを接続するインターポーザとしての機能を有する。ところで、シリコン基板３０のＣＴＥは、略３ｐｐｍ／℃程度である。又、シリコン基板３０側に接続される半導体チップがシリコンである場合のＣＴＥも、略３ｐｐｍ／℃程度である。このように、半導体チップとシリコン基板３０のＣＴＥが略一致しているため、半導体チップとシリコン基板３０とを接続する際等に加熱されても、ＣＴＥの違いに起因する熱応力（ストレス）が半導体チップとシリコン基板３０との接続部に生じ難い。そのため、半導体チップとシリコン基板３０との接続信頼性を高めることができる。
一方、セラミック基板２０側に接続される、主に樹脂基板からなるマザーボード等の実装基板のＣＴＥは、およそ１８ｐｐｍ／℃程度である。前述のように、シリコン基板３０のＣＴＥは、およそ３ｐｐｍ／℃程度であるから、シリコン基板３０とマザーボード等の実装基板との間に配置されるセラミック基板２０のＣＴＥは、３ｐｐｍ／℃〜１８ｐｐｍ／℃の間であることが好ましい。
セラミック基板２０において、シリコン基板３０側からマザーボード等の実装基板側に近づくにつれてＣＴＥを徐々に増加させることがより好ましい。一例を挙げれば、シリコン基板３０に最も近い第３セラミック層２６のＣＴＥは４ｐｐｍ／℃〜７ｐｐｍ／℃程度とし、マザーボード等の実装基板に最も近い第１セラミック層２２のＣＴＥは１４ｐｐｍ／℃〜１７ｐｐｍ／℃程度とし、その中間に配置される第２セラミック層２４のＣＴＥは８ｐｐｍ／℃〜１３ｐｐｍ／℃程度とするが如くである。なお、前述のように、各セラミック層のＣＴＥは、アルミナコージェライトの添加量を変えることにより調整することができる。
このように、セラミック基板２０においてシリコン基板３０側からマザーボード等の実装基板側に近づくにつれてＣＴＥを徐々に増加させて、マザーボード等の実装基板のＣＴＥとマザーボード等の実装基板に最も近い第１セラミック層２２のＣＴＥとを略一致させると、マザーボード等の実装基板とセラミック基板２０とを接続する際等に加熱されても、ＣＴＥの違いに起因する熱応力（ストレス）がマザーボード等の実装基板とセラミック基板２０との接続部に生じ難い。そのため、マザーボード等の実装基板とセラミック基板２０との接続信頼性を高めることができる。
又、同様の理由により、シリコン基板３０とセラミック基板２０との接続部、及びセラミック基板２０内にもＣＴＥの違いに起因する熱応力（ストレス）が生じ難いため、各接続部の接続信頼性を高めることができる。
以上が、セラミック基板２０及びシリコン基板３０を有する配線基板１０の構造である。
［第１の実施の形態に係る配線基板の製造方法］
続いて、第１の実施の形態に係る配線基板の製造方法について説明する。図５〜図１８は、第１の実施の形態に係る配線基板の製造工程を例示する図である。図５〜図１８において、図４と同一部分については、同一符号を付し、その説明は省略する場合がある。
始めに、図５に示す工程では、セラミック基板２０Ｓと基板本体３１Ｓとを準備する。セラミック基板２０Ｓは、最終的に個片化されてセラミック基板２０（図４参照）となる複数の領域を有する基板である。セラミック基板２０Ｓは、所謂ＬＴＣＣ（Low Temperature Co-fire Ceramic）と呼ばれる低温同時焼結セラミック多層基板である。なお、セラミック基板２０Ｓには外部接続端子２９が形成されているが、必ずしもこの時点で形成されていなくてもよく、必要な時に形成すればよい。
セラミック基板２０Ｓの有する各セラミック層の材料としては、例えば酸化ナトリウム（Ｎａ２Ｏ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ホウ素（Ｂ２Ｏ３）、二酸化珪素（ＳｉＯ２）を含むガラスにアルミナコージェライトを添加したもの等を用いることができる。後述する陽極接合を行う観点からすると、酸化ナトリウム（Ｎａ２Ｏ）は３％程度含まれていることが好ましい。セラミック基板２０Ｓの平面形状は例えば円形とすることができ、その直径は例えば６インチ（約１５０ｍｍ）、８インチ（約２００ｍｍ）、１２インチ（約３００ｍｍ）等とすることができる。セラミック基板２０Ｓの厚さは、例えば５０〜１０００μｍ程度とすることができる。
セラミック基板２０Ｓは、例えば以下のようにして作製することができる。始めに、例えば酸化ナトリウム（Ｎａ２Ｏ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ホウ素（Ｂ２Ｏ３）、二酸化珪素（ＳｉＯ２）を含むガラスの粉末にアルミナコージェライトの粉末を添加した材料に有機バインダーと溶剤を加え、混錬しスラリーを作り成膜装置でシート化する。成膜装置より吐出したスラリーは、キャリアテープ上に塗布され乾燥ゾーンを通過した後グリーンシートとなり、所定のサイズに切断される。次に、このグリーンシートに最終的にビアホールとなる穴を開け、最終的にビアフィル及び配線パターンとなる導電材料を印刷した後に積層し、焼結することにより、セラミック基板２０Ｓが作製される。
基板本体３１Ｓは、最終的に個片化されてシリコン基板３０の基板本体３１（図４参照）となる複数の領域を有する基板である。基板本体３１Ｓとしては、例えば６インチ（約１５０ｍｍ）、８インチ（約２００ｍｍ）、１２インチ（約３００ｍｍ）等のシリコンウェハを所定の厚さに薄型化したもの等を用いることができる。基板本体３１Ｓの厚さは、例えば５０〜５００μｍ程度とすることができる。なお、セラミック基板２０Ｓ及び基板本体３１Ｓの平面形状は円形ではなくても良く、例えば矩形であっても構わない。
次いで、図６に示す工程では、セラミック基板２０Ｓの面２６ａ側と基板本体３１Ｓの面３１ｂ側とを陽極接合により貼り合わせる。具体的には、例えば２５０℃〜４００℃程度の高温環境下でセラミック基板２０Ｓと基板本体３１Ｓとを当接させる。そして、セラミック基板２０Ｓと基板本体３１Ｓとの間に、セラミック基板２０Ｓに対して基板本体３１Ｓが高電位になるように直流電源４０から、例えば５００〜１０００Ｖ程度の高電圧を印加する。
これにより、セラミック基板２０Ｓに含まれる酸化ナトリウム（Ｎａ２Ｏ）がＮａ＋とＯ２−とにイオン化し、Ｎａ＋はセラミック基板２０Ｓ中を直流電源４０の−側に、Ｏ２−はセラミック基板２０Ｓ中を基板本体３１Ｓ側に移動する。一方、基板本体３１Ｓに含まれるシリコン（Ｓｉ）は正電荷を帯びたＳｉ４＋となって基板本体３１Ｓ中をセラミック基板２０Ｓ側に移動する。
その結果、セラミック基板２０Ｓと基板本体３１Ｓとの間に静電引力が発生し、基板本体３１Ｓの正電荷を帯びたＳｉ４＋とセラミック基板２０Ｓの負電荷を帯びたＯ２−とが、セラミック基板２０Ｓと基板本体３１Ｓとの界面で化学結合し、セラミック基板２０Ｓと基板本体３１Ｓとが貼り合わされる。なお、セラミック基板２０Ｓと基板本体３１Ｓとの界面には、二酸化珪素（ＳｉＯ２）の薄い膜（図示せず）が形成される。
このように、陽極接合を行うためには、セラミック基板２０Ｓは、酸化ナトリウム（Ｎａ２Ｏ）を含有している必要がある。又、酸化ナトリウム（Ｎａ２Ｏ）の含有量は３％程度であることが好ましい。
次いで、図７に示す工程では、基板本体３１Ｓの面３１ａに、セラミック基板２０Ｓの電極２７に対応する開口部４１ｘを有するレジスト層４１を形成する。具体的には、基板本体３１Ｓの面３１ａに、例えばエポキシ系樹脂やイミド系樹脂等を含む感光性樹脂組成物からなる液状又はペースト状のレジストを塗布する。或いは、基板本体３１Ｓの面３１ａに、例えばエポキシ系樹脂やイミド系樹脂等を含む感光性樹脂組成物からなるフィルム状のレジストをラミネートする。そして、塗布又はラミネートしたレジストを露光、現像することで開口部４１ｘを形成する。これにより、開口部４１ｘを有するレジスト層４１が形成される。なお、予め開口部４１ｘを形成したフィルム状のレジストを基板本体３１Ｓの面３１ａにラミネートしても構わない。開口部４１ｘは電極２７に対応する位置に形成されるが、その配設ピッチは、例えば８０μｍ程度とすることができる。開口部４１ｘは、例えば平面視において（基板本体３１Ｓの面３１ａ又は３１ｂ側から見て）円形であり、その直径は、例えば１０〜２００μｍ程度とすることができる。
次いで、図８に示す工程では、図７に示すレジスト層４１をマスクとして基板本体３１Ｓをエッチングすることにより、電極２７の面２７ａを露出するビアホール３１ｘを形成する。そして、図７に示すレジスト層４１を除去する。ビアホール３１ｘは、例えばＳＦ６を用いた反応性イオンエッチング（DRIE：Deep Reactive Ion Etch）等の異方性エッチング法により形成することができる。ビアホール３１ｘの配設ピッチは、開口部４１ｘの配設ピッチに対応し、例えば８０μｍ程度とすることができる。ビアホール３１ｘは、例えば平面視において（基板本体３１Ｓの面３１ａ又は３１ｂ側から見て）円形であり、その直径は、開口部４１ｘの直径に対応し、例えば１０〜２００μｍ程度とすることができる。
次いで、図９に示す工程では、基板本体３１Ｓの面３１ａ上及びビアホール３１ｘ内に、絶縁層３２を形成する。絶縁層３２の材料としては、ベンゾシクロブテン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、ポリイミド（ＰＩ）等の絶縁樹脂を用いることができる。絶縁層３２は、例えばスピンコート法等により形成することができる。絶縁層３２の厚さは、例えば２〜３０μｍ程度とすることができる。
次いで、図１０に示す工程では、絶縁層３２上に、ビアホール３１ｘに対応する位置にビアホール３１ｘよりも若干小径の開口部４２ｘを有するレジスト層４２を形成する。具体的には、絶縁層３２上に、例えばエポキシ系樹脂やイミド系樹脂等を含む感光性樹脂組成物からなる液状又はペースト状のレジストを塗布する。或いは、絶縁層３２上に、例えばエポキシ系樹脂やイミド系樹脂等を含む感光性樹脂組成物からなるフィルム状のレジストをラミネートする。そして、塗布又はラミネートしたレジストを露光、現像することで開口部４２ｘを形成する。これにより、開口部４２ｘを有するレジスト層４２が形成される。なお、予め開口部４２ｘを形成したフィルム状のレジストを基板本体３１Ｓの面３１ａにラミネートしても構わない。ここで、開口部４２ｘをビアホール３１ｘよりも若干小径とするのは、後述する図１１に示す工程で、ビアホール３１ｘの内側面を絶縁層３２で覆い基板本体３１Ｓを構成するシリコンを露出させないためである。
次いで、図１１に示す工程では、レジスト層４２をマスクとして絶縁層３２をエッチングすることにより、ビアホール３１ｘの内側面を覆う絶縁層３２を残して、ビアホール３１ｘ内の絶縁層３２を除去する。これにより、電極２７の面２７ａがビアホール３１ｘ内に露出する。その後、レジスト層４２を除去する。ビアホール３１ｘの内側面を覆う絶縁層３２の厚さは、例えば５μｍ程度とすることができる。
次いで、図１２に示す工程では、ビアホール３１ｘ内に露出した電極２７の面２７ａ、及び絶縁層３２上（ビアホール３１ｘの内側面を覆う絶縁層３２上も含む）に第１金属層３３ａを形成する。第１金属層３３ａは、例えばスパッタ法等により形成することができる。第１金属層３３ａとしては、例えばＴｉ／Ｃｕ層（Ｔｉ層とＣｕ層をこの順番で積層した金属層）やＣｒ／Ｃｕ層（Ｃｒ層とＣｕ層をこの順番で積層した金属層）等を用いることができる。第１金属層３３ａを構成する各層の厚さは、例えばＴｉ層を０．１〜０．２μｍ程度、Ｃｒ層を０．０５〜０．１μｍ程度、Ｃｕ層を０．１〜０．５μｍ程度とすることができる。
次いで、図１３に示す工程では、第１金属層３３ａ上に、配線層３３に対応する開口部４３ｘを有するレジスト層４３を形成する。具体的には、第１金属層３３ａ上に、例えばエポキシ系樹脂やイミド系樹脂等を含む感光性樹脂組成物からなる液状又はペースト状のレジストを塗布する。或いは、第１金属層３３ａ上に、例えばエポキシ系樹脂やイミド系樹脂等を含む感光性樹脂組成物からなるフィルム状のレジストをラミネートする。そして、塗布又はラミネートしたレジストを露光、現像することで開口部４３ｘを形成する。これにより、開口部４３ｘを有するレジスト層４３が形成される。なお、予め開口部４３ｘを形成したフィルム状のレジストを第１金属層３３ａ上にラミネートしても構わない。
次いで、図１４に示す工程では、開口部４３ｘ内に露出する第１金属層３３ａ上に第２金属層３３ｂを形成する。第２金属層３３ｂは、例えば第１金属層３３ａを給電層に利用した電解めっき法により形成することができる。第２金属層３３ｂとしては、例えばＣｕ層等を用いることができる。
次いで、図１５に示す工程では、第２金属層３３ｂ上に第３金属層３５を形成する。第３金属層３５は、例えば第１金属層３３ａを給電層に利用した電解めっき法により形成することができる。第３金属層３５としては、例えばＡｕ層や、Ｎｉ／Ａｕ層（Ｎｉ層とＡｕ層をこの順番で積層した金属層）、Ｎｉ／Ｐｄ／Ａｕ層（Ｎｉ層とＰｄ層とＡｕ層をこの順番で積層した金属層）等を用いることができる。第３金属層３５として、例えばＳｎＡｇやＳｎＡｇＣｕ等のはんだめっきを用いても構わない。但し、仕様に応じて、第３金属層３５は形成しなくても構わない。第３金属層３５の厚さは、例えば０．５〜５μｍ程度とすることができる。
なお、第３金属層３５は、配線層３３が半導体チップと接続される際の接続信頼性を向上するために設けられている。そのため、最終的にガイドレジスト層３４から露出しない部分には第３金属層３５を形成する必要はない。そこで、予め最終的にガイドレジスト層３４から露出しない部分の配線層３３をマスクしてから第３金属層３５を形成することが好ましい。これにより、第３金属層３５を構成するＡｕ等の材料コストを削減することができる。
次いで、図１６に示す工程では、図１５に示すレジスト層４３を除去した後、第２金属層３３ｂをマスクにして、第２金属層３３ｂに覆われていない部分の第１金属層３３ａをエッチングにより除去する。これにより、第１金属層３３ａ及び第２金属層３３ｂを含み、ビアホール３１ｘ内に絶縁層３２を介して充填されたビアフィル、及び基板本体３１Ｓの面３１ａに絶縁層３２を介して形成された配線パターンを含んで構成される配線層３３が形成される。
配線層３３を構成する配線パターンは、例えばライン／スペース＝１／１μｍ〜１０／１０μｍ程度とすることができる。配線層３３を構成する配線パターンの厚さは、例えば１〜１０μｍ程度（ライン／スペース＝１／１μｍ〜１０／１０μｍ程度の場合）とすることができる。このように、配線層３３はセミアディティブ法により形成することができる。但し、配線層３３は、セミアディティブ法以外に、サブトラクティブ法等の各種の配線形成方法を用いて形成しても構わない。
シリコン基板３０は配線層３３のみを有し、多層化されていないため、設備投資額を抑制でき、かつ、高い歩留まりで製造することが可能となり、製造コストを低減することができる。
次いで、図１７に示す工程では、基板本体３１Ｓの面３１ａに形成された絶縁層３２上に、配線層３３を覆うように開口部３４ｘを有するガイドレジスト層３４を形成する。具体的には、例えば第３金属層３５上にマスクを配置し、基板本体３１Ｓの面３１ａに形成された絶縁層３２上にマスクを介して、例えばベンゾシクロブテン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、ポリイミド（ＰＩ）等の絶縁樹脂をスピンコート法等により塗布して硬化させる。そして、マスクを除去することで開口部３４ｘを形成する。これにより、開口部３４ｘを有するガイドレジスト層３４が形成される。第３金属層３５は、ガイドレジスト層３４の開口部３４ｘ内に露出する。ガイドレジスト層３４の厚さは、例えば２〜３０μｍ程度とすることができる。
なお、ガイドレジスト層３４の材料として、エポキシ系樹脂やイミド系樹脂等を含む感光性樹脂組成物等を用いても構わない。その場合には、基板本体３１Ｓの面３１ａに形成された絶縁層３２上に、配線層３３及び第３金属層３５を覆うように、例えばエポキシ系樹脂やイミド系樹脂等を含む感光性樹脂組成物からなるソルダーレジストを塗布する。そして、塗布したソルダーレジストを露光、現像することで開口部３４ｘを形成する。これにより、開口部３４ｘを有するガイドレジスト層３４が形成される。
次いで、図１８に示す工程では、図１７に示す構造体を所定の位置で切断して個片化することにより、図４に示すセラミック基板２０及びシリコン基板３０を有する配線基板１０が完成する。図１７に示す構造体の切断は、ダイシングブレード４４を用いたダイシング等によって行うことができる。なお、所定の位置とは、セラミック基板２０Ｓのセラミック基板２０となる複数の領域間及びそれに対応する位置の基板本体３１Ｓ等である。なお、基板本体３１Ｓは切断されて、基板本体３１となる。
以上のように、第１の実施の形態によれば、積層された複数のセラミック層及び内部配線を備え、この内部配線と電気的に接続された電極が一方の面から露出しているセラミック基板と、シリコンからなる基板本体とを準備し、セラミック基板の一方の面に基板本体の裏面を陽極接合する。そして、基板本体にセラミック基板の電極を露出するビアホールを形成し、更に基板本体の主面及びビアホールの内側面に絶縁層を形成する。そして、絶縁層が形成されたビアホールに充填されセラミック基板の電極と電気的に接続されたビアフィル及び主面に形成されビアフィルと電気的に接続された配線パターンを含む配線層を形成してシリコン基板を完成させる。その後、作製した構造体を切断して個片化し、セラミック基板及びシリコン基板を有する配線基板を作製する。
その結果、超微細なビアホール及び超微細な配線パターンが形成できるというシリコン基板の特徴と、剛性及び熱伝導性が良好であり低コストで多層化が可能であるセラミック基板の特徴を兼ね備えた配線基板を実現することができる。
又、シリコン基板は１層の配線層のみを有し、多層化されていないため、設備投資額を抑制でき、かつ、高い歩留まりで製造することが可能となる。その結果、シリコン基板とセラミック基板とを有する配線基板の製造コストを低減することが可能となるため、この配線基板を半導体チップとマザーボード等の実装基板とを接続する際のインターポーザとして機能させることにより、半導体チップの微細化に対応できるインターポーザを低コストで実現することができる。
又、陽極接合を用いることにより、シリコン基板とセラミック基板とを容易に接合することができる。
又、セラミック基板を構成する各セラミック層のＣＴＥは、アルミナコージェライトの添加量を変えることにより調整することができる。これにより、シリコン基板に近いセラミック層のＣＴＥをシリコン基板のＣＴＥに近い値とし、シリコン基板から遠いセラミック層のＣＴＥを、シリコン基板に近いセラミック層のＣＴＥよりも大きくしてマザーボード等の実装基板のＣＴＥに近い値とすることが可能となる。その結果、シリコン基板とセラミック基板との接続部、セラミック基板内の各配線層同士の接続部、及びセラミック基板とマザーボード等の実装基板との接続部にＣＴＥの違いに起因する熱応力（ストレス）が生じ難くなるため、第１の実施の形態に係る配線基板が半導体チップとマザーボード等の実装基板とのインターポーザとして機能する際に、各接続部の接続信頼性を向上することができる。
又、第１の実施の形態に係る配線基板に半導体チップを搭載した半導体パッケージを製造する際に、半導体チップはシリコン基板上に搭載されるが、半導体チップがシリコンである場合に半導体チップとシリコン基板のＣＴＥは略等しいため、ＣＴＥの違いに起因する熱応力（ストレス）が半導体チップとシリコン基板との接続部に生じ難い。その結果、半導体チップとシリコン基板との接続信頼性が十分に確保できるため、半導体パッケージを製造する際に、半導体チップとシリコン基板との間にアンダーフィル樹脂を充填する必要性が低くなる。
〈第２の実施の形態〉
［第２の実施の形態に係る配線基板の構造］
図１９は、第２の実施の形態に係る配線基板を例示する断面図である。図１９を参照するに、配線基板５０は、配線基板１０における絶縁層３２が絶縁層５２に置換されている点が配線基板１０とは異なる。配線基板５０において、配線基板１０と同一構成部分についての説明は省略する。
絶縁層５２は、基板本体３１の面３１ｃ及びビアホール３１ｚの内側面に形成されている。絶縁層５２は、基板本体３１と配線層３３との間を絶縁するための膜である。絶縁層５２としては、熱酸化膜（ＳｉＯ２）を用いることができる。絶縁層５２の厚さは、例えば１〜２μｍ程度とすることができる。
［第２の実施の形態に係る配線基板の製造方法］
続いて、第２の実施の形態に係る配線基板の製造方法について説明する。図２０〜図２５は、第２の実施の形態に係る配線基板の製造工程を例示する図である。図２０〜図２５において、図１９と同一部分については、同一符号を付し、その説明は省略する場合がある。
始めに、図２０に示す工程では、基板本体３１Ｔを準備し、基板本体３１Ｔの面３１ｃに、セラミック基板２０Ｓの電極２７に対応する開口部６１ｘを有するレジスト層６１を形成する。基板本体３１Ｔは、最終的に個片化されて基板本体３１（図１９参照）となる複数の領域を有する基板である。基板本体３１Ｔとしては、例えば薄型化されていない６インチ（約１５０ｍｍ）、８インチ（約２００ｍｍ）、１２インチ（約３００ｍｍ）等のシリコンウェハ等を用いることができる。基板本体３１Ｔの厚さは、例えば０．６２５ｍｍ（６インチの場合）、０．７２５ｍｍ（８インチの場合）、０．７７５ｍｍ（１２インチの場合）等とすることができる。但し、基板本体３１Ｔは、シリコンウェハ等の平面形状が円形の基板でなくても良く、例えば平面形状が矩形の基板であっても構わない。
レジスト層６１を形成するには、基板本体３１Ｔの面３１ｃに、例えばエポキシ系樹脂やイミド系樹脂等を含む感光性樹脂組成物からなる液状又はペースト状のレジストを塗布する。或いは、基板本体３１Ｔの面３１ｃに、例えばエポキシ系樹脂やイミド系樹脂等を含む感光性樹脂組成物からなるフィルム状のレジストをラミネートする。そして、塗布又はラミネートレジストを露光、現像することで開口部６１ｘを形成する。これにより、開口部６１ｘを有するレジスト層６１が形成される。なお、予め開口部６１ｘを形成したフィルム状のレジストを基板本体３１Ｔの面３１ｃにラミネートしても構わない。開口部６１ｘは電極２７に対応する位置に形成されるが、その配設ピッチは、例えば８０μｍ程度とすることができる。開口部６１ｘは、例えば平面視において（基板本体３１Ｔの面３１ｃ又は３１ｄ側から見て）円形であり、その直径は、例えば１０〜２００μｍ程度とすることができる。
次いで、図２１に示す工程では、図２０に示すレジスト層６１をマスクとして基板本体３１Ｔをエッチングすることにより、凹部３１ｙを形成する。そして、図２０に示すレジスト層６１を除去する。これにより、セラミック基板２０Ｓの電極２７に対応する位置に凹部３１ｙが形成される。凹部３１ｙは、例えばＳＦ６を用いた反応性イオンエッチング（DRIE：Deep Reactive Ion Etch）等の異方性エッチング法により形成することができる。凹部３１ｙの配設ピッチは、開口部６１ｘの配設ピッチに対応し、例えば８０μｍ程度とすることができる。凹部３１ｙは、例えば平面視において（基板本体３１Ｔの面３１ｃ側から見て）円形であり、その直径は、開口部６１ｘの直径に対応し、例えば１０〜２００μｍ程度とすることができる。凹部３１ｙの深さは、後述する図２３に示す工程で、貫通孔（ビアホール３１ｚ）が形成できる程度とする。
次いで、図２２に示す工程では、基板本体３１Ｔの面３１ｃ上並びに凹部３１ｙの内側面及び底面に、絶縁層５２を形成する。絶縁層５２としては、熱酸化膜（ＳｉＯ２）を用いることができる。絶縁層５２は、基板本体３１Ｔの表面近傍の温度を例えば１０００℃以上とするウェット熱酸化法により熱酸化することで形成することができる。絶縁層５２の厚さは、例えば１〜２μｍ程度とすることができる。
このように、絶縁層５２をウェット熱酸化法等の熱酸化法で形成することにより、絶縁材料をスピンコート法等で塗布する場合に比べて製造工程を簡略化することが可能となり、配線基板の製造コストを低減することができる。又、ウェット熱酸化法による絶縁層５２の形成は、ドライ熱酸化法による絶縁層５２の形成に比べて膜厚を厚くすることができる点で好適である。
但し、絶縁特性をより向上させたい場合や挿入損出を低減させたい場合には、図９に示す工程と同様に、スピンコート法等によりベンゾシクロブテン（ＢＣＢ）等からなる絶縁層を形成する方が好ましい。スピンコート法等により形成されたベンゾシクロブテン（ＢＣＢ）等からなる絶縁層は、熱酸化法より形成された絶縁層５２よりも厚くすることが可能である。絶縁層を厚くすることにより、基板本体３１Ｔと配線層３３との間の静電容量を小さくすることが可能となり、挿入損出を低減させることができる。
次いで、図２３に示す工程では、基板本体３１Ｔを面３１ｄ側から研磨又は研削して基板本体３１Ｔを薄型化する。基板本体３１Ｔの薄型化により、図２２に示す凹部３１ｙは貫通し、セラミック基板２０Ｓの電極２７に対応する位置に、内側面が絶縁層５２で被覆されたビアホール３１ｚが形成される。基板本体３１Ｔの薄型化には、例えばバックサイドグラインダー等を用いることができる。以降、薄型化後の基板本体３１Ｔを基板本体３１Ｕと称する。基板本体３１Ｕの厚さは、例えば５０〜５００μｍ程度とすることができる。
次いで、図２４に示す工程では、セラミック基板２０Ｓを準備する。セラミック基板２０Ｓの詳細については第１の実施の形態と同様であるため、その説明は省略する。次いで、図２５に示す工程では、セラミック基板２０Ｓの電極２７と基板本体３１Ｕのビアホール３１ｚとを位置合わせし、セラミック基板２０Ｓと基板本体３１Ｕとを陽極接合により貼り合わせる。陽極接合の詳細については第１の実施の形態と同様であるため、その説明は省略する。次いで、第１の実施の形態の図１２〜図１８に示す工程と同様の工程を行うことにより、図１９に示す配線基板５０が完成する。
以上のように、第２の実施の形態によれば、積層された複数のセラミック層及び内部配線を備え、この内部配線と電気的に接続された電極が一方の面から露出しているセラミック基板と、内側面が熱酸化法により形成された絶縁層で覆われたビアホールを有するシリコンからなる基板本体とを準備し、電極とビアホールの位置を合わせ、セラミック基板の一方の面に基板本体の裏面を陽極接合する。そして、絶縁層が形成されたビアホールに充填され電極と電気的に接続されたビアフィル及び主面に形成されビアフィルと電気的に接続された配線パターンを含む配線層を形成してシリコン基板を完成させる。その後、作製した構造体を切断して個片化し、セラミック基板及びシリコン基板を有する配線基板を作製する。
その結果、第１の実施の形態と同様の効果を奏するが、更に以下の効果を奏する。すなわち、基板本体と配線パターンとの間を絶縁するための絶縁層をウェット熱酸化法等の熱酸化法で形成することにより、絶縁材料をスピンコート法等で塗布する場合に比べて製造工程を簡略化することが可能となり、配線基板の製造コストを低減することができる。
〈第３の実施の形態〉
第３の実施の形態では、図１９に示す配線基板５０を、第２の実施の形態とは異なる製造方法で製造する例を示す。図２６〜図３０は、第３の実施の形態に係る配線基板の製造工程を例示する図である。図２６〜図３０において、図１９と同一部分については、同一符号を付し、その説明は省略する場合がある。
始めに、図２６に示す工程では、第２の実施の形態の図２０〜図２３と同様の工程を行うことにより、面３１ｃ上及びビアホール３１ｚの内側面に絶縁層５２が形成された基板本体３１Ｕを準備する。基板本体３１Ｕの厚さは、例えば５０〜５００μｍ程度とすることができる。又、セラミック基板２０Ｓを個片化した複数のセラミック基板２０を準備する。なお、図２６は、図２４等とは反転して描かれている。
次いで、図２７に示す工程では、各セラミック基板２０の電極２７と、対応する基板本体３１Ｕのビアホール３１ｚとを位置合わせして、基板本体３１Ｕの面３１ｄに各セラミック基板２０を配置し、各セラミック基板２０の四隅に樹脂７１を塗布して、基板本体３１Ｕの面３１ｄに各セラミック基板２０を仮固定する。各セラミック基板２０と基板本体３１Ｕとの位置合わせには、例えば高精度のフリップチップボンダー等を用いることができる。樹脂７１としては、例えばエポキシ系樹脂やポリイミド系樹脂等を用いることができる。なお、図２７において、（ａ）は断面図、（ｂ）は平面図である。
次いで、図２８に示す工程では、各セラミック基板２０と基板本体３１Ｕとを一括で陽極接合により貼り合わせる。この際、基板本体３１Ｕと電気的に接続された陽極（図示せず）と各セラミック基板２０と電気的に接続された陰極（図示せず）との間に、各セラミック基板２０に対して基板本体３１Ｕが高電位になるように直流電源４０から、例えば５００〜１０００Ｖ程度の高電圧を印加することにより、各セラミック基板２０と基板本体３１Ｕとを一括で陽極接合することができる。又、予め各セラミック基板２０の電気特性検査等を実施して良否判定をし、良品のセラミック基板２０のみを基板本体３１Ｕに陽極接合することにより、配線基板５０の歩留まりを向上させることができる。
次いで、図２９に示す工程では、各セラミック基板２０の基板本体３１Ｕの反対側に支持基板７２を貼り付ける。支持基板７２としては、耐熱性及び耐薬性に優れた材料を用いることが好ましい。又、支持基板７２としては、外部接続端子２９の高さを吸収できる柔軟性を有する材料を用いることが好ましい。支持基板７２の一例としては、熱剥離テープやＰＤＭＳ（Poly-dimethyl-siloxane）系テープ、或いは補強板にＰＤＭＳ系テープ等を貼り付けたもの等を用いることができる。支持基板７２の厚さは、例えば５００μｍ程度とすることができる。
次いで、図３０に示す工程では、図２９に示す構造体を上下反転させて支持基板７２を下側にし、第１の実施の形態の図１２〜図１８に示す工程と同様の工程を行って配線層３３等を形成した後、支持基板７２を除去して、図３０の上側に示す構造体を作製する。そして、図３０の上側に示す構造体を所定の位置で切断して個片化することにより、図１９に示すセラミック基板２０及びシリコン基板３０を有する配線基板５０が完成する。図３０の上側に示す構造体の切断は、ダイシングブレード４４を用いたダイシング等によって行うことができる。なお、所定の位置は、各セラミック基板２０を含んで個片化できればどこでもよいが、例えば、樹脂７１が塗布されている位置とすることができる。なお、基板本体３１Ｕは切断されて、基板本体３１となる。
以上のように、第３の実施の形態によれば、積層された複数のセラミック層及び内部配線を備え、この内部配線と電気的に接続された電極が一方の面から露出しているセラミック基板が個片化された複数のセラミック基板と、内側面が熱酸化法により形成された絶縁層で覆われたビアホールを有するシリコンからなる基板本体とを準備し、電極とビアホールの位置を合わせ、個片化された各セラミック基板を基板本体の一方の面に陽極接合する。そして、絶縁層が形成されたビアホールに充填されセラミック基板の電極と電気的に接続されたビアフィル及び主面に形成されビアフィルと電気的に接続された配線パターンを含む配線層を形成してシリコン基板を完成させる。その後、作製した構造体を切断して個片化し、セラミック基板及びシリコン基板を有する配線基板を作製する。
その結果、第１の実施の形態と同様の効果を奏するが、更に以下の効果を奏する。すなわち、個片化された複数のセラミック基板を基板本体の一方の面に陽極接合してから、配線基板を作製するため、予め各セラミック基板の電気特性検査等を実施して良否判定をし、良品のセラミック基板のみを基板本体に陽極接合することが可能となり、配線基板５０の歩留まりを向上させることができる。
〈第１〜第３の実施の形態の変形例〉
図３１は、第１の実施の形態の変形例に係る配線基板におけるセラミック基板とシリコン基板との接続部を拡大して例示する断面図である。図３１において、図４と同一部品については、同一符号を付し、その説明は省略する場合がある。図３２は、第２及び第３の実施の形態の変形例に係る配線基板におけるセラミック基板とシリコン基板との接続部を拡大して例示する断面図である。図３２において、図１９と同一部品については、同一符号を付し、その説明は省略する場合がある。
第１の実施の形態では、ビアホール３１ｘの直径を電極２７の面２７ａの直径と略同一とした。又、第２及び第３の実施の形態では、ビアホール３１ｚの直径を電極２７の面２７ａの直径と略同一とした。しかしながら、図３１及び図３２に示すように、ビアホール３１ｘ又は３１ｚの直径を電極２７の面２７ａの直径よりも大きくし、電極２７の面２７ａがビアホール３１ｘ又は３１ｚの底面部分に露出する配線層３３のみと接するようにすると好適である。又、この際、ビアホール３１ｘ又は３１ｚの中心軸と電極２７の面２７ａの中心軸を一致させると好適である。
このような構造とすることにより、電極２７の面２７ａと基板本体３１の裏面３１ｂ又は３１ｄとが直接接触する虞が低減され、電極２７の面２７ａと基板本体３１との絶縁を確実に図ることができる。
〈第４の実施の形態〉
第４の実施の形態では、第１の実施の形態に係る配線基板１０（図４参照）に半導体チップを搭載した半導体パッケージの例を示す。第４の実施の形態において、第１の実施の形態と共通する部分についてはその説明を省略し、第１の実施の形態と異なる部分を中心に説明する。
［第４の実施の形態に係る半導体パッケージの構造］
図３３は、第４の実施の形態に係る半導体パッケージを例示する断面図である。図３３において、図４と同一部品については、同一符号を付し、その説明は省略する場合がある。図３３を参照するに、半導体パッケージ８０は、図４に示す配線基板１０と、半導体チップ８１と、はんだバンプ９０とを有する。
半導体チップ８１は、半導体基板８２と、電極パッド８３とを有する。半導体基板８２は、例えばシリコン（Ｓｉ）やゲルマニウム（Ｇｅ）等からなる基板に半導体集積回路（図示せず）が形成されたものである。電極パッド８３は、半導体基板８２の一方の側に形成されており、半導体集積回路（図示せず）と電気的に接続されている。電極パッド８３の材料としては、例えばアルミニウム（Ａｌ）等を用いることができる。電極パッド８３の材料として、銅（Ｃｕ）とアルミニウム（Ａｌ）をこの順番で積層したもの、銅（Ｃｕ）とアルミニウム（Ａｌ）とシリコン（Ｓｉ）をこの順番で積層したもの等を用いても構わない。
はんだバンプ９０は、配線基板１０の第３金属層３５と半導体チップ８１の電極パッド８３とを電気的に接続している。はんだバンプ９０の材料としては、例えばＰｂを含む合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。以上が、第４の実施の形態に係る半導体パッケージの構造である。
［第４の実施の形態に係る半導体パッケージの製造方法］
続いて、第４の実施の形態に係る半導体パッケージの製造方法について説明する。図３４及び図３５は、第４の実施の形態に係る半導体パッケージの製造工程を例示する図である。図３４及び図３５において、図３３と同一部品については、同一符号を付し、その説明は省略する場合がある。
始めに、図３４に示す工程では、配線基板１０を準備し、第３金属層３５上にプレソルダー９１を形成する。又、半導体チップ８１を準備し、電極パッド８３上にプレソルダー９２を形成する。プレソルダー９１及び９２は、第３金属層３５上及び電極パッド８３上に、例えばＰｂを含む合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等からなるはんだペーストを塗布し、リフローを行うことにより形成することができる。
次いで、図３５に示す工程では、配線基板１０の第３金属層３５側と半導体チップ８１の電極パッド８３側とを対向させて、プレソルダー９１と９２とが対応する位置に来るように配置する。そして、プレソルダー９１及び９２を例えば２３０℃に加熱することで、プレソルダー９１及び９２は溶融して１つの合金となり、はんだバンプ９０が形成される。これにより、図３３に示す半導体パッケージ８０が完成する。
以上のように、第４の実施の形態によれば、第１の実施の形態に係る配線基板に接続端子を介して半導体チップを搭載した半導体パッケージを製造する。ここで、搭載される半導体チップがシリコンである場合には、配線基板を構成するシリコン基板と半導体チップのＣＴＥは略等しい。
その結果、配線基板と半導体チップとの接続部には、ＣＴＥの違いに起因する熱応力（ストレス）が生じ難く、配線基板と半導体チップとの接続信頼性を向上することができる。又、配線基板と半導体チップとの接続信頼性が向上した結果、半導体パッケージを製造する際に、半導体チップとシリコン基板との間にアンダーフィル樹脂を充填する工程を省略することができる。
又、配線基板のセラミック基板を構成する各セラミック層のうち、シリコン基板から遠いセラミック層のＣＴＥを、シリコン基板に近いセラミック層のＣＴＥよりも大きくし、マザーボード等の実装基板のＣＴＥに近い値とすることができる。その結果、第４の実施の形態に係る半導体パッケージをマザーボード等の実装基板と接続した場合に、配線基板とマザーボード等の実装基板との接続部には、ＣＴＥの違いに起因する熱応力（ストレス）が生じ難く、配線基板とマザーボード等との接続信頼性を向上することができる。
〈第４の実施の形態の変形例１〉
第４の実施の形態の変形例１では、第４の実施の形態に係る半導体パッケージ８０（図３３参照）の変形例を示す。第４の実施の形態の変形例１において、第４の実施の形態と共通する部分についてはその説明を省略し、第４の実施の形態と異なる部分を中心に説明する。
図３６は、第４の実施の形態の変形例１に係る半導体パッケージを例示する断面図である。図３６において、図３３と同一部品については、同一符号を付し、その説明は省略する場合がある。図３６を参照するに、半導体パッケージ８０Ａは、配線基板１０の基板本体３１に中空部９５を設け、中空部９５中にＭＥＭＳデバイス９６を埋め込んだ構造を有する。
中空部９５は、基板本体３１とセラミック基板２０とを陽極接合する前に、例えばＳＦ６を用いた反応性イオンエッチング（DRIE：Deep Reactive Ion Etch）等の異方性エッチング法により、基板本体３１に形成することができる。ＭＥＭＳデバイス９６は、第４ビアホール２６ｙ内に充填されたビアフィルにより第３配線層２５と電気的に接続されている。ＭＥＭＳデバイス９６は、基板本体３１とセラミック基板２０とを陽極接合する前に、セラミック基板２０に搭載することができる。ＭＥＭＳデバイス９６の一例としては、例えば圧力センサーや加速度センサー等を挙げることができる。半導体チップ８１は、ＭＥＭＳデバイス９６を制御する機能を有する。
以上のように、第４の実施の形態の変形例１によれば、第４の実施の形態と同様の効果を奏するが、更に以下の効果を奏する。すなわち、配線基板の基板本体に中空部を設け、中空部にＭＥＭＳデバイスを埋め込んだ構造とし、半導体チップに配線基板の有するＭＥＭＳデバイスを制御する機能を持たせることにより、ＭＥＭＳデバイスを有し、その制御が可能な半導体パッケージを実現できる。
〈第４の実施の形態の変形例２〉
第４の実施の形態の変形例２では、第４の実施の形態に係る半導体パッケージ８０（図３３参照）の他の変形例を示す。第４の実施の形態の変形例２において、第４の実施の形態と共通する部分についてはその説明を省略し、第４の実施の形態と異なる部分を中心に説明する。
図３７は、第４の実施の形態の変形例２に係る半導体パッケージを例示する断面図である。図３７において、図３３と同一部品については、同一符号を付し、その説明は省略する場合がある。図３７を参照するに、半導体パッケージ８０Ｂは、配線基板１０の基板本体３１に中空部９５を設け、中空部９５中にコンデンサ９７（チップキャパシタ）を埋め込んだ構造を有する。
中空部９５は、基板本体３１とセラミック基板２０とを陽極接合する前に、例えばＳＦ６を用いた反応性イオンエッチング（DRIE：Deep Reactive Ion Etch）等の異方性エッチング法により、基板本体３１に形成することができる。コンデンサ９７は、第４ビアホール２６ｙ内に充填されたビアフィルにより第３配線層２５と電気的に接続されている。コンデンサ９７は、半導体チップ８１の直下に形成することが好ましい。コンデンサ９７は、基板本体３１とセラミック基板２０とを陽極接合する前に、セラミック基板２０に搭載することができる。
以上のように、第４の実施の形態の変形例２によれば、第４の実施の形態と同様の効果を奏するが、更に以下の効果を奏する。すなわち、配線基板の基板本体に中空部を設け、中空部にコンデンサを埋め込んだ構造とすることにより、半導体チップ直下にコンデンサを配置することが可能になり、半導体パッケージの電気的特性を向上することできる。なお、中空部９５には、コンデンサ（チップキャパシタ）以外にも、抵抗やインダクタ等の各種電子部品を搭載することができる。
〈第４の実施の形態の変形例３〉
第４の実施の形態の変形例３では、第４の実施の形態に係る半導体パッケージ８０（図３３参照）の他の変形例を示す。第４の実施の形態の変形例３において、第４の実施の形態と共通する部分についてはその説明を省略し、第４の実施の形態と異なる部分を中心に説明する。
図３８は、第４の実施の形態の変形例３に係る半導体パッケージを例示する断面図である。図３８において、図３３と同一部品については、同一符号を付し、その説明は省略する場合がある。図３８を参照するに、半導体パッケージ８０Ｃは、配線基板１０の基板本体３１に中空部９５を設け、中空部９５を水等の冷媒が供給される冷媒流路として用いている。
中空部９５は、基板本体３１とセラミック基板２０とを陽極接合する前に、例えばＳＦ６を用いた反応性イオンエッチング（DRIE：Deep Reactive Ion Etch）等の異方性エッチング法により、基板本体３１に形成することができる。中空部９５は、半導体チップ８１の直下に形成することが好ましい。
以上のように、第４の実施の形態の変形例３によれば、第４の実施の形態と同様の効果を奏するが、更に以下の効果を奏する。すなわち、配線基板の基板本体に中空部を設け、中空部を水等の冷媒が供給される冷媒流路として用いることにより、半導体チップ直下に冷媒流路を配置することが可能になり、半導体パッケージの放熱特性を向上することできる。
以上、好ましい実施の形態について詳説したが、上述した実施の形態に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態に種々の変形及び置換を加えることができる。
例えば、複数のセラミック基板２０と基板本体３１Ｓとを準備し、基板本体３１Ｓに各セラミック基板２０を陽極接合してから、基板本体３１Ｓにビアホールを形成し、配線層を形成しても構わない。
又、第４の実施の形態及びその変形例を、配線基板５０に適用することも可能である。
１０、５０ 配線基板
２０、２０Ｓ セラミック基板
２１ 第１配線層
２２ 第１セラミック層
２２ｘ 第１ビアホール
２３ 第２配線層
２４ 第２セラミック層
２４ｘ 第２ビアホール
２５ 第３配線層
２６ 第３セラミック層
２６ａ、２７ａ、３１ａ、３１ｂ、３１ｃ、３１ｄ 面
２６ｘ 第３ビアホール
２６ｙ 第４ビアホール
２７ 電極
２８ ソルダーレジスト層
２８ｘ、３４ｘ、４１ｘ、４２ｘ、４３ｘ、６１ｘ 開口部
２９ 外部接続端子
３０ シリコン基板
３１、３１Ｓ、３１Ｔ、３１Ｕ 基板本体
３１ｘ、３１ｚ ビアホール
３１ｙ 凹部
３２、５２ 絶縁層
３３ 配線層
３３ａ 第１金属層
３３ｂ 第２金属層
３４ ガイドレジスト層
３５ 第３金属層
４１、４２、４３、６１ レジスト層
４４ ダイシングブレード
７１ 樹脂
７２ 支持基板
８０、８０Ａ、８０Ｂ、８０Ｃ 半導体パッケージ
８１ 半導体チップ
８２ 半導体基板
８３ 電極パッド
９０ はんだバンプ
９１、９２ プレソルダー
９５ 中空部
９６ ＭＥＭＳデバイス
９７ コンデンサ

Claims (17)

  1. 積層された複数のセラミック層及び内部配線を備え、前記内部配線と電気的に接続された電極が一方の面から露出しているセラミック基板と、
    主面に形成された配線パターンと、一端が前記配線パターンと電気的に接続され、他端が前記主面の反対側に位置する裏面から露出しているビアフィルと、を含む配線層を備えたシリコン基板と、を有し、
    前記シリコン基板の前記裏面は、前記セラミック基板の前記一方の面に陽極接合され、
    前記シリコン基板の前記ビアフィルは、前記セラミック基板の前記電極と直接接合されている配線基板。
  2. 前記各セラミック層は、酸化ナトリウムを含有する請求項１記載の配線基板。
  3. 前記各セラミック層は、アルミナコージェライトを含有する請求項１又は２記載の配線基板。
  4. 前記各セラミック層は、それぞれ異なる量のアルミナコージェライトを含有する請求項３記載の配線基板。
  5. 前記各セラミック層のうち、前記シリコン基板から遠いセラミック層の熱膨張係数は、前記シリコン基板に近いセラミック層の熱膨張係数よりも大きい請求項１乃至４の何れか一項記載の配線基板。
  6. 前記シリコン基板の前記裏面側には、前記セラミック基板の前記一方の面を露出する中空部が設けられている請求項１乃至５の何れか一項記載の配線基板。
  7. 前記中空部内の前記セラミック基板の前記一方の面には、ＭＥＭＳデバイスが搭載されている請求項６記載の配線基板。
  8. 前記中空部内の前記セラミック基板の前記一方の面には、コンデンサが搭載されている請求項６記載の配線基板。
  9. 前記中空部は、冷媒が供給される冷媒流路である請求項６記載の配線基板。
  10. 積層された複数のセラミック層及び内部配線を備え、前記内部配線と電気的に接続された電極が一方の面から露出しているセラミック基板を準備する第１工程と、
    シリコンからなる基板本体を準備し、前記セラミック基板の前記一方の面に前記基板本体を陽極接合する第２工程と、
    前記基板本体の前記陽極接合された面の反対面に、前記電極と電気的に接続する配線層を形成する第３工程と、を有する配線基板の製造方法。
  11. 前記第３工程は、前記基板本体に、前記基板本体を貫通し前記電極を露出するビアホールを形成する第３Ａ工程と、
    前記基板本体の前記反対面及び前記ビアホールの内側面に、絶縁層を形成する第３Ｂ工程と、
    前記絶縁層が形成された前記ビアホールを充填して前記電極と電気的に接続されたビアフィルを形成するとともに、前記反対面に前記ビアフィルと電気的に接続された配線パターンを形成して、前記ビアフィルと前記配線パターンとを含む前記配線層を形成する第３Ｃ工程と、を有する請求項１０記載の配線基板の製造方法。
  12. 前記第２工程は、シリコンからなる基板本体を準備する第２Ａ工程と、
    前記基板本体の一方の面の前記セラミック基板の前記電極に対応する位置に凹部を形成する第２Ｂ工程と、
    前記基板本体の前記一方の面並びに前記凹部の内側面及び底面に絶縁層を形成する第２Ｃ工程と、
    前記基板本体を他方の面から研磨して薄型化して前記凹部を貫通させ、前記内側面に前記絶縁層が形成されたビアホールを形成する第２Ｄ工程と、
    前記セラミック基板の前記一方の面に、前記ビアホール内に前記電極が露出するように、前記基板本体の前記他方の面を陽極接合する第２Ｅ工程と、を有し、
    前記第３工程では、前記絶縁層が形成された前記ビアホールを充填して前記電極と電気的に接続されたビアフィルを形成するとともに、前記基板本体の前記一方の面に前記ビアフィルと電気的に接続された配線パターンを形成して、前記ビアフィルと前記配線パターンとを含む前記配線層を形成する請求項１０記載の配線基板の製造方法。
  13. 前記第１工程では、前記セラミック基板に代えて、個片化されると前記セラミック基板となる複数の領域を有する第１基板を準備し、
    前記第２工程では、前記基板本体に代えて、個片化されると前記基板本体となる複数の領域を有する第２基板を準備し、前記第１基板の一方の面に前記第２基板を陽極接合し、
    前記第３工程では、前記第２基板の前記陽極接合された面の反対面に、前記電極と電気的に接続する配線層を形成し、
    前記第３工程の後、前記第１基板の前記一方の面に前記第２基板が陽極接合された構造体を前記複数の領域間で切断して個片化し、前記セラミック基板に前記基板本体が陽極接合され前記基板本体に前記電極と電気的に接続する前記配線層が形成された複数の配線基板を作製する請求項１０記載の配線基板の製造方法。
  14. 前記第１工程では、前記セラミック基板を複数個準備し、
    前記第２工程では、前記基板本体に代えて、個片化されると前記基板本体となる複数の領域を有する第２基板を準備し、前記第２基板の前記一方の面の前記複数の領域にそれぞれ前記セラミック基板を陽極接合し、
    前記第３工程では、前記第２基板の前記陽極接合された面の反対面に、前記電極と電気的に接続する配線層を形成し、
    前記第３工程の後、前記第２基板の前記一方の面の前記複数の領域に前記セラミック基板が陽極接合された構造体を前記複数の領域間で切断して個片化し、前記セラミック基板に前記基板本体が陽極接合され前記基板本体に前記電極と電気的に接続する前記配線層が形成された複数の配線基板を作製する請求項１０項記載の配線基板の製造方法。
  15. 前記第３工程は、前記第２基板に、前記第２基板を貫通し前記電極を露出するビアホールを形成する第３Ｄ工程と、
    前記第２基板の前記反対面及び前記ビアホールの内側面に、絶縁層を形成する第３Ｅ工程と、
    前記絶縁層が形成された前記ビアホールを充填して前記電極と電気的に接続されたビアフィルを形成するとともに、前記反対面に前記ビアフィルと電気的に接続された配線パターンを形成して、前記ビアフィルと前記配線パターンとを含む前記配線層を形成する第３Ｆ工程と、を有する請求項１３又は１４記載の配線基板の製造方法。
  16. 前記第２工程は、前記第２基板を準備する第２Ｆ工程と、
    前記第２基板の一方の面の前記電極に対応する位置に凹部を形成する第２Ｇ工程と、
    前記第２基板の前記一方の面並びに前記凹部の内側面及び底面に絶縁層を形成する第２Ｈ工程と、
    前記第２基板を他方の面から研磨して薄型化して前記凹部を貫通させ、前記内側面に前記絶縁層が形成されたビアホールを形成する第２Ｉ工程と、
    前記第１基板又は前記セラミック基板の前記一方の面に、前記ビアホール内に前記電極が露出するように、前記第２基板の前記他方の面を陽極接合する第２Ｊ工程と、を有し、
    前記第３工程では、前記絶縁層が形成された前記ビアホールを充填して前記電極と電気的に接続されたビアフィルを形成するとともに、前記第２基板の前記一方の面に前記ビアフィルと電気的に接続された配線パターンを形成して、前記ビアフィルと前記配線パターンとを含む前記配線層を形成する請求項１３又は１４記載の配線基板の製造方法。
  17. 請求項１乃至９の何れか一項記載の配線基板の前記シリコン基板の前記主面に半導体チップが搭載された半導体パッケージ。
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