JP2019071420A - 実装基板用ウエハ、多層セラミックス基板、実装基板、チップモジュール、及び実装基板用ウエハの製造方法 - Google Patents

実装基板用ウエハ、多層セラミックス基板、実装基板、チップモジュール、及び実装基板用ウエハの製造方法 Download PDF

Info

Publication number
JP2019071420A
JP2019071420A JP2018218892A JP2018218892A JP2019071420A JP 2019071420 A JP2019071420 A JP 2019071420A JP 2018218892 A JP2018218892 A JP 2018218892A JP 2018218892 A JP2018218892 A JP 2018218892A JP 2019071420 A JP2019071420 A JP 2019071420A
Authority
JP
Japan
Prior art keywords
substrate
electrode
electrodes
mounting substrate
multilayer ceramic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018218892A
Other languages
English (en)
Other versions
JP6624271B2 (ja
Inventor
浩之 長友
Hiroyuki Nagatomo
浩之 長友
純一 益川
Junichi Masukawa
純一 益川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Proterial Ltd
Original Assignee
Hitachi Metals Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Metals Ltd filed Critical Hitachi Metals Ltd
Publication of JP2019071420A publication Critical patent/JP2019071420A/ja
Application granted granted Critical
Publication of JP6624271B2 publication Critical patent/JP6624271B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Chemical & Material Sciences (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

【課題】 シリコン基板のインターポーザを用いない実装基板およびウエハを提供する。【解決手段】 本開示の実装基板用ウエハは、表面電極、裏面電極、および表面電極と裏面電極とを接続する内部電極を有する多層セラミックス基板と、多層セラミックス基板の表面上に形成された配線パターンとを備える。配線パターンの最小配線幅は、２μｍ以下であり、最小配線間隔は、２μｍ以下である。実装基板用ウエハを、２０ｍｍ角を単位とする複数の領域に区分したときに、少なくとも５０％の領域は、多層セラミックス基板の表面において、２０ｍｍ角の評価領域でのＳＦＱＲが２μｍ以下との条件を満足する。【選択図】図１

Description

本開示は、実装基板用ウエハ、多層セラミックス基板、実装基板、チップモジュール、及び実装基板用ウエハの製造方法に関する。
半導体集積回路素子（以下、「半導体チップ」と称する）の集積度が向上するに伴って、半導体チップとメイン基板との間において、各々の電極端子の配列ピッチ（電極中心間距離）に大きな差異が生じてきた。このため、半導体チップをメイン基板に実装する場合、両者の電気的接続を中継する「インターポーザ」が注目を集めている。
特許文献１は、「インターポーザ」として機能し得る半導体チップ搭載実装用配線基板を開示している。この実装用基板は、１層の配線を有するガラスエポキシ製リジッド基板と、２層の配線を有するフレキシブル基板とが組み合わせられた構成を有している。リジッド基板の配線は、半導体チップが有する狭ピッチの電極に接続可能な構造を有している。一方、フレキシブル基板の配線は、メイン基板（マザーボード）に実装可能な構造を有している。
特許文献２は、ガラスクロスエポキシ樹脂から形成された第１ユニット配線板および第２ユニット配線板と、シリコン基板とが組み合わせられたシリコンインターポーザ内蔵配線基板を開示している。
特許文献３は、微細な配線パターンを有するシリコン基板と多層セラミックス基板とが組み合わせられた配線基板を開示している。多層セラミックス基板およびシリコン基板は、それぞれ、基板を貫通する複数の内部電極を有している。
特許文献４は、高い平滑性を有するセラミックス多結晶基板およびガラス多層セラミックス基板を開示している。
特開２０００−３５３７６５号公報 特開２００８−１６６３２７号公報 特開２０１１−１５５１４９号公報 特許第４８７２３０６号明細書
一般に、半導体チップに接続されるバンプ電極の配列ピッチは５０μｍ以下である。一方、プリント基板などのメイン基板に実装される側の電極の配列ピッチは５００μｍから１ｍｍ程度である。商品化されているインターポーザによれば、集積度の高い半導体チップが搭載される表面側の配線構造はシリコン基板上に形成される。しかし、シリコン基板の表面側と裏面側とで異なる中心間距離を持つ複数の電極を配列し、それらを内部電極で接続することはできない。従って、シリコン基板を有するインターポーザは、メイン基板に実装され得る電極構造を形成するために、特殊な構造や他の基板（樹脂またはセラミックスから形成された基板）などを必要としている。
本開示の実施形態は、シリコン基板を含まないインターポーザを実現し得る実装基板用ウエハ、多層セラミックス基板、実装基板、チップモジュール、及び実装基板用ウエハの製造方法を提供することができる。
本開示による実装基板用ウエハは、表面および裏面を有し、前記表面に位置する表面セラミックス層と、前記裏面に位置する裏面セラミックス層と、前記表面セラミックス層を貫通する複数の表面電極、前記裏面セラミックス層を貫通する複数の裏面電極、および、前記多層セラミックス基板の内部にあって前記複数の表面電極と前記複数の裏面電極との間で電気的接続を行う複数の内部電極を形成した中間セラミックス層とを有する多層セラミックス基板と、前記多層セラミックス基板の前記表面上に形成され、２μｍ以下の最小配線幅および２μｍ以下の最小配線間隔を有する配線パターンとを備え、前記複数の表面電極の電極中心間距離は、前記複数の裏面電極の電極中心間距離よりも小さく、前記多層セラミックス基板は、２０ｍｍ角を単位とする複数の評価領域に区分したときに、前記複数の評価領域のうちの少なくとも５０％において２０ｍｍ角の評価領域におけるＳＦＱＲ（Ｓｉｔｅ Ｆｒｏｎｔ Ｌｅａｓｔ Ｓｑｕａｒｅｓ Ｒａｎｇｅｓ）が２μｍ以下になるように表面が平坦化されている。
ある実施形態において、前記多層セラミックス基板は、２０ｍｍ角を単位とする複数の評価領域に区分したときに、前記複数の評価領域のうちの少なくとも５０％において２０ｍｍ角の領域におけるＳＢＩＲ（Ｓｉｔｅ Ｂａｃｋ Ｓｕｒｆａｃｅ Ｒｅｆｅｒｅｎｃｅｄ Ｉｄｅａｌ Ｒａｎｇｅｓ）が２μｍ以下になるように表面が平坦化されている。
ある実施形態において、前記多層セラミックス基板は、ＧＢＩＲ（Ｇｌｏｂａｌ Ｂａｃｋ Ｉｄｅａｌ Ｒａｎｇｅｓ）が２μｍ以下になるように表面が平坦化されている。
ある実施形態において、前記多層セラミックス基板の前記表面と前記配線パターンとの間に設けられた絶縁層を備え、前記絶縁層は、前記複数の表面電極の各々を前記配線パターンに電気的に接続する複数の開口部を有しており、前記複数の表面電極は、それぞれ、前記複数の開口部に対して整合している。
ある実施形態において、前記複数の表面電極の各々の中心位置から、前記複数の開口部の対応する１つの中心位置までの距離は、表面電極の半径以下である。
ある実施形態において、前記複数の開口部の位置は、フォトリソグラフィ工程によって規定されている。
ある実施形態において、前記複数の配線パターンの位置は、フォトリソグラフィ工程によって規定されている。
本開示による多層セラミックス基板は、上記いずれかの実装基板用ウエハのための多層セラミックス基板であって、表面および裏面を有し、前記表面に位置する表面セラミックス層と、前記裏面に位置する裏面セラミックス層と、前記表面セラミックス層を貫通する複数の表面電極と、前記裏面セラミックス層を貫通する複数の裏面電極と、前記複数の表面電極と前記複数の裏面電極との間で電気的接続を行う複数の内部電極を形成した中間セラミックス層とを備え、前記複数の表面電極の電極中心間距離は、前記複数の裏面電極の電極中心間距離よりも小さく、前記多層セラミックス基板は、２０ｍｍ角を単位とする複数の評価領域に区分したときに、前記複数の評価領域のうちの少なくとも５０％において２０ｍｍ角の領域におけるＳＦＱＲ（Ｓｉｔｅ Ｆｒｏｎｔ Ｌｅａｓｔ Ｓｑｕａｒｅｓ Ｒａｎｇｅｓ）が２μｍ以下になるように表面が平坦化されている。
本開示による実装基板は、半導体チップが実装される実装基板であって、表面に位置する表面セラミックス層と、裏面に位置する裏面セラミックス層と、前記表面セラミックス層を貫通する複数の表面電極、前記裏面セラミックス層を貫通する複数の裏面電極、および、前記多層セラミックス基板の内部にあって前記複数の表面電極と前記複数の裏面電極との間で電気的接続を行う複数の内部電極を形成した中間セラミックス層とを有するセラミックスチップ基板と、前記セラミックスチップ基板の前記表面上に形成され、２μｍ以下の最小配線幅および２μｍ以下の最小配線間隔を有する配線パターンとを備え、前記複数の表面電極の電極中心間距離は、前記複数の裏面電極の電極中心間距離よりも小さく、前記セラミックスチップ基板は、２０ｍｍ角の領域におけるＳＦＱＲ（Ｓｉｔｅ Ｆｒｏｎｔ Ｌｅａｓｔ Ｓｑｕａｒｅｓ Ｒａｎｇｅｓ）が２μｍ以下になるように表面が平坦化されている。
ある実施形態において、前記セラミックスチップ基板は、２０ｍｍ角の領域におけるＳＢＩＲ（Ｓｉｔｅ Ｂａｃｋ Ｓｕｒｆａｃｅ Ｒｅｆｅｒｅｎｃｅｄ Ｉｄｅａｌ Ｒａｎｇｅｓ）が２μｍ以下になるように表面が平坦化されている。
ある実施形態において、前記配線パターン上に形成された複数のバンプ電極を備える。
ある実施形態において、前記複数のバンプ電極の電極中心間距離は、前記裏面電極の電極中心間距離の１／１０以下である。
ある実施形態において、前記セラミックスチップ基板の前記表面と前記配線パターンとの間に設けられた絶縁層を備え、前記絶縁層は、前記複数の表面電極の各々を前記配線パターンに電気的に接続する複数の開口部を有しており、前記複数の表面電極は、それぞれ、前記複数の開口部に対して整合している。
ある実施形態において、前記複数の表面電極の各々の中心位置から、前記複数の開口部の対応する１つの中心位置までの距離は、表面電極の半径以下である。
ある実施形態において、前記複数の開口部の位置は、フォトリソグラフィ工程によって規定されている。
ある実施形態において、前記複数の配線パターンの位置は、フォトリソグラフィ工程によって規定されている。
本開示によるチップモジュールは、上記いずれかに記載の実装基板と、前記実装基板上に実装された複数の半導体チップとを備える。
本開示による実装基板は、上記のいずれかの実装基板用ウエハから個別に切り出された実装基板であって、前記配線パターン上に形成された複数のバンプ電極を備えている。
ある実施形態において、前記複数のバンプ電極の電極中心間距離は、前記裏面電極の電極中心間距離の１／１０以下である。
本開示のチップモジュールは、上記いずれかの実装基板と、前記実装基板上に実装された複数の半導体チップとを備える。
本開示の実装基板用ウエハの製造方法は、表面に位置する表面セラミックス層と、裏面に位置する裏面セラミックス層と、前記表面セラミックス層を貫通する複数の表面電極、前記裏面セラミックス層を貫通する複数の裏面電極、および、前記多層セラミックス基板の内部にあって前記複数の表面電極と前記複数の裏面電極との間で電気的接続を行う複数の内部電極を形成した中間セラミックス層とを有し、かつ、前記複数の表面電極の電極中心間距離は前記複数の裏面電極の電極中心間距離よりも小さい多層セラミックス基板を用意する工程と、２０ｍｍ角を単位とする複数の評価領域に前記多層セラミックス基板を区分したときに、前記複数の評価領域のうちの少なくとも５０％において２０ｍｍ角の評価領域におけるＳＦＱＲ（Ｓｉｔｅ Ｆｒｏｎｔ Ｌｅａｓｔ Ｓｑｕａｒｅｓ Ｒａｎｇｅｓ）が２μｍ以下となるように前記多層セラミックス基板の少なくとも表面を平坦化加工する工程と、フォトリソグラフィにより、２μｍ以下の最小配線幅および２μｍ以下の最小配線間隔を有する配線パターンを前記多層セラミックス基板の前記表面上に形成する工程とを含み、前記多層セラミックス基板を用意する工程は、前記表面セラミックス層を形成する第１グリーンシートおよび前記裏面セラミックス層を形成する第２グリーンシートを用意する工程と、前記第１および第２グリーンシートに対するエージングを行う工程と、前記エージング処理の後に、前記複数の表面電極および前記複数の裏面電極を規定する複数の開口部を前記第１および第２グリーンシートに形成する工程と、前記表面セラミックス層と前記裏面セラミックス層との間に位置する少なくとも１つのセラミックス層を形成する少なくとも１つの第３グリーンシートを用意する工程と、前記複数の内部電極を規定する複数の開口部を第３グリーンシートに形成する工程と、前記第１、第２および第３グリーンシートにおける前記複数の開口部内に導電材料を充填する工程と、前記第１、第２および第３グリーンシートを積層して圧着することにより積層グリーンシート体を形成する工程と、前記積層グリーンシート体を焼成して、表面と裏面を接続する内部電極と表面電極と裏面電極とを有するセラミックス焼成体を形成する工程とを含む。
ある実施形態において、前記積層グリーンシート体を焼成する工程の前後において、前記多層セラミックス基板は、面内方向に１％以下の距離だけ収縮する。
本開示の実装基板用ウエハの製造方法は、セラミックスのグリーンシートに複数の電極ビアを形成し、前記グリーンシートの少なくとも一方の面から前記電極ビアに電極ペーストを充填し、電極付きグリーンシートを形成する工程と、複数枚の前記電極付きグリーンシートの間の各電極を電気的に接続するように積層し、圧着して一体化した積層グリーンシート体を形成する工程と、前記積層グリーンシート体を焼成して、表面と裏面を接続する内部電極と、表面電極と、裏面電極とを有するセラミックス焼成体を形成する工程と、前記セラミックス焼成体の少なくとも表面を加工することにより、２０ｍｍ角を単位とする複数の評価領域に区分したときに前記複数の評価領域のうちの少なくとも５０％において２０ｍｍ角の評価領域におけるＳＦＱＲが２μｍ以下に表面が平坦化された多層セラミックス基板を得る工程と、前記多層セラミックス基板の少なくとも表面の電極と電気的に接続される配線パターンを、露光装置を用いたフォトリソグラフィによって形成する工程とを含む。
ある実施形態において、前記配線パターンを形成する工程は、少なくとも前記表面に絶縁層を形成し、前記絶縁層の一部に前記表面の電極を露出させるためのスルーホールを少なくとも１つ以上形成する工程と、前記絶縁層及び前記スルーホールに金属下地層を形成する工程と、前記金属下地層の上にフォトレジストを塗布する工程と、露光装置を用いてフォトレジストを露光する工程と、露光したフォトレジストを現像してフォトレジストの一部を除去してフォトレジストパターンを得る工程と、電解めっき法で、フォトレジストパターンのフォトレジストの一部を除去した箇所の前記金属下地層にめっき層を析出させて配線パターンを得る工程と、前記フォトレジストパターンを除去する工程と、前記めっき層を析出させた箇所以外の領域に形成された前記金属下地層を除去する工程とを含む。
ある実施形態において、前記配線パターンを形成する工程は、少なくとも前記表面に絶縁層を形成し、前記絶縁層の一部に前記表面の電極を露出させるためのスルーホールを少なくとも１つ以上形成する工程と、前記絶縁層及びスルーホールの上にフォトレジストを塗布する工程と、露光装置を用いてフォトレジストを露光する工程と、露光したフォトレジストを現像してフォトレジストの一部を除去してフォトレジストパターンを得る工程と、前記フォトレジストパターン、絶縁層及びスルーホールの上に真空成膜法によって金属層を形成する工程と、前記フォトレジストパターンを除去することで、前記フォトレジストパターン上に堆積した金属を除去（リフトオフ）し、前記絶縁層及びスルーホール上に堆積した金属のみを残し、配線パターンを得る工程とを含む。
ある実施形態において、前記多層セラミックス基板を得る工程において、前記セラミックス焼成体の表面セラミックス層及び裏面セラミックス層を片面ずつ平坦化加工する。
ある実施形態において、前記多層セラミックス基板を得る工程において、前記セラミックス焼成体の表面セラミックス層及び裏面セラミックス層を両面同時に平坦化加工する。
ある実施形態において、前記多層セラミックス基板を得る工程において、少なくとも前記表面セラミックス層の表面をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を用いて加工する工程を含む。
本開示の実施形態は、シリコンインターポーザを必要としない実装基板およびチップモジュールを提供できる。また、このような実装基板の製造に使用され得る実装基板用ウエハ、多層セラミックス基板、および実装基板用ウエハの製造方法が提供される。
本開示の実装基板の基本構成例を示す断面図である。 本開示のチップモジュールの構成例を示す断面図である。 本開示における表面電極の中心間距離を示す平面図である。 本開示における裏面電極の中心間距離を示す平面図である。 複数の開口部５ａを有する絶縁層５の一部の上面図である。 表面電極７の中心位置が目標位置からシフトしている様子を示す上面図である。 表面電極７と絶縁層５の開口部５ａとが整合している例を示す上面図である。 実装基板用ウエハの例示的な製造方法の基本構成を示すフローチャートである。 第１および第２グリーンシートの断面の一例を示す模式的な図である。 第３グリーンシートの断面の一例を示す模式的な図である。 第１グリーンシート２１ａ、第２グリーンシート２１ｂおよび第３グリーンシート２１ｃが積層された積層グリーンシート体の模式的な断面図である。 焼成後の積層グリーンシート体および研磨後の多層セラミックス基板の模式的な断面図である。 多層セラミックス基板の面内方向における、表面電極の目標位置からのずれの一例を示すグラフである。 本開示の実装基板用ウエハの模式的な上面図である。 本開示の実装基板の一例を模式的に示す上面図である。 本開示の実装基板の一例を模式的に示す断面図である。 ＳＦＱＲを説明するための模式的な断面図である。 ＳＢＩＲを説明するための模式的な断面図である。 ＧＢＩＲを説明するための模式的な断面図である。 バンプ電極１３を設けた実装基板用ウエハの模式的な断面図である。 ＳＯＲＩを説明するための模式的な断面図である。 本開示の第１の実施形態における、グリーンシート１５への電極ビア１６の形成方法の一例を示す模式的な斜視図である。 電極ビア１６への電極材料１８の充填方法の一例を示す模式的な斜視図である。 複数枚の電極付きグリーンシート２１から積層グリーンシート体２２を形成する方法の一例を示す模式的な斜視図である。 セラミックス焼成体２３の加工方法の一例を示す模式的な斜視図である。 （ａ）は、表面に絶縁層５が形成された多層セラミックス基板を示す模式的な斜視図であり、（ｂ）は、（ａ）に示す多層セラミックス基板の模式的な断面図である。 （ａ）は、絶縁層５にスルーホール２７が形成された多層セラミックス基板を示す模式的な斜視図であり、（ｂ）は、（ａ）に示す多層セラミックス基板の模式的な断面図である。 （ａ）は、絶縁層５及びスルーホール２７上に金属下地膜２８及びフォトレジスト２９が順次付与された多層セラミックス基板を示す模式的な斜視図であり、（ｂ）は、（ａ）に示す多層セラミックス基板の模式的な断面図であり、（ｃ）は、（ｂ）に示す多層セラミックス基板の断面の一部を拡大して示す図である。 （ａ）は、フォトレジストパターン３０の形成後の多層セラミックス基板を模式的に示す斜視図であり、（ｂ）は、（ａ）に示す多層セラミックス基板の模式的な断面図である。 （ａ）は、金属下地膜２８にめっき層３１を析出させた状態の多層セラミックス基板を示す模式的な斜視図であり、（ｂ）は、（ａ）に示す多層セラミックス基板の模式的な断面図である。 （ａ）は、フォトレジストパターン３０及び金属下地膜２８を除去した状態の多層セラミックス基板を示す模式的な斜視図であり、（ｂ）は、（ａ）に示す多層セラミックス基板の模式的な断面図である。 （ａ）は、絶縁層５上に、配線パターン６を形成するためのフォトレジストパターンが形成された状態の多層セラミックス基板を示す模式的な斜視図であり、（ｂ）は、（ａ）に示す多層セラミックス基板の模式的な断面図である。 （ａ）は、フォトレジストパターン３０上に金属層３２を形成した状態の多層セラミックス基板を示す模式的な斜視図であり、（ｂ）は、（ａ）に示す多層セラミックス基板の模式的な断面図である。 （ａ）は、リフトオフにより金属層３２を除去した状態の多層セラミックス基板を示す模式的な斜視図であり、（ｂ）は、（ａ）に示す多層セラミックス基板の模式的な断面図である。 多層セラミックス基板３の表面３ｘと配線パターン６との間に絶縁層５を有する実装基板４ａの模式的な断面図である。 フォーカスずれと解像度との間の関係を示すグラフである。 パターン崩れの有る配線パターン６を示す電子顕微鏡写真であり、（ａ）の写真の倍率に対して（b）の写真の倍率は４倍高い。 パターン崩れの無い配線パターン６を示す電子顕微鏡写真であり、（ａ）の写真の倍率に対して（b）の写真の倍率は４倍高い。
まず、本明細書および請求の範囲で使用する幾つかの用語を説明する。
「多層セラミックス基板」は、複数のセラミックス層の積層体であり、以下に説明する「実装基板用ウエハ」の構成要素である。「多層セラミックス基板」は、例えば、上面が矩形の平板状の形状を有しているが、円板状に加工されていても良い。「多層セラミックス基板」の形状は、以下に説明する実施形態における例に限定されない。
「実装基板用ウエハ」は、多層セラミックス基板と、この多層セラミックス基板の表面に形成された配線パターンとを構成要素として含む。実装基板用ウエハは、典型的には、概略的に円板状の形状を有するが、実装基板用ウエハの形状は、円板状に限定されない。
上記の多層セラミックス基板および実装基板用ウエハは、複数の小片部分に分割される前の状態にある。
「実装基板」は、実装基板用ウエハから切り出された小片部分であり、実装基板用ウエハを複数の小片部分に分割することによって得られる。実装基板は、実装基板用ウエハに含まれていた多層セラミックス基板の小片部分をベースとして含む。この小片部分を「セラミックスチップ基板」と称し、分割される前の「多層セラミックス基板」から区別する。「セラミックスチップ基板」は「分割多層セラミックス基板」と呼んでも良い。
「チップモジュール」は、実装基板と、実装基板上に実装された半導体チップとを構成要素として含む。
なお、実装基板は、実装基板用ウエハから切り出された小片部分であるため、実装基板に含まれるセラミックスチップ基板の構造は、多層セラミッククス基板の局所的な構造に一致する。このため、セラミックスチップ基板について説明する電極または配線パターンの構造、形状、サイズは、多層セラミッククス基板の電極または配線パターンの構造、形状、サイズについても成立する。
本開示の具体的な実施形態を詳細に説明する前に、本開示の基本構成例を説明する。
＜実装基板の基本構成＞
まず、複数の半導体チップを実装するための本開示における実装基板の基本構成例を説明する。この実装基板は、実装基板用ウエハから切り出された複数の実装基板の１つである。各実装基板は、その表面に半導体チップが実装されることにより、チップモジュールを形成する。チップモジュールは、メイン基板（マザーボード）に実装されて使用され得る。半導体チップとは、典型的には、大規模集積回路が形成された半導体素子であるが、通信回路または電力回路が形成された半導体素子であってもよい。チップを構成する半導体は、単結晶シリコンに限定されず、炭化ケイ素および窒化ガリウムなどのワイドバンドギャップ半導体であってもよい。一方、メイン基板は、典型的には、プリント配線基板であり得る。チップモジュールが実装されたメイン基板は、携帯端末、情報機器、家電機器、自動車部品、および産業用機械など種々の装置または機器に使用され得る。
図１を参照して、本開示の実装基板の基本構成例を説明する。
図示されている実装基板４は、表面３ｘおよび裏面３ｙを有するセラミックスチップ基板（分割多層セラミックス基板）３００を備えている。このセラミックスチップ基板３００は、表面３ｘに位置する表面セラミックス層３ａと、裏面３ｙに位置する裏面セラミックス層３ｂと、表面セラミックス層３ａおよび裏面セラミックス層３ｂに挟まれた少なくとも１層の中間セラミックス層３ｃとを備えている。図１において、セラミックス層の境界は点線によって区分されているが、これは表面セラミックス層３ａと、裏面セラミックス層３ｂと、中間セラミックス層３ｃとを説明するために示すものである。現実のセラミックスチップ基板では、各セラミックス層の境界は明確ではなく、境界の部分は区別できないように連続していたり、それぞれのセラミックス層内に内部電極を形成した境界を有し、複数の層から構成されてもよい。
多層セラミックス基板３は、表面セラミックス層３ａ内の複数の表面電極７、裏面セラミックス層３ｂ内の複数の裏面電極９、および、複数の表面電極７と複数の裏面電極９との間で電気的接続を行う複数の内部電極８を有している。図１の例では、中間セラミックス層３ｃは１層であるが、多層セラミックス基板３は、複数の中間セラミックス層３ｃを備えていても良い。
なお、図１において、セラミックスチップ基板３００を構成する各セラミックス層３ａ、３ｂ、３ｃは、ほぼ等しい厚さを有するように記載されているが、現実の厚さは、このような例に限定されない。図面における各要素のサイズは、必ずしも現実のスケールおよび比率を反映していない。
本開示に係る実装基板４は、セラミックスチップ基板３００の表面３ｘ上に形成された配線パターン６を有している。配線パターン６は、２μｍ以下の最小配線幅および２μｍ以下の最小配線間隔を有している。配線パターン６の一部は、２μｍを超える配線幅を有していてもよい。また、配線パターン６における配線間隔は、部分的に２μｍを超えていてもよい。
ここで、フォトリソグラフィによって形成する配線パターンの寸法を上述のように設定する理由を説明する。
図３３は、最適フォーカス値からのずれ量と、フォトレジストの寸法との相関を示す。フォトレジストが２μｍの間隔をもって隣り合い、それぞれ２μｍの線幅を有するフォトレジストが、それぞれ３μｍ以上となった場合、隣り合ったフォトレジストが短絡してしまう。すると、短絡した箇所に配線パターン６を形成できず、配線が断線し、パターン崩れとなる（図３４参照）。それに対して、最適フォーカスからのずれ量が１μｍ以内であれば、フォトレジスト寸法は３μｍ未満に収まっており、パターン崩れは発生しない。最適フォーカス値は露光する領域内の基板高さを測定し、最もずれが少ないように設定される。これは、後に説明するＳＦＱＲにおける領域内での高さの範囲と同じ定義として考えることができる。つまり、上記最適フォーカス値のずれ量とＳＦＱＲによる規定値とは同義であるといえる。そのため、ＳＦＱＲを測定したときに２μｍ以下であれば、２μｍ以下の最小配線幅および２μｍ以下の最小配線間隔を有する配線パターンを、パターン崩れを発生させずに形成することができる。
ＳＦＱＲが測定される領域は例えば２０ｍｍ角の領域である。２０ｍｍ角の領域は任意の領域を便宜的に例示したにすぎず、測定装置に応じて任意の数値に設定されていても良い。例えば、１５ｍｍ角であっても良いし、２５ｍｍ角であっても良い。２０ｍｍ角以下の評価領域の場合はＳＦＱＲがより小さくなりやすく、必然的に２μｍ以下を満足する。また、２０ｍｍ角を超える場合は、その領域から２０ｍｍ角の評価領域を選定し、ＳＦＱＲが２μｍ以下となれば良い。また、現実的には製品に応じて様々な大きさや形状を取る可能性があるため、評価領域は実際に露光する領域と異なる大きさや形状でもよく、さらに実装基板用ウエハを切断して分割する単位であるチップエリアと異なる大きさや形状であっても構わない。
図１の例では、配線パターン６上に複数のバンプ電極１３が設けられている。バンプ電極１３は、実装基板４に実装される半導体チップに電気的に接触して接続され得る。
図２Ａは、チップモジュール４０の構成例を示している。図示されているチップモジュール４０は、図１に示される構成と同様の構成を備える実装基板４と、この実装基板４に実装された複数の半導体チップ４１とを備えている。チップモジュール４０内の半導体チップ４１は、実装基板４が有する配線パターン、電極、または内部回路を介して互いに電気的に接続され得る。
実装基板４には複数の半導体チップが実装されるが、半導体チップ同士は主として実装基板４のセラミックスチップ基板３００の表面３ｘ上に形成された配線パターン６で電気的に接続され、信号の伝送を行う。例えばＪＥＳＤ２３５に示されるＨｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙは、配線パターン６に接続される直径２５μｍのパッドが最小５５μｍピッチで配置されている。また、必要なチャンネル数に応じた配線パターン６（８〜１１本）を前記パットの間を通過するよう配置しようとすると、配線の最小配線幅および最小配線間隔は２μｍ以下であることが求められる。
図２Ｂおよび図２Ｃは、それぞれ、表面電極７の配列例の一部および裏面電極９の配列例の一部を模式的に示す平面図である。図２Ｂには、表面電極７の電極中心間距離が「Ｐｘ」によって示されている。同様に、図２Ｃには、裏面電極９の電極中心間距離が「Ｐｙ」によって示されている。表面電極７の電極中心間の距離Ｐｘは、同一のセラミックスチップ基板において複数の値をとり得る。このため、これらの複数の値のうちの最小の値を「表面電極の電極中心間距離」と定義する。同様に、裏面電極９の電極中心間の距離Ｐｙも、同一のセラミックスチップ基板において複数の値をとり得るため、これらの複数の値のうちの最小の値を「裏面電極の電極中心間距離」と定義する。
本開示のセラミックスチップ基板３００において、表面電極７の電極中心間距離は、裏面電極９の電極中心間距離よりも小さい。セラミックスチップ基板３００の内部電極８が、基板面内方向に延びる導体層を有しているため、表面電極７の配列と裏面電極９の配列とが異なっていても、表面電極７を対応する裏面電極９に適切に接続することができる。
なお、「電極中心間距離」の用語の意味は、セラミックスチップ基板の表面または裏面において隣接する２つの電極について、各々の電極の中心を結ぶ線分の長さである。また、「電極の中心」とは、セラミックスチップ基板の表面または裏面における電極の断面の面積重心である。図２Ｂおよび図２Ｃに例示されている電極の断面は円形であるが、各電極の断面形状は円形に限定されず、楕円形、または矩形などの多角形であってもよい。各電極の断面サイズも同一である必要はない。
本開示に係る実装基板４を構成するセラミックスチップ基板３００では、２０ｍｍ角の領域におけるＳＦＱＲ（Ｓｉｔｅ Ｆｒｏｎｔ Ｌｅａｓｔ Ｓｑｕａｒｅｓ Ｒａｎｇｅｓ）が２μｍ以下になるようにセラミックスチップ基板３００の表面３ｘが平坦化されている。
ＳＦＱＲの意味は、平坦性を示す他の用語、すなわち、ＳＢＩＲ（Ｓｉｔｅ Ｂａｃｋ Ｓｕｒｆａｃｅ Ｒｅｆｅｒｅｎｃｅｄ Ｉｄｅａｌ Ｒａｎｇｅｓ）およびＧＢＩＲ（Ｇｌｏｂａｌ Ｂａｃｋ Ｉｄｅａｌ Ｒａｎｇｅｓ）の意味とともに、後に説明する。ある態様によれば、２０ｍｍ角の領域におけるＳＢＩＲが２μｍ以下になるようにセラミックスチップ基板３００の表面３ｘが平坦化されている。また、ある態様によれば、ＧＢＩＲが２μｍ以下になるように多層セラミックス基板３の表面３ｘが平坦化されている。
このような平坦化およびフォトリソグラフィの工程は、分割される前の多層セラミックス基板に対して行われる。このため、以下の図３、図４Ａ、図４Ｂを参照しながら行う説明は、分割前の「多層セラミックス基板」に関している。
後述する実施形態において、セラミックスチップ基板または多層セラミックス基板３の表面３ｘと配線パターン６との間には絶縁層（図１において不図示）が設けられている。この絶縁層は、複数の表面電極７の各々を配線パターン６に電気的に接続する複数の開口部を有している。複数の表面電極７は、それぞれ、複数の開口部に対して整合している。
図３は、複数の開口部５ａを有する絶縁層５の一部の上面図である。図３に示されている例では、絶縁層５に４個の開口部５ａが形成されており、各開口部５ａが多層セラミックス基板３の表面３ｘにおける表面電極７に整合している。簡単のため、図３において、配線パターン６およびバンプ電極１３の記載は省かれている。現実には、各開口部５ａを介して表面電極７が配線パターン６と電気的に接続される。開口部５ａの形状および位置は、その上に形成される配線パターンの形状および位置と同様に、フォトリソグラフィ工程によって規定されている。
一般に、多層セラミックス基板は、セラミックスのグリーンシートを積層した構造体を焼成することによって製造される。このため、多層セラミックス基板は、焼成工程より前のグリーンシートの内部の溶媒の乾燥による収縮や積層時の圧着による膨張などによって変形し、さらに焼成工程の前後において、その基板面内方向および厚さ方向に収縮する。これらの変形の程度を制御することが難しいため、多層セラミックス基板の表面は平坦性を失い、フォトリソグラフィ工程による微細な構造物の形成を困難にしている。具体的には、基板面内方向の変形により、複数の表面電極７の面内方向における位置は、目標位置（設計上の基準位置）からシフトしやすい。そのような表面電極の位置シフトが生じると、フォトリソグラフィによって多層セラミックス基板の表面に微細な構造物（絶縁層の開口部および配線パターン）を形成しても、下層の構造物（ここでは表面電極７）に対する位置合わせを適切に実現することはできない。すなわち、電気的な接続が達成されない場合が生じる。
図４Ａは、表面電極７の中心位置が目標位置からシフトしている様子を示す上面図である。図４Ａの例では、表面電極７の上面における半径がＲμｍである場合、表面電極７の電極中心から絶縁層の開口部５ａの中心までの距離はＲμｍ程度である。このような位置ずれの結果、フォトリソグラフィで形成された絶縁層５の開口部５ａは、表面電極７に対して充分には整合していない。位置ずれの程度が大きくなると、コンタクト抵抗の増加またはコンタクト不良が発生する。このため、従来の多層セラミックス基板を使用する限り、フォトリソグラフィによってしか形成できない微細な配線パターンを多層セラミックス基板上に形成し、表面電極に電気的に接続することは無理であると思われていた。このような位置合わせのズレは、多層セラミックス基板上にフォトリソグラフィによって微細な構造物を形成する場合に影響が生じ得る。微細な構造物は、絶縁層の開口部に限定されず、例えば、多層セラミックス基板の表面に絶縁層を設けることなく、配線パターンを形成したり、必要な部分のみ絶縁層で被覆して配線パターンを交差させたりして形成され得る。そのような場合は、従来技術によれば、配線パターンや絶縁層の被覆と表面電極７との間で位置ずれが生じ得る。
しかし、本開示の実施形態によれば、多層セラミックス基板の平坦性を高め、フォトリソグラフィによる微細構造物の形成を可能にし、上述のＳＦＱＲなどの指標を適切な範囲に調整している。また、多層セラミックス基板の面内方向の収縮を１％以下に抑制し、それによって表面電極７の位置を目標値に接近させやすくなる。また、多層セラミックス基板の表面における平坦性を高めることにより、フォトリソグラフィによって形成される微細構造物を、高い精度で表面電極７に接続することが可能になった。後述する具体的な実施形態では、各表面電極７の中心位置から、対応する開口部５ａの中心位置までの距離は、表面電極の半径以下である。
図４Ｂは、表面電極７と絶縁層５の開口部５ａとが整合している例を示す上面図である。この例では、表面電極７の上面における半径がＲμｍである場合、表面電極７の電極中心から絶縁層の開口部５ａの中心までの距離はＲμｍよりも短い。後述する実施形態では、表面電極７の上面における半径が４０μｍ程度であるので、表面電極７と絶縁層５の開口部５ａとを整合させるため、収縮による表面電極の位置ずれは３５μｍ以下、典型的には３０μｍ以下に抑制されている。表面電極７の上面における半径がＲμｍである場合、表面電極７の電極中心から絶縁層の開口部５ａの中心までの距離はＲ／２μｍよりも短いことが好ましい。
＜実装基板用ウエハの製造方法の基本構成＞
本開示によれば、収縮を抑制した多層セラミックス基板を用い、その表面にフォトリソグラフィによって微細加工を実行する必要がある。フォトリソグラフィ工程の対象は、多層セラミックス基板である。多層セラミックス基板は、表面に位置する表面セラミックス層、裏面に位置する裏面セラミックス層、表面セラミックス層内の複数の表面電極、裏面セラミックス層内の複数の裏面電極、および、複数の表面電極と前記複数の裏面電極との間で電気的接続を行う複数の内部電極を有する。複数の表面電極の電極中心間距離は複数の裏面電極の電極中心間距離よりも小さい。
図５のフローチャートを参照しながら、実装基板用ウエハの製造方法の基本構成を説明する。
まず、ステップＳ１０において、多層セラミックス基板の表面セラミックス層および裏面セラミックス層を形成するための複数のグリーンシートを用意する。各グリーンシートの厚さは、例えば１００μｍ〜２００μｍであり得る。
ステップＳ１２において、２層または３層以上のグリーンシートを重ねて仮圧着を行い、表面セラミックス層および裏面セラミックス層の各々を形成するためグリーンシート積層体を作製する。仮圧着は、グリーンシート積層体に対して厚さ方向に加圧しながら行われ得る。加圧時、グリーンシート積層体は例えば６０〜８０℃程度に加熱され得る。仮圧着された状態のグリーンシート積層体の厚さは、例えば３００μｍ〜５００μｍであり得る。本開示の実施形態において、表面セラミックス層および裏面セラミックス層の各々を相対的に厚くすることにより、焼成後の凹凸を有する多層セラミックス基板の表面を充分に平坦化するための加工しろが確保され、内部電極の断線などを防ぎつつ、高精度の表面加工を行うことができる。よって、後の平坦化によって除去される表面層の厚さを想定して、グリーンシート積層体の厚さが決定される。
ステップＳ１４において、グリーンシート積層体の各々に対してエージングを行う。エージングとはグリーンシート内にたまった応力を緩和するために行なう処理のことである。エージングは、応力緩和が達成される種々の処理を含み得る。エージング処理として、室温で長時間（例えば２４時間以上）放置する処理を行っても良いし、温度を上げる熱処理などを行なっても良い。熱処理の温度は例えば６０〜１００℃程度であり得る。熱処理の時間は例えば３０〜３２０分程度に設定され得る。その後、例えば２４時間程度の室温で処理しても良い。エージング処理は、第１および第２グリーンシートが焼成工程前に変形することを抑制するために行われる。エージング処理を行うことにより上述した表面電極７と絶縁層の開口部５ａの位置ずれが解消され、フォトリソグラフィによる微細な構造物が達成され得る。
一方、ステップＳ２０において、第１および第２グリーンシートとは別のグリーンシート（第３グリーンシート）が少なくとも１つ以上用意される。第３グリーンシートは、多層セラミックス基板において、表面セラミックス層と裏面セラミックス層との間に位置する少なくとも１層以上の内部セラミックス層を形成する。
ステップＳ１４で作製される第１グリーンシートおよび第２グリーンシートは、各々が第３グリーンシートの厚さに実質的に等しい厚さを有する複数のグリーンシートを用意する工程と、複数のグリーンシートを積層することによって第１グリーンシートおよび第２グリーンシートの各々を作製する工程とを含む。このようにすれば、基本的には、同一の方法によって製造される同一厚さのグリーンシートを用いて、第１および第２グリーンシートと、第３グリーンシートとを得ることができる。例えば、各々の厚さが１５０μｍのグリーンシートを３層だけ重ねて第１および第２グリーンシートの各々を作製した場合、圧力等で多少変化するものの第１および第２グリーンシートの各々は例えば４５０μｍ程度の厚さを有している。一方、厚さが１５０μｍのグリーンシートを用いて１層または複数層が積層された第３グリーンシートを作製した場合、第３グリーンシートのそれぞれの厚さは１５０μｍである。もちろん、第１および第２グリーンシートを最初から第３グリーンシートに比べて厚いグリーンシートを用いて製造してもよい。
次に、ステップＳ１６において、第１、第２および第３グリーンシートに対して、複数の開口部（ビアまたはスルーホール）を形成する。これらの開口部は、表面電極、裏面電極および内部電極の形状および位置を規定する。開口部は、第１、第２および第３グリーンシートの各々にレーザーを照射することによって形成され得る。開口部は、例えば３０〜１５０μmの直径を有し得る。例えば２ミリジュール（ｍＪ）のパワーを有する１０回のパルスレーザーでグリーンシートの同一位置を照射することにより、直径８０μｍ程度の貫通孔をグリーンシートの所望の位置に形成することができる。
次に、第１、第２および第３グリーンシートにおける複数の開口部内に導電材料を充填する。導電材料の充填は、印刷法によって実行され得る。直径８０μｍ程度の貫通孔であれば、深さ４５０μｍ程度であっても、導電材料を密に充填することが可能である。焼成後、導電材料は電極として機能する。
また、グリーンシートの主面上に導電材料を付与することにより、グリーンシート上に導電パターンを形成することができる。導電パターンの形成には、例えば印刷法を用いることができる。ここでは、第３グリーンシートに設けられた開口部への導電材料の充填とともに、第３グリーンシートの一方の主面上に導電パターンを形成する（後述する図７参照）。導電パターンの形成は、開口部への導電材料の充填の前または後で実行されてもよい。導電パターン及び導電材料など表面電極と裏面電極を電気的に接続する電極を内部電極とする。ここで、「内部電極」とは、表面電極と裏面電極とを電気的に接続する導体を全て含み得るものとする。なお、内部電極と表面電極および裏面電極とが同じ材料から形成されている場合、それらは一体的に結合しているため、内部電極を表面電極および裏面電極から区別する必要はない。本明細書における「内部電極」の用語は、最も広い意味で使用される場合、多層セラミックス基板の内部に位置する導電材料と同じ意味を有し得る。
図６は、導電材料を充填した後の第１および第２グリーンシートの断面の一例を示す。図６に例示する構成において、第１グリーンシート２１ａおよび第２グリーンシート２１ｂは、それぞれ、３層のグリーンシートが積層されることにより形成されている。第１グリーンシート２１ａに設けられた開口部１６ａ、および第２グリーンシート２１ｂに設けられた開口部１６ｂには、導電性の電極材料１８が充填されている。図示するように、典型的には、第１グリーンシート２１ａの開口部１６ａの中心間距離は、第２グリーンシート２１ｂの開口部１６ｂの中心間距離よりも小さい。
図７は、導電材料を充填した後の第３グリーンシートの断面の一例を示す。図７に例示する構成においては、第３グリーンシート２１ｃは、積層構造を有していない。図７に示す第３グリーンシート２１ｃは、その上面に導電パターン１８ｐを有している。図示するように、第３グリーンシート２１ｃに設けられた開口部１６ｃには、電極材料１８が充填されている。ここでは、開口部１６ｃは、第２グリーンシート２１ｂの開口部１６ｂと同じ配置を有している。図示するように、導電パターン１８ｐは、開口部１６ｃと重なる部分を有する。導電パターン１８ｐは、第２グリーンシート２１ｂの上面に設けられてもよい。
ステップＳ１８において、第１グリーンシートと第２グリーンシートとの間に第３グリーンシートを挟むようにして第１〜第３グリーンシートを積層することによって積層グリーンシート体を形成する。このとき、積層グリーンシート体の上面および下面を、例えば拘束層としてグリーンシートと同じ温度では焼成しない他の基材などに接触させて拘束することが好ましい。
図８は、図６に示す第１グリーンシート２１ａおよび第２グリーンシート２１ｂ、ならびに図７に示す第３グリーンシート２１ｃが積層された状態の断面を示す。図８に例示する構成において、第３グリーンシート２１ｃは、導電パターン１８ｐが設けられた側の主面が第１グリーンシート２１ａに対向するようにして、第１グリーンシート２１ａおよび第２グリーンシート２１ｂに挟まれている。これにより、第１グリーンシート２１ａの開口部１６ａ内の電極材料１８と、第３グリーンシート２１ｃ上の導電パターン１８ｐとが接触する。また、ここで説明する例では、第３グリーンシート２１ｃの開口部１６ｃと第２グリーンシート２１ｂの開口部１６ｂとが同じ配置を有している。したがって、第３グリーンシート２１ｃと第２グリーンシート２１ｂとが積層されることによって、第３グリーンシート２１ｃの開口部１６ｃ内の電極材料１８と、第２グリーンシート２１ｂの開口部１６ｂ内の電極材料１８とが接触する。
ステップＳ２２（図５）において、基材によって拘束された状態にある積層グリーンシート体を枠体内に装填し、積層グリーンシート体に対する本圧着を行う。本圧着は、例えば６０〜９０℃に加熱し、２００〜５００ｋｇ／ｃｍ2（＝１９．６〜４９ＭＰａ）の圧力を印加することによって行われ得る。その後、積層グリーンシート体を枠体から取り出し、拘束のための基材を取り外す。
ステップＳ２４において、積層グリーンシート体を焼成する。焼成は、例えば９００℃の温度で２時間かけて行われ得る。焼成に際して、積層グリーンシート体の上面および下面を平板状のセッターによって押圧することが好ましい。
図９の上部は、セラミックス焼成体の断面を示し、下部は研磨後の多層セラミックス基板を模式的に示す断面図である。焼成の工程を経て、表面セラミックス層３ａ、中間セラミックス層３ｃおよび裏面セラミックス層３ｂが積層された構造を有する焼成体が得られる。また、この焼成の工程において、電極材料１８および導電パターン１８ｐに含まれる導電材料も緻密化する。焼成により、表面セラミックス層３ａ内の複数の表面電極７、裏面セラミックス層３ｂ内の複数の裏面電極９、および複数の内部電極８が形成される。例えば第３グリーンシート２１ｃの主面上に予め導体パターン１８ｐ（図８参照）を設けておくことにより、中間セラミックス層３ｃの面内方向に延びる導体層を有する内部電極８を形成することができる。図示するように、内部電極８は、表面電極７および裏面電極９との接続部分を有する。これにより、内部電極８を介して、表面電極７と、対応する裏面電極９とが電気的に接続される。
セラミックス焼成体の両面を研磨することにより、図９の上部に示す破線部分が除去され、図９の下部に示すように、表面および裏面が平坦化された多層セラミックス基板３が得られる。セラミックス焼成体が内部に内部電極８を有することにより、多層セラミックス基板３の表面電極７の配列と裏面電極９の配列とが異なっていても、表面電極７と、対応する裏面電極９とを相互に接続することができる。
ステップＳ２６において、セラミックス焼成体を例えばレーザーによって円盤状に加工する（形状加工工程）。これにより、円板状の多層セラミックス基板を得る。本開示の実施形態によれば、積層グリーンシート体を焼成する工程の前後において、多層セラミックス基板は、面内方向に１％以下の距離しか収縮しないようにしており、従って、表面電極７の面内方向の位置における目標値に対するずれを低減し得る。
図１０は、表面電極の目標位置からのずれをプロットしたグラフである。図１０では、円板状の多層セラミックス基板（直径：１５０ｍｍ）における、表面電極の目標値からのシフト量の測定結果を示している。当該多層セラミックス基板において、所定のピッチで配置された一辺が３ｍｍの正方形状の領域に、２０×２０個の表面電極（直径：８０μｍ）が形成されている。ここでは、多層セラミックス基板の中心を原点にとり、原点に関して対称に抽出した１６個の表面電極について測定を行った結果を示している。各測定点は、正方形状の４つの頂点の位置である。図１０に示す例では、収縮による表面電極の位置ずれは３０μｍ以下の範囲である。なお、図１０に示す例において、Ｘ方向における３σは２９μｍであり、Ｙ方向の３σは１５μｍである。
ステップＳ２８（図５）において、多層セラミックス基板の平坦化工程を実行する。多層セラミックス基板の平坦化加工は、典型的には、研削やラップやＣＭＰ（化学機械研磨）などにより行う。多層セラミックス基板の両面に厚くしたセラミックス層を形成し、両面をそれぞれ加工することにより、反りやうねりを解消し、充分に平坦化することが可能になる。よって、少なくとも表面において２０ｍｍ角の領域におけるＳＦＱＲ（Ｓｉｔｅ Ｆｒｏｎｔ Ｌｅａｓｔ Ｓｑｕａｒｅｓ Ｒａｎｇｅｓ）またはＳＢＩＲ（Ｓｉｔｅ Ｂａｃｋ Ｓｕｒｆａｃｅ Ｒｅｆｅｒｅｎｃｅｄ Ｉｄｅａｌ Ｒａｎｇｅｓ）を２μｍ以下にする。なお、両面の加工後の多層セラミックス基板において、多層セラミックス基板の表面（あるいは裏面）のあらゆる部分において、２０ｍｍ角の領域におけるＳＦＱＲまたはＳＢＩＲが２μｍ以下との条件が達成されている必要はない。多層セラミックス基板を、２０ｍｍ角を単位とする複数の領域に分割したときに、その複数の領域のうちの少なくとも５０％以上において２０ｍｍ角の領域におけるＳＦＱＲが２μｍ以下との条件が達成されれば良い。あるいは、２０ｍｍ角の領域におけるＳＢＩＲが２μｍ以下との条件が満足されれば良い。
なお、多層セラミックス基板の両面の加工により、表面セラミックス層および裏面セラミックス層の厚さは、当初の値から例えば半分程度の大きさに減少し得る。しかし、研磨によって除去される部分の厚さを考慮して、第１および第２グリーンシートの厚さが充分に大きく設定されるため、表面セラミックス層および裏面セラミックス層が消失することはない。（図９）
ステップＳ３０において、多層セラミックス基板の平坦化された表面に、リソグラフィによって配線パターンなどの微細構造物を形成する(リソグラフィ工程)。具体的には、フォトリソグラフィにより、２μｍ以下の最小配線幅および２μｍ以下の最小配線間隔を有する配線パターンを多層セラミックス基板の表面上に形成する。こうして、本開示の実施形態における実装基板用ウエハが製造される。配線パターンの上には、公知の方法により、バンプ電極が設けられ得る。
なお、ステップＳ２８で作製された多層セラミックス基板が、配線パターンが形成される前において、販売されても良い。本開示による多層セラミックス基板の表面は平滑であるため、フォトリソグラフィにより、配線パターンを形成することが容易である。
以下、図面を参照しながら、本開示の実施形態を詳細に説明する。本開示はそれらに限定されない。各実施形態の説明は、特に断りがなければ他の実施形態にも適用される。また、図面に記載の寸法はあくまでも説明のための例示であり、実際の比率と異なることがある。
［第１の実施形態］
図１１は、本開示の実装基板用ウエハの上面図である。図１１に示す実装基板用ウエハ１は、多層セラミックス基板３を有する。多層セラミックス基板３の表面上に、複数個のチップエリア２が集約されている。チップエリアを含むように実装基板用ウエハ１を切断して実装基板用ウエハ１を分割することにより、複数個の実装基板を得られる。実装基板用ウエハ１の形状は、従来のＳｉウエハの加工プロセスを適用できるように、例えば、直径が１５０ｍｍ以上の円盤状であっても良い。実装基板用ウエハ１の形状は、円盤状以外の形状であっても構わない。１枚の実装基板用ウエハ１から多くの実装基板を得られるようにチップエリア２を配置すると有益であり、実装基板用ウエハ１の形状は、チップエリア２のサイズに応じて任意に設計できる。ただし、多層セラミックス基板３の外縁部から１ｍｍのエリアはハンドリング時に異物が付着しやすい。そのため、この範囲にはチップエリア２を配置しないことが有益である。
図１２及び図１３は、実装基板用ウエハ１から個別に切り出した実装基板４の一例を示す。チップエリア２を含む実装基板４は、多層セラミックス基板３の表面上に絶縁層５を有し、配線パターン６がその上面に形成されている。配線パターン６の一端は多層セラミックス基板３の表面電極７に接続されており、表面電極７は多層セラミックス基板３の内部電極８を通じて裏面電極９に電気的に接続されている。多層セラミックス基板３は、Ａｌ2Ｏ3とＳｉＯ2を主成分とした誘電体、ならびに内部電極８、表面電極７および裏面電極９を含む。内部電極８、表面電極７および裏面電極９は、例えばＡｇから形成される。多層セラミックス基板３は、その表面上のチップエリア２に絶縁層５、配線パターン６などを有し得る。 配線パターン６は、半導体チップ同士を電気的に接続する。配線パターン６は、実装基板４に搭載する半導体チップの仕様に応じて任意に設計することができる。パターンの途中に過剰電流を防止するバリスタなどの素子を形成しても良い。
本明細書では、多層セラミックス基板３またはセラミックスチップ基板の表面に対して垂直な方向から配線パターン６を見たとき、配線パターン６において最も狭くなっている部分の幅を最小配線幅（図１２において矢印ｓ１で示す幅）と呼び、パターン同士の間隔が最も狭くなっている部分の間隔を最小配線間隔（図１２において矢印ｐ１で示す間隔）と呼ぶ。本開示の実施形態では、配線パターン６における最小配線幅ｓ１は２μｍ以下であり、かつ最小配線間隔ｐ１は０μｍより大きく２μｍ以下である。配線パターン６の厚さは、電気抵抗の仕様などに応じて任意に設計できる。ただし、断線の発生などを抑制する観点から、配線パターン６の厚さが最小配線幅と同じ２μｍ以下であると有益である。
本発明者の検討によれば、多層セラミックス基板３の表面において、２０ｍｍ角の評価領域でのＳＦＱＲが２μｍ以下であれば、最小配線幅ｓ１が２μｍ以下であり、かつ最小配線間隔ｐ１が２μｍ以下であるような微細な配線パターン６をもった実装基板を作製し得る。ＳＦＱＲは１μｍ以下であることがより好ましい。多層セラミックス基板３の表面と同様に、多層セラミックス基板３の裏面のＳＦＱＲも２μｍ以下であっても良い。
ＳＦＱＲは、Ｓｉｔｅ Ｆｒｏｎｔ Ｌｅａｓｔ Ｓｑｕａｒｅｓ Ｒａｎｇｅｓの略語であり、局所的な平坦度を示す指標として用いられる。図１４を参照する。ＳＦＱＲの測定においては、図１４に示すように、多層セラミックス基板３における測定対象の反対面１０を平坦面に吸着および固定する。反対面１０を平坦にした状態で、最小二乗法を用いて、ある一定の範囲（例えば２０ｍｍ角（一辺が２０ｍｍの正方形）の範囲）の評価領域における表面の形状に基づいて基準面１２を算出する。図１４中の矢印１１は、正方形の評価領域における一辺の長さを模式的に表している。ＳＦＱＲは、基準面１２から測ったサイト表面上の最高点までの距離と、サイト表面上の最低点までの距離との合計（図１４中、矢印ｔSFQRで示す距離）である。ＳＦＱＲが小さいほど、ステッパー（縮小投影露光装置）で露光する際の合焦精度を向上させ得る。一般のシリコン基板ではＳＦＱＲは２μｍ以下であり、ステッパーを用いたフォトリソグラフィによる微細加工技術を適用することができる。これに対し、従来の多層セラミックス基板におけるＳＦＱＲは、一般に、ＳＦＱＲが２μｍ以下の条件を満足しない。そのため、単純にこのフォトリソグラフィ加工を多層セラミックス基板に適用することは容易ではなく、少なくともステッパーの合焦精度を高める必要があった。本開示の実施形態によれば、多層セラミックス基板３を、２０ｍｍ角を単位とする複数の評価領域に区分したときに、少なくとも５０％の領域においてＳＦＱＲが２μｍ以下の条件を満足させ得るので、フォトリソグラフィ加工を容易に適用できる。さらに少なくとも８０％の評価領域において、ＳＦＱＲが１μｍ以下の条件を満足しているとさらに好ましい。これにより、フォトリソグラフィ加工を適用して微細な配線パターンを実現することができる。
露光を行うためのステッパーには、露光の対象となるパターン（ショットとも呼ばれる。）ごとに多層セラミックス基板の傾きを補正する機能を有するステッパーがある。このようなステッパーを使用する場合、ＳＦＱＲが２μｍ以下であれば、配線パターンにおいて、最小配線幅が２μｍ以下かつ最小配線間隔が０μｍより大きく２μｍ以下の精度を達成できる。他方、ウエハの傾きを補正する機能を有していないステッパーを使用する場合には、局所的な平坦度の指標としてＳＢＩＲを用い得る。ＳＢＩＲは、Ｓｉｔｅ Ｂａｃｋ Ｓｕｒｆａｃｅ Ｒｅｆｅｒｅｎｃｅｄ Ｉｄｅａｌ Ｒａｎｇｅｓの略語である。ＳＢＩＲの測定においては、図１５に示すように、多層セラミックス基板３における測定対象の反対面１０を平坦面に吸着および固定することにより、反対面１０を平坦にする。ＳＢＩＲは、ある一定の範囲（例えば２０ｍｍ角（一辺が２０ｍｍの正方形）の範囲）の評価領域における、反対面１０を基準とするサイト表面上の最高点の高さと最低点の高さの差（図１５中、矢印ｔSBIRで示す高さの差）である。ＳＢＩＲが２μｍ以下であって、その値が小さいほど合焦精度を向上させ得る。ＳＢＩＲは１μｍ以下であることがより好ましい。本開示の実施形態によれば、多層セラミックス基板３を、２０ｍｍ角を単位とする複数の評価領域に区分したときに、少なくとも５０％の領域においてＳＢＩＲが２μｍ以下の条件を満足させ得るので、フォトリソグラフィ加工を容易に適用できる。さらに少なくとも８０％の評価領域において、ＳＢＩＲが１μｍ以下の条件を満足しているとさらに好ましい。これにより、フォトリソグラフィ加工を適用して微細な配線パターンを実現することができる。
平坦度の指標としてＧＢＩＲも用い得る。ＧＢＩＲは、Ｇｌｏｂａｌ Ｂａｃｋ Ｉｄｅａｌ Ｒａｎｇｅｓの略語であり、ウエハ全面の平坦度を示す。ＧＢＩＲの測定においては、図１６に示すように、多層セラミックス基板３における測定対象の反対面１０を平坦面に吸着および固定することにより、反対面１０を平坦にする。ＧＢＩＲは、ウエハ全面における、反対面１０を基準とするウエハ表面上の最高点の高さと最低点の高さの差（図１６中、矢印ｔGBIRで示す高さの差）である。ＧＢＩＲが２μｍ以下であって、その値が小さいほど合焦精度を向上させ得る。ＧＢＩＲは１μｍ以下であることがより好ましい。
以上のように、少なくともＳＦＱＲが２μｍ以下であることを満足するか、もしくはＳＢＩＲが２μｍ以下であることを満足するか、もしくはＧＢＩＲが２μｍ以下であることを満足することにより、最小配線幅が２μｍ以下、かつ最小配線間隔が０μｍより大きく２μｍ以下の微細な配線パターンを実現し得る。そして、このような配線パターンが形成できれば、半導体チップの微細な電極ピッチに対応してバンプ電極を配線パターン上に配置することができる。その結果、従来必要であったシリコン基板のインターポーザを不要にできる。ＳＦＱＲ、ＳＢＩＲ、ＧＢＩＲのいずれの指標を採用するかは、露光装置の機能によって適宜選択すれば良い。ＳＦＱＲは、基板表面の傾き補正機能を有するステッパーで露光する場合に対して有効な指標であり、ＳＢＩＲは、基板表面の傾き補正機能を有しないステッパーで露光する場合に対して有効な指標である。ＧＢＩＲは、基板全面を一括して露光するアライナーを用いる場合に対して有効な指標である。ＳＦＱＲ、ＳＢＩＲ、ＧＢＩＲの全ての指標について上記の条件を満足する必要はなく、使用する露光装置に応じていずれかの項目を選択すれば良い。但し、通常はＳＢＩＲの指標を用いる際にはＳＦＱＲを満足しており、さらにＧＢＩＲの指標を用いる際にはＳＢＩＲ、及びＳＦＱＲの両方を満足しているといえる。
実装基板４は、バンプ電極１３（図１参照）を有し得る。バンプ電極１３は、予め実装基板用ウエハ１上に一斉に形成しておいても良く、実装基板用ウエハ１の分割後に形成しても良い。バンプ電極１３の材料の例は、Ｃｕ、Ａｕ、Ｓｎなどである。バンプ電極１３は、Ｃｕ／Ｓｎ、Ｃｕ／Ｎｉ／Ａｕのような２層構造または３層構造を含んでいても良い。実装基板４に半導体チップ４１を実装するための電極ピッチの設計によっては、バンプ電極１３のピッチとして５０μｍ以下が要求される。バンプ電極１３のピッチｐ２と、バンプ電極１３の高さｔ１を図１７に示す。バンプ電極１３と半導体チップ４１の電極４２との接合時において反りが矯正され平坦化された表面上に有るバンプ電極１３の一端部（例えばＣｕ／ＳｎにおけるＳｎ）が融解することにより、半導体チップ４１の電極４２と対向するバンプ電極１３の高さのばらつきは吸収され得る。
尚、ＳＯＲＩは、平坦面への吸着を行っていない状態の多層セラミックス基板３において、非吸着時のグローバルベストフィット基準面１４から測った多層セラミックス基板３表面上の最高点までの距離と、多層セラミックス基板３表面上の最低点までの距離との和（図１８中、矢印ｔSORIで示す距離）である。グローバルベストフィット基準面１４は、測定対象の反対面を平坦面に吸着しない状態のウエハ全面における表面の形状に基づいて、最小二乗法によって算出される基準面である。
多層セラミックス基板３における、半導体チップを実装する面とは反対側の面は、上述したように、プリント基板などのメイン基板と結合される。従って、裏面電極９（図１参照）の電極ピッチは、５００μｍから１ｍｍ程度で良い。裏面電極９上にＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌ）と呼ばれる金属膜を形成し、その上にハンダボールを搭載することによりバンプを形成しても良い。ＵＢＭは、Ｎｉ／Ａｕ、Ｎｉ／Ｐｄ／Ａｕなどの積層構造を有し得る。ハンダボールの材料は、例えばＳｎ−Ａｇ−Ｃｕのような鉛フリーハンダである。
以下、図面を参照しながら、本開示の実装基板用ウエハの製造方法の一例を説明する。
まず、セラミックス粉末をシート状に成形したグリーンシートを準備する。セラミックス粉末の材料としては、Ａｇ、Ｃｕ、Ａｕなどの導電ペーストと同時焼成できる低温焼結セラミックス材料、所謂ＬＴＣＣ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ−Ｆｉｒｅｄ Ｃｅｒａｍｉｃｓ）セラミックスを用いることができる。より好ましくは、主成分であるＡｌ、Ｓｉ、Ｓｒ、ＴｉをそれぞれＡｌ2Ｏ3、ＳｉＯ2、ＳｒＯ、ＴｉＯ2に換算したとき、Ａｌ2Ｏ3換算で１０〜６０質量％、ＳｉＯ2換算で２５〜６０質量％、ＳｒＯ換算で７．５〜５０質量％、ＴｉＯ2換算で２０質量％以下（０を含む）であるような混合物を使用する。当該混合物は、その主成分１００質量％に対して、副成分としてＢｉ、Ｎａ、Ｋ、Ｃｏからなる群から選ばれる少なくとも１種をＢｉ2Ｏ3換算で０．１〜１０質量％、Ｎａ2Ｏ換算で０．１〜５質量％、Ｋ2Ｏ換算で０．１〜５質量％、ＣｏＯ換算で０．１〜５質量％含有し得る。当該混合物は、更に、Ｃｕ、Ｍｎ、Ａｇからなる群から選ばれる少なくとも１種を含有し得る。このときのＣｕ、Ｍｎの混合比率は、それぞれ、ＣｕＯ換算で０．０１〜５質量％、ＭｎＯ2換算で０．０１〜５質量％であり得る。Ａｇの混合比率は、０．０１〜５質量％であり得る。低温焼結セラミックス材料は、その他の不可避不純物を含有し得る。上述の混合物を７００℃〜８５０℃で仮焼し、これを粉砕して平均粒径０．６〜２μｍの微粉砕粒子からなる誘電体磁器組成物を得る。この誘電体磁器組成物を有機バインダおよび可塑剤と混合してセラミックススラリーを得る。ドクターブレード法などにより、セラミックススラリーをポリエチレンテレフタレートフィルムのようなキャリアフィルムの上に均一な厚さで塗布した後、セラミックススラリーを乾燥させることにより、厚さ数十μｍから数百μｍのグリーンシートを得る。
ここでは、複数枚のグリーンシートを作製した後、あらかじめグリーンシートが３層重ねられた２つの積層体（第１および第２グリーンシート）を用意する。また、第１グリーンシートおよび第２グリーンシートとの間に挟まれる１層または複数のグリーンシート（第３グリーンシート）を用意する。焼成前の変形を抑制するために、第１および第２グリーンシートに対しては、上述の条件でエージング処理を実行する。第３のグリーンシートについても、より位置精度を上げるためにエージング処理を行ってもよい。
次に、図１９に示すように、グリーンシート１５に複数の電極ビア１６を形成する。図示するグリーンシート１５は、上述の第１、第２および第３グリーンシートのいずれかに対応する。グリーンシート１５は有機バインダを多く含むので、電極ビア１６を容易に形成できる。位置精度、加工精度、および加工速度の観点から、レーザーで電極ビア１６を形成すると有益である。例えば炭酸ガスレーザー１７を使用し、グリーンシート１５を貫通する直径６０μｍ〜８０μｍの電極ビア１６を形成する。第１、第２および第３グリーンシートのうちの少なくとも１つに形成される電極ビア１６の配置は、他のグリーンシートに形成される電極ビア１６の配置と異なる。第１および第２グリーンシートに形成される電極ビア１６は、表面電極および裏面電極を規定し、第３グリーンシートに形成される電極ビア１６は、内部電極を規定する。ここでは、第２および第３グリーンシートにおける電極ビア１６の配置を共通とする。また、第１グリーンシートにおける電極ビア１６の中心位置の間隔を、第２および第３グリーンシートにおける電極ビア１６の中心位置の間隔よりも小さくする。
次に、図２０に示すように、マスク１９とスキージ２０を用いてスクリーン印刷法で電極ビア１６にペースト状の電極材料１８を充填する。電極材料１８としては、例えば、Ａｇや、Ｃｕや、Ａｕなどの導電材料を主成分とする導電ペーストを使用できる。電極ビア１６の位置に正確に電極材料１８を充填するために、グリーンシート１５の少なくとも２か所に位置合わせ用のマークを形成しておいても良い。この場合、マスク１９にもグリーンシート１５上のマークに対応する位置に位置合わせ用マークを形成し、両者を重ねる際に画像認識機能を使って位置合わせを行う。グリーンシート１５およびマスク１９における、少なくとも２つの位置合わせ用のマークを互いにできるだけ離れた位置に形成することにより、両者の位置合わせ精度をさらに向上させ得る。
次に、導電ペーストを用いて、スクリーン印刷法でグリーンシート１５の表面に内部配線用の回路パターンを形成する。ここでは、第３グリーンシートの一方の主面上に内部配線用の回路パターンを形成する。この回路パターンは、グリーンシートの焼成後において、少なくとも、表面電極と、裏面電極とを電気的に接続する内部電極として機能する。
本工程は電極材料１８を電極ビア１６に充填する工程の後に実施しても良いし、前に実施しても良い。あるいは、マスク１９とスキージ２０を使用して、電極ビア１６への電極材料１８の充填と同時に実施しても良い。電極ビア１６に充填する電極材料１８とグリーンシート１５の表面への回路パターン形成用電極材料は同一の材料を用いても良いし、それぞれの工程に適した電極材料を選択することもできる。
第３グリーンシートはグリーンシート１５を複数枚重ねて構成することができる。各グリーンシートの電極ビア１６および内部配線用の回路パターンの形状および配置はシート毎に異なっていても良い。また、グリーンシート１５を構成するセラミックス粉末の材料組成がシート毎に異なっていても良い。材料組成および／または回路パターンが互いに異なる複数のグリーンシートを組み合わせることにより、グリーンシートの面内方向だけでなく厚さ方向も利用した複雑な３次元回路を作製することができる。例えば、高誘電率材料を含むグリーンシートを挟むように電極パターンを形成することによってコンデンサを形成したり、スパイラル状の電極パターンを形成することによってインダクタを形成したりすることも可能である。また、グリーンシートの一部を金型などで打ち抜いておくことにより、多層セラミックス基板上にキャビティ構造を設けることも可能である。本開示の実施形態において、多層セラミックス基板は、グリーンシートを積層することによって形成される。そのため、グリーンシート毎にその形状および／または回路パターンを変えることができ、構造的にも回路的にも複雑な３次元構造物を得ることが可能である。
次に、図２１に示すように、グリーンシート１５の電極ビア１６に電極材料１８を充填することによって得られた電極付きグリーンシート２１を複数枚積層して、これらを圧着することにより積層グリーンシート体２２を形成する。ここでは、第１グリーンシートと第２グリーンシートとの間に第３グリーンシートが配置されるように積層を行う。このとき、互いに隣接する電極付きグリーンシート２１間において、一方のシートの電極と、他方のシートの対応する電極または内部配線用の回路パターンとが電気的に接続されるように、複数枚の電極付きグリーンシート２１の積層を行う。電極付きグリーンシート２１の積層に際して、治具、画像認識などを用いることにより、各電極付きグリーンシート２１における電極位置の正確な位置合わせを実現し得る。例えば、電極付きグリーンシートの少なくとも２か所に位置決め用の貫通孔を設けておき、これに対応する位置にピンを有する積層用治具を用意する。積層に際して、電極付きグリーンシートに形成した位置決め用の貫通孔にピンを通すことにより、複数枚の電極付きグリーンシートの位置決めが可能である。ただし、この方法では、電極付きグリーンシートにおける位置決め用の貫通孔の直径は、ピンの直径よりも大きい。そのため、画像認識機能を用いてアライメントする方が、一般にはより高い位置決め精度が得られる。
複数枚の電極付きグリーンシート２１を圧着して一体化することにより、積層グリーンシート体２２が得られる。電極付きグリーンシート２１は、例えば、油圧ハンドプレス、一軸加圧成形機、ＣＩＰ（冷間等方圧成形機）などを用いて圧着することができる。ＣＩＰを用いると、電極付きグリーンシート２１を等方的に加圧して均一な圧力で圧着することができ、有益である。
次に、積層グリーンシート体２２を焼成炉に入れて焼成する。焼成における温度は、電極材料１８の組成に応じて選択されるセラミックス粉末の材料組成に基づいて決められる。例えば、電極材料１８にＡｇを使用する場合は約９００℃以下、ＡｕまたはＣｕを使用する場合は約１０００℃以下、Ｎｉ等を使用する場合は約１４００℃以下で焼成可能なセラミックス材料が選択される。ＡｇおよびＣｕは電気抵抗が低いので、電極材料１８としてＡｇまたはＣｕを選択することにより、表面電極７、裏面電極９、内部電極８（図１参照）の大きさを低減し得る。従って、電極材料１８としてＡｇまたはＣｕを選択する場合には、セラミックス粉末の材料として、１０００℃以下で電極材料と同時に焼成可能なＬＴＣＣセラミックスを使用すればよい。
本開示の実施形態では、積層グリーンシート体２２は、寸法変化を抑制しながら焼成する無収縮工法を用いて焼成する。ここで用いた無収縮工法は、グリーンシート（ここでは積層グリーンシート体２２）の焼成温度では焼成しない材料（例えばＡｌ2Ｏ3）から形成された拘束層を予め積層グリーンシート体の表面及び裏面に圧着しておき、グリーンシートの焼成温度で焼成を実行する手法である。無収縮工法の適用により、積層グリーンシート体２２の面内方向の収縮が１％以下に抑制されたセラミックス焼成体が得られる。積層グリーンシート体２２を焼成することにより、ＬＴＣＣ材料の焼成と同時に電極材料１８も緻密化する。これにより、表面電極７および裏面電極９、ならびにこれらの間を電気的に接続する内部電極８を形成することができる（例えば図１３参照）。
積層グリーンシート体２２の焼成は、例えば、セッターと呼ばれる部材の間に積層グリーンシート体２２が配置された状態で実行される。セッターの材料組成は、焼成されるグリーンシートに主成分として含まれる材料を主成分として含有すると有益である。ここでは、例えばＡｌ2Ｏ3、ムライトやＺｒＯ2などを主成分として含有する材料を焼成して得られたセッターを用いる。
ここでは、積層グリーンシート体２２の焼成に際して、セッターの上に積層グリーンシート体２２を載せ、積層グリーンシート体２２の上面にも、積層グリーンシート体２２が載せられたセッターと同じ材料から形成されたセッターを載せる。このように、材料が共通する２つのセッターの間に積層グリーンシート体２２が挟まれた状態で焼成を実行することにより、焼成中の積層グリーンシート体２２の上面および下面における熱プロファイルをほぼ同じに調整し得る。これにより、積層グリーンシート体２２の上面および下面の間の温度勾配を低減し得、反りの少ないセラミックス焼成体を形成し得る。また、積層グリーンシート体２２の上面にセッターを載せることにより、セッターの重量を利用して焼成中の反りの発生の抑制効果も期待できる。なお、一般的なセラミックスの焼成過程では、グリーンシートはシートの面内方向に収縮しようとする。そのため、グリーンシートの上面および下面にセッターを配置してグリーンシートを単純に焼成すると、グリーンシートとセッターとの間に部分的に発生する摩擦によってグリーンシートの等方的な収縮が阻害されるために、得られる焼成体における歪みは大きくなる。これに対し、無収縮工法では、積層グリーンシート体２２の上下面に設けた拘束層により、シートの面内方向における収縮が拘束層により抑制されているので、積層グリーンシート体２２の上面および下面にセッターを接触させながら焼成しても、反りの少ないセラミックス焼成体を得ることが可能になる。
焼成後、拘束層を除去することにより、表面の収縮、および反りが抑制されたセラミックス焼成体が得られる。多層セラミックス基板のＳＦＱＲを２μｍ以下とする観点からは、セラミックス焼成体のＳＦＱＲが５０μｍ以下であり、ＳＯＲＩ量が５０μｍ以下であることが有益である。ＳＦＱＲおよびＳＯＲＩが上記の範囲内にあるセラミックス焼成体を用いることにより、効率的、かつ安価な製造を実現し得る。
次に、図２２に示すように、セラミックス焼成体２３の両面の平坦化加工として研削および／または研磨を行う。これにより、２μｍ以下のＳＦＱＲを有するセラミックス積層体が得られる。セラミックス焼成体２３の主面の加工方法は、セラミックス焼成体２３の硬度に応じて適宜選択すればよい。例えば砥粒２４を用いてセラミックス焼成体２３の主面の研削または研磨を行うことができる。平面研削や大きな径の砥粒の研磨機を用いてセラミックス焼成体２３の主面を片面ずつ粗加工した後に、小さな径の砥粒の研磨機を用いてセラミックス焼成体２３の両主面をそれぞれ研磨しても良い。研磨の前に粗加工を行うことにより、比較的短い時間でＳＦＱＲを２μｍ以下にすることができる。平面研削は、セラミックス焼成体２３の主面のうちの一方にのみ施されても良い。両面の粗加工を同時にできる両面研磨機を用いることにより、加工時間のさらなる短縮も可能となる。さらにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を用いることにより、面粗さを低減し得る。面粗さを低減すると、後述する絶縁層の厚さを低減できるので有益である。セラミックス焼成体２３の両面の研削および／または研磨を行う前または後において、セラミックス焼成体２３の外形を所望の形状に加工しても良い。例えば、レーザー２５などを用いてセラミックス焼成体２３の外形を円形にしたり、セラミックス焼成体２３の外縁にノッチまたはオリフラなどを形成したりしても良い。ここでは、セラミックス焼成体２３の外形を円形とすることにより、円盤状の多層セラミックス基板３を得る。また、図２２に示すように、レーザーなどを用いてセラミックス焼成体２３に識別マーク２６を付与しても良い。多層セラミックス基板３の外形、および識別マーク２６の有無などは、後の工程におけるフォトリソグラフィにおいて使用する装置の仕様に応じて任意に選択できる。
以上の工程を経ることにより、基板の表面及び裏面に複数の電極（表面電極および裏面電極）を有し、表面電極と裏面電極とが内部電極を介して電気的に接続された多層セラミックス基板３を得る。この多層セラミックス基板３において、２０ｍｍ角を単位とする複数の評価領域に区分したとき、複数の評価領域のうち少なくとも５０％において、２０ｍｍ角の評価領域におけるでのＳＦＱＲが２μｍ以下である。なお、評価領域は、典型的には、多層セラミックス基板３の外縁部から１ｍｍを除く表面において定義される。上述の工程を経ることによって得られる多層セラミックス基板３は、２０ｍｍ角を単位とする複数の評価領域に区分したとき、少なくとも５０％の評価領域においてＳＦＱＲが２μｍ以下であるので、ステッパーを用いたフォトリソグラフィを適用できる。従って、任意に設計された微細な配線パターンを多層セラミックス基板の表面に形成することが可能である。
以下、多層セラミックス基板３の表面に配線パターンを形成する方法の一例を説明する。ここでは、フォトリソグラフィと電解めっきを用いて配線パターンを形成する方法を説明する。なお、以下では、多層セラミックス基板３の表面と配線パターンとの間に絶縁層を有する構造を例示する。 まず、図２３（ａ）および図２３（ｂ）に示すように、多層セラミックス基板３の表面に絶縁層５を形成する。例えば、スピンコート法、ディップコート法、スプレーコート法などにより、多層セラミックス基板３の表面にポリイミド、シロキサン系ポリマーなどの膜を形成する。液状の材料を多層セラミックス基板３の表面に付与することにより、多層セラミックス基板３の表面の微細な凹凸に追従しない平坦な表面を有する膜を形成し得る。液状の材料を例えばスピンコート法で塗布することで、多層セラミックス基板３の表面に、ほぼ均一な厚さを有する膜が形成される。従って、多層セラミックス基板３の表面に形成される膜の平坦度は、多層セラミックス基板３の表面の平坦度を反映する。あるいは、スパッタ法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを適用することにより、ＳｉＯ2膜などの無機絶縁膜を形成しても良い。この場合も、多層セラミックス基板３の表面に、ほぼ均一な厚さを有する膜を形成することができる。従って、無機絶縁膜を形成した場合においても、多層セラミックス基板３の表面に形成される膜の平坦度は、多層セラミックス基板３の表面の平坦度を反映する。
次に、図２４（ａ）および図２４（ｂ）に示すように、絶縁層５の一部を除去することにより絶縁層５にスルーホール２７を形成する。スルーホール２７の形成により、表面電極７の各々における少なくとも一部分を露出する。絶縁層５をポリイミドで形成した場合であれば、フォトリソグラフィを用いて絶縁層５上にスルーホールのフォトレジストパターンを形成し、ケミカルエッチング液などを用いてポリイミド膜をエッチングすることにより、スルーホール２７を形成することができる。多層セラミックス基板３上に感光性ポリイミドなどの膜を形成した場合であれば、多層セラミックス基板３上の膜を露光した後に不要な部分を除去することにより、スルーホール２７を形成することができる。また、多層セラミックス基板３上に無機材料を堆積した場合であれば、フォトリソグラフィを用いてフォトレジストパターンを形成した後、バッファードフッ酸を用いたウェットエッチング、あるいは四フッ化炭素などのフッ化物を含むガスを用いたプラズマによるドライエッチングなどを適用することにより、スルーホール２７を形成することができる。
スルーホール２７は、多層セラミックス基板３の表面電極７と整合するように形成される。これにより、スルーホール２７を介して、多層セラミックス基板３の表面電極７の各々と、後述する配線パターンとを電気的に接続することができる。ここで説明する例示的な製造方法では、スルーホール２７は、フォトリソグラフィ技術を用いて形成する。このとき、例えば、目視または画像認識による検出によって多層セラミックス基板３の表面電極７の位置を確認し、表面電極７の位置を基準にしてスルーホール形成用のマスクをアライメントする。多層セラミックス基板３上に位置合わせ用のパターンなどを形成しておいても良い。このように、予め形成しておいた任意のパターンをアライメントに利用することも可能である。上述したように、本開示の実施形態においては、多層セラミックス基板３は面内方向の収縮を抑制し得る無収縮工法を適用して作製される。そのため、表面電極７における目標位置（設計上の基準位置）からの位置シフトは、スルーホール２７の形成にフォトリソフォトリソグラフィーを適用し得る程度に十分に小さい。
次に、絶縁層５の上面に配線パターンを形成する。ＡｌやＣｕなどを含む抵抗率の低い材料を用いて配線パターンを形成すると、配線パターンの電気抵抗を低減できるので有益である。また、配線パターンの膜厚をなるべく大きくして配線パターンの断面積を大きくすると、配線パターンの電気抵抗を低減できるので有益である。配線パターンを簡便に形成する方法として、電解めっき法を適用してＣｕ膜を形成する方法が知られている。電解めっき法によると、下地層の形成された領域に選択的にめっき層を成長させることができる。また、電流密度の調節により、めっき層の成長速度を調整可能である。
配線パターンの形成においては、まず、図２５（ｂ）および図２５（ｃ）に示すように、絶縁層５上に、金属下地膜２８を例えばスパッタ法で形成する。金属下地膜２８は、例えば膜厚０．０２μｍのＣｒ膜を形成し、さらにその表面に膜厚０．０８μｍのＣｕ膜を形成した２層膜であり得る。絶縁層５と接するようにＣｒ膜またはＴｉ膜を形成することにより、絶縁層５に対する金属下地膜２８の密着性を向上させ得る。金属下地膜２８は、電解めっき時に必要な電流を供給する給電層として機能する。金属下地膜２８の組成、および構造は上記の例に限定されない。金属下地膜２８の形成後、図２５（ａ）〜図２５（ｃ）に示すように、金属下地膜２８上にフォトレジスト２９を塗布する。フォトレジスト２９の塗布方法の例は、スピンコート法、ディップコート法、スプレーコート法、スリットコート法などである。フォトレジスト２９の塗布方法は、フォトレジストの粘度、多層セラミックス基板３の寸法などに応じて適宜選択すれば良い。一般に、フォトレジストの塗布にはスピンコート法が用いられる。フォトレジスト２９の膜厚は、形成されるめっき膜の厚さよりも大きな厚さに設定される。フォトレジスト２９がめっき膜よりも薄いと、フォトレジスト２９のパターンを跨いでめっき膜が形成されることがあり、配線パターンにおける隣接する配線同士がショートするおそれがある。例えば、２．０μｍの厚さを有するめっき膜を形成する場合、２．２〜２．６μｍ程度の厚さを有するフォトレジストを形成すれば良い。
次に、フォトレジスト２９を露光及び現像して、フォトレジスト２９のうちの不要な部分を除去することにより、フォトレジストパターン３０を形成する（図２６（ａ）および図２６（ｂ）参照）。フォトレジスト２９の露光においては、必要な解像度に応じて露光装置を選択する。例えば、形成しようとする配線パターンにおける配線幅が１μｍ〜２μｍの場合、ｇ線（波長４３６ｎｍ）、ｈ線（波長４０５ｎｍ）またはｉ線（波長３６５ｎｍ）を発する光源を備える縮小投影露光装置（ステッパー）を使用すればよい。ステッパーでは、光源から出射された光線がレンズによって収束され、フォトマスクのパターンがフォトレジスト２９上に結像する。フォトレジストパターン３０における解像度は、このときのフォーカスずれの大きさに依存する。
再び図３３を参照する。図３３に示すグラフでは、Ｃｒ膜（膜厚０．０２μｍ）およびＣｕ膜（膜厚０．０８μｍ）をスパッタ法でシリコン基板上に順次形成した後、スピンコート法でポジ型フォトレジストを付与し、ｉ線ステッパーで露光を行ったサンプルに関するデータがプロットされている。フォトレジストの現像にはアルカリ現像液を使用してパドル法で１２０秒間現像した。
図３３に示すグラフの横軸は、最適フォーカス値からのずれ量を示している。ずれ量の符号は、基板の露光面を上にしたときにフォーカス位置が上方にずれた場合を正、フォーカス位置が下方にずれた場合を負としている。グラフの縦軸（フォトレジスト寸法）は、ショットのほぼ中心における、フォトレジストが除去された部分の幅（ライン間隔）を示しており、このフォトレジスト寸法は、後に形成される配線の幅に相当する。図３３から、フォーカスが最適値からずれると配線幅が広がることがわかる。最適値を基準とするずれ量が−１μｍ以下または＋１μｍ以上であると、フォトレジストパターンが崩れ（図３４参照）、配線幅が広がり過ぎてしまう。したがって、ラインの幅（ライン幅）またはライン間隔が２μｍ程度のフォトレジストパターンを得る観点から、最適フォーカス値からのずれ量の範囲が２μｍ以内（最適フォーカス値を中心として±１μｍの範囲内）であると有益である。
ステッパーは、一定の範囲（ショット）を単位として露光を繰り返すことにより、フォトレジスト全体の露光を実行する。ショットは、典型的には、１０ｍｍ角〜２０ｍｍ角程度の領域である。ステッパーは、一般に、ショットを単位とする露光に先立って装置内部で基板表面の高さの計測を実行する。これにより、ショットごとにフォーカス基準面を算出し、露光動作を行う。従って、表面の高さにばらつきがない理想的な基板上のフォトレジストに対して露光を行うのであればフォーカスずれは発生しないといってよい。しかし、現実には、フォトレジストが付与された基板は、その表面の高さにばらつきを有する。ショットごとに計測される表面高さは、ショットにおける表面高さの代表値であり、ステッパーは、ショット間の表面高さのばらつきは補正できても、ショット内の表面高さのばらつきを補正することはできない。そのため、ショット内において表面高さがばらついていると、ショット内で部分的にフォーカスずれが発生することがある。ショット内におけるフォーカスずれは、フォトレジストパターンの解像度低下の原因となり得る。
図３３からわかるように、露光時のショット内の高さばらつきを２μｍ以内に抑えることにより、図３５に示すような微細な配線の形成を実現し得る。配線パターン６を形成しようとする基板に要求される具体的な仕様は、露光装置が備える機能によって異なる。例えば、基板の傾きを補正する機構を有するステッパーでは、ＳＦＱＲが２μｍ以下であることが好ましい。基板の傾きを補正する機構を有しないステッパーでは、ＳＢＩＲが２μｍ以下であることが好ましい。基板全面を一括露光するアライナー（例えばコンタクトアライナー）では、ＧＢＩＲが２μｍ以下であることが好ましい。
次に、電解めっき法により、図２７（ａ）および図２７（ｂ）に示すように、金属下地膜２８にめっき層３１を析出させる。これにより、フォトレジストの存在しない領域に選択的に配線パターン６を形成することができる。めっき層３１を構成する金属の例は、電気抵抗の小さい、Ｃｕ、Ａｇ、Ａｕ、Ｎｉ、Ａｌなどである。なお、金属下地膜２８の表面が、めっき層３１を構成する金属と同種の金属であると、金属下地膜２８に対するめっき層３１の密着性を向上させ得るので有益である。
次に、フォトレジストパターン３０を公知の方法により除去する。その後、めっき層３１が形成された領域以外の領域にある金属下地膜２８を公知の方法により除去する（図２８（ａ）および図２８（ｂ）参照）。これにより、多層セラミックス基板３の表面電極７の側の表面に配線パターン６が得られる。図２８（ｂ）に示すように、配線パターン６は、絶縁層５のスルーホール２７を介して表面電極７に電気的に接続されている。
以上の工程を経て、図１１に示すような実装基板用ウエハ１が得られる。
［第２の実施形態］
多層セラミックス基板３上の配線パターン６は、真空成膜法を用いて形成しても良い。
多層セラミックス基板３は、第１の実施形態と同様にして得ることができる。そのため、以下では、多層セラミックス基板３を作製するための工程の説明を省略する。第２の実施形態においても、多層セラミックス基板３は、その表面及び裏面に複数の電極（表面電極および裏面電極）を有し、かつ表面電極と裏面電極とが内部電極を介して電気的に接続された構造を有する。ここで用いる多層セラミックス基板は、その外縁部から１ｍｍを除く表面では、２０ｍｍ角の評価領域におけるＳＦＱＲが２μｍ以下であるような領域を有する。以下、フォトリソグラフィを用いて配線パターン６を形成する工程を説明する。
まず、絶縁層５として、ポリイミドなどの樹脂層または無機材料層などを多層セラミックス基板３の表面に形成する。その後、絶縁層５にスルーホール２７を形成する。次に、絶縁層５及びスルーホール２７上にフォトレジストを塗布する。このとき、形成しようとする配線パターンの厚さより厚くなるように、フォトレジストの厚さを調整する。次に、例えばステッパーを用いてフォトレジストを露光および現像し、フォトレジストのうち、不要な部分を除去する。これにより、図２９（ａ）および図２９（ｂ）に示すように、絶縁層５上にフォトレジストパターン３０を形成する。
続けて、図３０（ａ）および図３０（ｂ）に示すように、真空成膜法を用いて、フォトレジストパターン３０上に金属層３２を形成する。真空成膜法の例は、スパッタ法、真空蒸着法などである。フォトレジストパターン３０上に堆積させる金属の例は、電気抵抗の小さい、Ｃｕ、Ａｇ、Ａｕ、Ｎｉ、Ａｌなどである。図３０（ｂ）に示すように、金属層３２は、フォトレジスト上だけでなく、絶縁層５上、および表面電極７の各々においてスルーホール２７と重なる部分の上にも形成される。
次に、公知の方法により、フォトレジストパターン３０を除去する（図３１（ａ）および図３１（ｂ）参照）。このとき、フォトレジストパターン３０と共に、金属層３２のうち、フォトレジストパターン３０上にある金属を除去する（リフトオフ）。言い換えれば、フォトレジストパターン３０によってマスクされていなかった領域にのみ金属を残す。これにより、配線パターン６を形成することができる。第２の実施形態にかかる製造方法によれば、電解めっきに必要な電解液などを使用しないので、電解めっき法を適用する場合と比較して、配線パターン６を形成するための金属の選択肢が増加する。
［第３の実施形態］
図３２は、第３の実施形態による実装基板の断面を示す。図３２に示す実装基板４ａは、セラミックスチップ基板３００の表面３ｘと配線パターン６との間に絶縁層５を有している。また、実装基板４ａは、配線パターン６上にバンプ電極１３を有している。実装基板４ａは、例えば、第１または第２の実施形態において説明した方法により得られる実装基板用ウエハの配線パターン６上にバンプ電極１３を形成した後、実装基板用ウエハを切断および分割することによって作製することができる。なお、バンプ電極１３の形成は、実装基板用ウエハを切断および分割の後に実行されても良い。
バンプ電極１３は、複数の金属層の積層構造を有し得る。ここでは、実装基板用ウエハの配線パターン６においてバンプ電極１３が形成されるべき箇所に、フォトリソグラフィを用いて、Ｎｉ／Ａｕの積層構造を有する電極パッドを形成する。電極パッドを形成する前に、バンプ電極１３が形成される箇所以外の領域に配線パターンの保護層を形成しておいても良い。この保護層は、絶縁材料から形成される。次に、電極パッド上にＳｎ層を形成する。これにより、半導体チップ側の電極（例えばＣｕ電極）と配線パターン６とを物理的および電気的に接続可能なバンプ電極が得られる。Ｓｎ層のパターンが、電極パッドの形成に使用したマスクと同じパターンを有すると、Ｓｎ層を効率よく形成し得る。Ｓｎ層の形成方法は特定の方法に限定されず、例えば、電解めっき法、スパッタ法などを用いることができる。Ｓｎ層が１５μｍ程度の厚さを有していると、半導体チップに対する十分な接合強度が得られるので有益である。Ｓｎを１５μｍの厚さまで堆積させる観点からは、Ｓｎ層の形成に電解めっき法を適用することが有利である。
ここで、多層セラミックス基板の形成に使用するグリーンシートの材料および製造方法の概略を説明する。グリーンシートの材料として、多層セラミックス基板に形成される電極の材料の融点を考慮したセラミックス材料を使用する。例えば、主成分としてＡｌ、Ｓｉ、Ｓｒ、Ｔｉの各種酸化物、及び副成分としてＢｉ、Ｎａ、Ｋ、Ｃｏの各種酸化物から少なくとも一種以上と、Ｃｕ、Ｍｎ、Ａｇの各種酸化物のうち少なくとも一種以上と、その他の不可避不純物とを含む混合物を７００℃〜８５０℃で仮焼し、これを粉砕して平均粒径が０．６〜２μｍの微粉砕粒子を得る。得られた微粉砕粒子に、有機バインダ、可塑剤、溶剤などの各種添加物を加えたスラリーをドクターブレード法などによりシート状に成形することにより、グリーンシートが得られる。低収縮のセラミックス材料を用いると、焼成時の寸法および形状の変化などを抑制し得る。Ｓｉの熱膨張係数と近い熱膨張係数を有するような焼成体を構成し得るセラミックス材料を用いると、半導体チップとセラミックスチップ基板との間の熱膨張差を低減し得るので有益である。半導体チップとセラミックスチップ基板との間の熱膨張差を低減することにより、半導体チップ実装時の熱処理による、熱膨張差に起因した反りの影響などを抑制し得る。
これまでの説明から明らかなように、本開示によれば、多層セラミックス基板の作製の過程において、内部電極および／または内部配線用の回路パターンを容易に形成することができる。従って、例えば、高誘電率を実現し得るセラミックス材料を用いてグリーンシートを形成することにより、多層セラミックス基板の内部にキャパシタの機能を組み込んだ回路を形成することができる。また、例えば、バリスタの特性を有する材料をセラミックス材料として使用しても良い。これにより、多層セラミックス基板の内部に形成した回路に過電流防止の機能をもたせることが可能である。さらに、熱伝導率の高い材料を使用することにより、半導体チップなどで発生した熱を多層セラミックス基板に逃がし得る。
（実施例１）
第１の実施形態に記載の製造方法と同様の方法を用いて、直径１５０ｍｍの実装基板用ウエハを作製した。セラミックス焼成体の平坦化加工は、表面セラミックス層または裏面セラミックス層の被加工面を研磨のための定盤に基板が変形しないように直接載置して行った。被加工面（例えば表面）そのまま研磨基準面とすることで、基板の凸凹や接着部材などの異物、あるいは研磨工程から入るパーティクルが挟まるなどが被加工面に与える影響がなくなるため、被加工面の加工後の平坦性が向上する。得られた多層セラミックス基板を２０ｍｍ角の評価領域に区分してＳＦＱＲを測定した結果を表１に示す。
得られた多層セラミックス基板は、複数の評価領域のうちの１００％において、ＳＦＱＲが２μｍ以下を達成し、９７％において、ＳＦＱＲが１μｍ以下を達成していた。各実装基板用ウエハのチップエリアのサイズは１５ｍｍ×１５ｍｍであり、１枚のウエハに６０個のチップエリアを形成した。配線パターン形成用のフォトレジストとして、東京応化工業（株）製ポジ型フォトレジストＴＨＭＲ−ｉＰ５７００（粘度：０．０２５Ｐａ・ｓ）を使用した。フォトレジストの付与にはスピンコート法（回転数：３０００ｒｐｍ）を用いた。フォトレジストの厚さは２．３μｍであった。フォトレジストの露光にはＮｉｋｏｎ製ｉ線ステッパーＮＳＲ−２２０５ｉ１２を用いた。フォトレジストパターン形成のためのフォトマスクにおけるラインのピッチは２μｍで形成した。
（実施例２）
セラミックス焼成体の平坦化加工において、一方の面（例えば裏面）を平坦な面（例えばラッププレートなど）に荷重をかけて固着し、被加工面（例えば表面）を研磨したこと以外は実施例１と同じ条件で、実装基板用ウエハを作製した。多層セラミックス基板を２０ｍｍ角の評価領域に区分してＳＦＱＲを測定した結果を表１に示す。得られた多層セラミックス基板は、前記複数の評価領域のうちの、７８％においてＳＦＱＲが２μｍ以下を達成し、５９％においてＳＦＱＲが１μｍ以下を達成していた。
Figure 2019071420
（実施例３）
実施例１と同様の方法を用いて、実装基板用ウエハを２枚作製し、チップエリアに従って切断および分割して複数の切断片を得た。得られた切断片のうち、セラミックスチップ基板のＳＦＱＲが２μｍ以下である切断片を抽出し、実施例３の実装基板とした。一方の実装基板用ウエハでは、切り出された６０個の切断片うちの６０個は、セラミックスチップ基板のＳＦＱＲが２μｍ以下であり、もう一枚の実装基板用ウエハでは、切り出された６０個の切断片うちの５４個が、セラミックスチップ基板のＳＦＱＲが２μｍ以下であった。形成された配線パターンのライン幅は０．５〜１．５μｍであり、ライン間隔は０．５〜１．５μｍであった。
実施例３の実装基板における配線パターンを確認した結果を表２に示す。表２に示すように、実施例３の実装基板では、全ての実装基板において最小配線幅２μｍ以下を達成していた。また、最小配線間隔は０μｍより大きく、２μｍ以下であった。
（比較例１）
実装基板用ウエハをチップエリアに従って切断および分割して得られた切断片のうち、セラミックスチップ基板のＳＦＱＲが２μｍを超える切断片を抽出し、これらを比較例１の実装基板とした。比較例１の実装基板における配線パターンを確認した結果を表２に示す。比較例１の実装基板の全てにおいて、最小配線幅が２μｍを超えるか、最小配線間隔が０μｍを超えていないかの少なくともいずれかであった。すなわち、配線パターン崩れが発生していた。
Figure 2019071420
本発明者の検討によれば、図３３を参照して説明したように、基板のＳＦＱＲが２μｍより大きい場合には、ショット内において少なくとも１μｍのフォーカスずれが生じているといえる。すなわち、基板のＳＦＱＲが２μｍより大きいと、ショット内においてパターン崩れが発生しているおそれがある。上記の知見からわかるように、実装基板におけるＳＦＱＲが２μｍより大きいということは、フォトレジストの露光において少なくとも±１μｍのフォーカスずれが生じていた可能性が高い。表２に示す結果から、実装基板におけるＳＦＱＲが２μｍより大きいと、配線パターンにおけるパターン崩れが発生していると考えられる。
（実施例４）
ステッパー（NIKON製、ＮＳＲ−２２０５ｉ１２）を用いて、基板の傾きを補正せず露光を行ったこと以外は実施例１と同様にして、実施例４の実装基板を作製した。得られた実装基板用ウエハにおいては、評価領域の少なくとも５０％以上においてＳＢＩＲが２μｍ以下であることを確認した。また、実装基板に形成された配線パターンの最小配線間隔は０μｍより大きく２μｍ以下であり、最小配線幅２μｍ以下を達成していた。
（実施例５）
ステッパーの代わりにアライナー（ＳＵＳＳ製、ＭＡ−６）を用いて一括露光を行ったこと以外は実施例１と同様にして、実施例５の実装基板を作製した。得られた実装基板用ウエハにおいては、ＧＢＩＲが２μｍ以下であることを確認した。また、実装基板に形成された配線パターンの最小配線間隔は０μｍより大きく２μｍ以下であり、最小配線幅２μｍ以下を達成していた。
本開示の実施形態によれば、集積度の高い半導体チップのメイン基板などへの実装を容易にする実装基板、およびその実装基板を作製するための実装基板用ウエハが提供される。本開示の実施形態は、例えば、半導体パッケージ、モバイル機器の回路などの作製において使用可能なインターポーザに適用され得る。
１・・・実装基板用ウエハ
２・・・チップエリア
３・・・多層セラミックス基板
４・・・実装基板
５・・・絶縁層
６・・・配線パターン
７・・・表面電極
ｓ１・・・最小配線幅
ｐ１・・・最小配線間隔
８・・・内部電極
９・・・裏面電極
１２・・・基準面
ｔ１・・・バンプ電極の高さ
ｐ２・・・バンプ電極のピッチ
１３・・・バンプ電極
１４・・・非吸着時のグローバルベストフィット基準面
１５・・・グリーンシート
１６・・・電極ビア
１７・・・レーザー
１８・・・電極材料
１９・・・マスク
２０・・・スキージ
２１・・・電極付きグリーンシート
２２・・・積層グリーンシート体
２３・・・セラミックス焼成体
２４・・・砥粒
２５・・・レーザー
２６・・・識別マーク
２７・・・スルーホール
２８・・・金属下地膜
２９・・・フォトレジスト
３０・・・フォトレジストパターン
３１・・・めっき層
３２・・・金属層
３００・・・セラミックスチップ基板

Claims (27)

  1. 表面および裏面を有し、前記表面に位置する表面セラミックス層と、前記裏面に位置する裏面セラミックス層と、前記表面セラミックス層を貫通する複数の表面電極、前記裏面セラミックス層を貫通する複数の裏面電極、および、前記多層セラミックス基板の内部にあって前記複数の表面電極と前記複数の裏面電極との間で電気的接続を行う複数の内部電極を形成した中間セラミックス層とを有する多層セラミックス基板と、
    前記多層セラミックス基板の前記表面上に形成され、２μｍ以下の最小配線幅および２μｍ以下の最小配線間隔を有する配線パターンと、
    を備え、
    前記複数の表面電極の電極中心間距離は、前記複数の裏面電極の電極中心間距離よりも小さく、
    前記多層セラミックス基板は、２０ｍｍ角を単位とする複数の評価領域に区分したときに、前記複数の評価領域のうちの少なくとも５０％において２０ｍｍ角の評価領域におけるＳＦＱＲ（Ｓｉｔｅ Ｆｒｏｎｔ Ｌｅａｓｔ Ｓｑｕａｒｅｓ Ｒａｎｇｅｓ）が２μｍ以下になるように表面が平坦化されている、実装基板用ウエハ。
  2. 前記多層セラミックス基板は、２０ｍｍ角を単位とする複数の評価領域に区分したときに、前記複数の評価領域のうちの少なくとも５０％において２０ｍｍ角の領域におけるＳＢＩＲ（Ｓｉｔｅ Ｂａｃｋ Ｓｕｒｆａｃｅ Ｒｅｆｅｒｅｎｃｅｄ Ｉｄｅａｌ Ｒａｎｇｅｓ）が２μｍ以下になるように表面が平坦化されている、請求項１に記載の実装基板用ウエハ。
  3. 前記多層セラミックス基板は、ＧＢＩＲ（Ｇｌｏｂａｌ Ｂａｃｋ Ｉｄｅａｌ Ｒａｎｇｅｓ）が２μｍ以下になるように表面が平坦化されている、請求項１または２に記載の実装基板用ウエハ。
  4. 前記多層セラミックス基板の前記表面と前記配線パターンとの間に設けられた絶縁層を備え、
    前記絶縁層は、前記複数の表面電極の各々を前記配線パターンに電気的に接続する複数の開口部を有しており、
    前記複数の表面電極は、それぞれ、前記複数の開口部に対して整合している、請求項１から３のいずれかに記載の実装基板用ウエハ。
  5. 前記複数の表面電極の各々の中心位置から、前記複数の開口部の対応する１つの中心位置までの距離は、表面電極の半径以下である、請求項４に記載の実装基板用ウエハ。
  6. 前記複数の開口部の位置は、フォトリソグラフィ工程によって規定されている、請求項４または５に記載の実装基板用ウエハ。
  7. 前記複数の配線パターンの位置は、フォトリソグラフィ工程によって規定されている、請求項１から６のいずれかに記載の実装基板用ウエハ。
  8. 請求項１から７のいずれかに記載の実装基板用ウエハのための多層セラミックス基板であって、
    表面および裏面を有し、
    前記表面に位置する表面セラミックス層と、
    前記裏面に位置する裏面セラミックス層と、
    前記表面セラミックス層を貫通する複数の表面電極と、
    前記裏面セラミックス層を貫通する複数の裏面電極と、
    前記複数の表面電極と前記複数の裏面電極との間で電気的接続を行う複数の内部電極を形成した中間セラミックス層と
    を備え、
    前記複数の表面電極の電極中心間距離は、前記複数の裏面電極の電極中心間距離よりも小さく、
    前記多層セラミックス基板は、２０ｍｍ角を単位とする複数の評価領域に区分したときに、前記複数の評価領域のうちの少なくとも５０％において２０ｍｍ角の領域におけるＳＦＱＲ（Ｓｉｔｅ Ｆｒｏｎｔ Ｌｅａｓｔ Ｓｑｕａｒｅｓ Ｒａｎｇｅｓ）が２μｍ以下になるように表面が平坦化されている、多層セラミックス基板。
  9. 半導体チップが実装される実装基板であって、
    表面に位置する表面セラミックス層と、裏面に位置する裏面セラミックス層と、前記表面セラミックス層を貫通する複数の表面電極、前記裏面セラミックス層を貫通する複数の裏面電極、および、前記多層セラミックス基板の内部にあって前記複数の表面電極と前記複数の裏面電極との間で電気的接続を行う複数の内部電極を形成した中間セラミックス層とを有するセラミックスチップ基板と、
    前記セラミックスチップ基板の前記表面上に形成され、２μｍ以下の最小配線幅および２μｍ以下の最小配線間隔を有する配線パターンと、
    を備え、
    前記複数の表面電極の電極中心間距離は、前記複数の裏面電極の電極中心間距離よりも小さく、
    前記セラミックスチップ基板は、２０ｍｍ角の領域におけるＳＦＱＲ（Ｓｉｔｅ Ｆｒｏｎｔ Ｌｅａｓｔ Ｓｑｕａｒｅｓ Ｒａｎｇｅｓ）が２μｍ以下になるように表面が平坦化されている、実装基板。
  10. 前記セラミックスチップ基板は、２０ｍｍ角の領域におけるＳＢＩＲ（Ｓｉｔｅ Ｂａｃｋ Ｓｕｒｆａｃｅ Ｒｅｆｅｒｅｎｃｅｄ Ｉｄｅａｌ Ｒａｎｇｅｓ）が２μｍ以下になるように表面が平坦化されている、請求項９に記載の実装基板。
  11. 前記配線パターン上に形成された複数のバンプ電極を備える請求項９または１０に記載の実装基板。
  12. 前記複数のバンプ電極の電極中心間距離は、前記裏面電極の電極中心間距離の１／１０以下である請求項９から１１のいずれかに記載の実装基板。
  13. 前記セラミックスチップ基板の前記表面と前記配線パターンとの間に設けられた絶縁層を備え、
    前記絶縁層は、前記複数の表面電極の各々を前記配線パターンに電気的に接続する複数の開口部を有しており、
    前記複数の表面電極は、それぞれ、前記複数の開口部に対して整合している、請求項９から１２のいずれかに記載の実装基板。
  14. 前記複数の表面電極の各々の中心位置から、前記複数の開口部の対応する１つの中心位置までの距離は、表面電極の半径以下である、請求項１３に記載の実装基板。
  15. 前記複数の開口部の位置は、フォトリソグラフィ工程によって規定されている、請求項１３または１４に記載の実装基板。
  16. 前記複数の配線パターンの位置は、フォトリソグラフィ工程によって規定されている、請求項９から１５のいずれかに記載の実装基板。
  17. 請求項１から７のいずれかに記載の実装基板用ウエハから個別に切り出された実装基板であって、
    前記配線パターン上に形成された複数のバンプ電極を備えている、実装基板。
  18. 前記複数のバンプ電極の電極中心間距離は、前記裏面電極の電極中心間距離の１／１０以下である請求項１７に記載の実装基板。
  19. 請求項９から１８のいずれかに記載の実装基板と、
    前記実装基板上に実装された複数の半導体チップと、
    を備えるチップモジュール。
  20. 表面に位置する表面セラミックス層と、裏面に位置する裏面セラミックス層と、前記表面セラミックス層を貫通する複数の表面電極、前記裏面セラミックス層を貫通する複数の裏面電極、および、前記多層セラミックス基板の内部にあって前記複数の表面電極と前記複数の裏面電極との間で電気的接続を行う複数の内部電極を形成した中間セラミックス層とを有し、かつ、前記複数の表面電極の電極中心間距離は前記複数の裏面電極の電極中心間距離よりも小さい多層セラミックス基板を用意する工程と、
    ２０ｍｍ角を単位とする複数の評価領域に前記多層セラミックス基板を区分したときに、前記複数の評価領域のうちの少なくとも５０％において２０ｍｍ角の評価領域におけるＳＦＱＲ（Ｓｉｔｅ Ｆｒｏｎｔ Ｌｅａｓｔ Ｓｑｕａｒｅｓ Ｒａｎｇｅｓ）が２μｍ以下となるように前記多層セラミックス基板の少なくとも表面を平坦化加工する工程と、
    フォトリソグラフィにより、２μｍ以下の最小配線幅および２μｍ以下の最小配線間隔を有する配線パターンを前記多層セラミックス基板の前記表面上に形成する工程と、
    を含み、
    前記多層セラミックス基板を用意する工程は、
    前記表面セラミックス層を形成する第１グリーンシートおよび前記裏面セラミックス層を形成する第２グリーンシートを用意する工程と、
    前記第１および第２グリーンシートに対するエージングを行う工程と、
    前記エージング処理の後に、前記複数の表面電極および前記複数の裏面電極を規定する複数の開口部を前記第１および第２グリーンシートに形成する工程と、
    前記表面セラミックス層と前記裏面セラミックス層との間に位置する少なくとも１つのセラミックス層を形成する少なくとも１つの第３グリーンシートを用意する工程と、
    前記複数の内部電極を規定する複数の開口部を第３グリーンシートに形成する工程と、
    前記第１、第２および第３グリーンシートにおける前記複数の開口部内に導電材料を充填する工程と、
    前記第１、第２および第３グリーンシートを積層して圧着することにより積層グリーンシート体を形成する工程と、
    前記積層グリーンシート体を焼成して、表面と裏面を接続する内部電極と表面電極と裏面電極とを有するセラミックス焼成体を形成する工程と、
    を含む、実装基板用ウエハの製造方法。
  21. 前記積層グリーンシート体を焼成する工程の前後において、前記多層セラミックス基板は、面内方向に１％以下の距離だけ収縮する、請求項２０に記載の実装基板用ウエハの製造方法。
  22. セラミックスのグリーンシートに複数の電極ビアを形成し、前記グリーンシートの少なくとも一方の面から前記電極ビアに電極ペーストを充填し、電極付きグリーンシートを形成する工程と、
    複数枚の前記電極付きグリーンシートの間の各電極を電気的に接続するように積層し、圧着して一体化した積層グリーンシート体を形成する工程と、
    前記積層グリーンシート体を焼成して、表面と裏面を接続する内部電極と、表面電極と、裏面電極とを有するセラミックス焼成体を形成する工程と、
    前記セラミックス焼成体の少なくとも表面を加工することにより、２０ｍｍ角を単位とする複数の評価領域に区分したときに前記複数の評価領域のうちの少なくとも５０％において２０ｍｍ角の評価領域におけるＳＦＱＲが２μｍ以下に表面が平坦化された多層セラミックス基板を得る工程と、
    前記多層セラミックス基板の少なくとも表面の電極と電気的に接続される配線パターンを、露光装置を用いたフォトリソグラフィによって形成する工程とを含む、実装基板用ウエハの製造方法。
  23. 前記配線パターンを形成する工程は、
    少なくとも前記表面に絶縁層を形成し、前記絶縁層の一部に前記表面の電極を露出させるためのスルーホールを少なくとも１つ以上形成する工程と、
    前記絶縁層及び前記スルーホールに金属下地層を形成する工程と、
    前記金属下地層の上にフォトレジストを塗布する工程と、
    露光装置を用いてフォトレジストを露光する工程と、
    露光したフォトレジストを現像してフォトレジストの一部を除去してフォトレジストパターンを得る工程と、
    電解めっき法で、フォトレジストパターンのフォトレジストの一部を除去した箇所の前記金属下地層にめっき層を析出させて配線パターンを得る工程と、
    前記フォトレジストパターンを除去する工程と、
    前記めっき層を析出させた箇所以外の領域に形成された前記金属下地層を除去する工程と、
    を含む、請求項２２に記載の実装基板用ウエハの製造方法。
  24. 前記配線パターンを形成する工程は、
    少なくとも前記表面に絶縁層を形成し、前記絶縁層の一部に前記表面の電極を露出させるためのスルーホールを少なくとも１つ以上形成する工程と、
    前記絶縁層及びスルーホールの上にフォトレジストを塗布する工程と、
    露光装置を用いてフォトレジストを露光する工程と、
    露光したフォトレジストを現像してフォトレジストの一部を除去してフォトレジストパターンを得る工程と、
    前記フォトレジストパターン、絶縁層及びスルーホールの上に真空成膜法によって金属層を形成する工程と、
    前記フォトレジストパターンを除去することで、前記フォトレジストパターン上に堆積した金属を除去（リフトオフ）し、前記絶縁層及びスルーホール上に堆積した金属のみを残し、配線パターンを得る工程と、
    を含む請求項２２に記載の実装基板用ウエハの製造方法。
  25. 前記多層セラミックス基板を得る工程において、前記セラミックス焼成体の表面セラミックス層及び裏面セラミックス層を片面ずつ平坦化加工する、請求項２２から２４のいずれかに記載の実装基板用ウエハの製造方法。
  26. 前記多層セラミックス基板を得る工程において、前記セラミックス焼成体の表面セラミックス層及び裏面セラミックス層を両面同時に平坦化加工する、請求項２２から２４のいずれかに記載の実装基板用ウエハの製造方法。
  27. 前記多層セラミックス基板を得る工程において、少なくとも前記表面セラミックス層の表面をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を用いて加工する工程を含む、請求項２５または２６に記載の実装基板用ウエハの製造方法。
JP2018218892A 2013-08-26 2018-11-22 実装基板用ウエハ、多層セラミックス基板、実装基板、チップモジュール、及び実装基板用ウエハの製造方法 Expired - Fee Related JP6624271B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013174377 2013-08-26
JP2013174377 2013-08-26

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2015534202A Division JP6451635B2 (ja) 2013-08-26 2014-08-25 実装基板用ウエハ、多層セラミックス基板、実装基板、チップモジュール、及び実装基板用ウエハの製造方法

Publications (2)

Publication Number Publication Date
JP2019071420A true JP2019071420A (ja) 2019-05-09
JP6624271B2 JP6624271B2 (ja) 2019-12-25

Family

ID=52586508

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2015534202A Expired - Fee Related JP6451635B2 (ja) 2013-08-26 2014-08-25 実装基板用ウエハ、多層セラミックス基板、実装基板、チップモジュール、及び実装基板用ウエハの製造方法
JP2018218892A Expired - Fee Related JP6624271B2 (ja) 2013-08-26 2018-11-22 実装基板用ウエハ、多層セラミックス基板、実装基板、チップモジュール、及び実装基板用ウエハの製造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2015534202A Expired - Fee Related JP6451635B2 (ja) 2013-08-26 2014-08-25 実装基板用ウエハ、多層セラミックス基板、実装基板、チップモジュール、及び実装基板用ウエハの製造方法

Country Status (5)

Country Link
US (2) US20160211205A1 (ja)
EP (1) EP3041046A4 (ja)
JP (2) JP6451635B2 (ja)
CN (1) CN105493268B (ja)
WO (1) WO2015029951A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021133560A1 (en) * 2019-12-24 2021-07-01 Teradyne, Inc. Transposed via arrangement in probe card for automated test equipment
US11162980B2 (en) 2019-12-24 2021-11-02 Teradyne, Inc. Coaxial via arrangement in probe card for automated test equipment
US11215641B2 (en) 2019-12-24 2022-01-04 Teradyne, Inc. Probe card assembly in automated test equipment
US11340260B2 (en) 2019-12-24 2022-05-24 Teradyne, Inc. Probe card pad geometry in automated test equipment

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9818692B2 (en) * 2014-12-12 2017-11-14 Gan Systems Inc. GaN semiconductor device structure and method of fabrication by substrate replacement
EP3466485B1 (en) 2017-10-05 2022-11-30 Heraeus Deutschland GmbH & Co. KG Internal cermet routing for complex feedthroughs
US11088063B2 (en) 2018-08-22 2021-08-10 Liquid Wire Inc. Structures with deformable conductors
JP6677935B1 (ja) * 2018-09-28 2020-04-08 大日本印刷株式会社 配線基板および配線基板の製造方法
US11037871B2 (en) * 2019-02-21 2021-06-15 Kemet Electronics Corporation Gate drive interposer with integrated passives for wide band gap semiconductor devices
CN110176437B (zh) * 2019-05-31 2020-11-03 合肥圣达电子科技实业有限公司 一种窄间距陶瓷接线柱及其制备方法
TW202134490A (zh) * 2020-03-13 2021-09-16 鴻創應用科技有限公司 氮化鋁晶圓片之製造方法及其氮化鋁晶圓片
KR20220085137A (ko) * 2020-12-15 2022-06-22 삼성전자주식회사 복수개의 반도체 칩을 포함하는 반도체 패키지 및 이의 제조 방법
JP7528964B2 (ja) * 2022-02-04 2024-08-06 株式会社プロテリアル ＳｉＣエピタキシャル基板の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0613755A (ja) * 1992-06-29 1994-01-21 Hitachi Ltd セラミック多層配線基板とその製造方法
JP2005093946A (ja) * 2003-09-19 2005-04-07 Ngk Spark Plug Co Ltd セラミック配線基板及びそれを用いた部品実装済み配線基板
WO2009139272A1 (ja) * 2008-05-15 2009-11-19 株式会社村田製作所 多層セラミック基板およびその製造方法
JP2011119615A (ja) * 2009-12-07 2011-06-16 Shinko Electric Ind Co Ltd 配線基板及びその製造方法並びに半導体パッケージ

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0380596A (ja) * 1989-08-23 1991-04-05 Fujitsu Ltd 多層セラミック回路基板の製造方法
JP2850715B2 (ja) * 1993-08-25 1999-01-27 住友金属工業株式会社 セラミックス基板の製造方法
JPH11268023A (ja) * 1998-03-19 1999-10-05 Sumitomo Metal Electronics Devices Inc グリーンシート積層体の製造方法
JP3860380B2 (ja) 1999-04-06 2006-12-20 富士通株式会社 配線基板及びこれを使用したチップモジュール
JP2002134375A (ja) * 2000-10-25 2002-05-10 Canon Inc 半導体基体とその作製方法、および貼り合わせ基体の表面形状測定方法
JP2006351757A (ja) * 2005-06-15 2006-12-28 Renesas Technology Corp 半導体装置の製造方法および半導体装置
CN101213890B (zh) * 2005-07-12 2012-02-01 株式会社村田制作所 多层布线基板及其制造方法
JP4872306B2 (ja) 2005-10-27 2012-02-08 Ｔｄｋ株式会社 薄膜電子部品用基板の製造方法及びそれを用いた薄膜電子部品の製造方法
JP4926692B2 (ja) 2006-12-27 2012-05-09 新光電気工業株式会社 配線基板及びその製造方法と半導体装置
JP4840935B2 (ja) * 2007-09-28 2011-12-21 双信電機株式会社 セラミック多層基板
KR100896601B1 (ko) * 2007-11-05 2009-05-08 삼성전기주식회사 무수축 세라믹 기판의 제조방법 및 이를 이용한 무수축세라믹 기판
JP2011009327A (ja) * 2009-06-24 2011-01-13 Kyocera Corp 配線基板およびプローブカードならびに電子装置
JP5461913B2 (ja) * 2009-07-31 2014-04-02 日本特殊陶業株式会社 多層セラミック基板の製造方法
JP2011155149A (ja) 2010-01-27 2011-08-11 Shinko Electric Ind Co Ltd 配線基板及びその製造方法並びに半導体パッケージ

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0613755A (ja) * 1992-06-29 1994-01-21 Hitachi Ltd セラミック多層配線基板とその製造方法
JP2005093946A (ja) * 2003-09-19 2005-04-07 Ngk Spark Plug Co Ltd セラミック配線基板及びそれを用いた部品実装済み配線基板
WO2009139272A1 (ja) * 2008-05-15 2009-11-19 株式会社村田製作所 多層セラミック基板およびその製造方法
JP2011119615A (ja) * 2009-12-07 2011-06-16 Shinko Electric Ind Co Ltd 配線基板及びその製造方法並びに半導体パッケージ

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021133560A1 (en) * 2019-12-24 2021-07-01 Teradyne, Inc. Transposed via arrangement in probe card for automated test equipment
US11162980B2 (en) 2019-12-24 2021-11-02 Teradyne, Inc. Coaxial via arrangement in probe card for automated test equipment
US11215641B2 (en) 2019-12-24 2022-01-04 Teradyne, Inc. Probe card assembly in automated test equipment
US11333683B2 (en) 2019-12-24 2022-05-17 Teradyne, Inc. Transposed via arrangement in probe card for automated test equipment
US11340260B2 (en) 2019-12-24 2022-05-24 Teradyne, Inc. Probe card pad geometry in automated test equipment

Also Published As

Publication number Publication date
EP3041046A4 (en) 2017-04-12
US20190318988A1 (en) 2019-10-17
EP3041046A1 (en) 2016-07-06
CN105493268B (zh) 2019-01-22
JPWO2015029951A1 (ja) 2017-03-02
CN105493268A (zh) 2016-04-13
US20160211205A1 (en) 2016-07-21
JP6624271B2 (ja) 2019-12-25
WO2015029951A1 (ja) 2015-03-05
JP6451635B2 (ja) 2019-01-16

Similar Documents

Publication Publication Date Title
JP6624271B2 (ja) 実装基板用ウエハ、多層セラミックス基板、実装基板、チップモジュール、及び実装基板用ウエハの製造方法
JP4701506B2 (ja) 回路ブロック体の製造方法、配線回路装置の製造方法並びに半導体装置の製造方法
TWI571979B (zh) 整合式被動模組、半導體裝置及其製作方法
US20150287615A1 (en) Methods for forming ceramic substrates with via studs
US6020750A (en) Wafer test and burn-in platform using ceramic tile supports
KR20140086375A (ko) 글라스 기반 프로브 카드용 스페이스 트랜스포머의 제조방법 및 이에 의해 제조된 글라스 기반 프로브 카드용 스페이스 트랜스포머
JP4926789B2 (ja) 発光素子実装用多層配線基板とその製造方法
KR101555405B1 (ko) 세라믹 기판 및 그 제조방법
JP5456989B2 (ja) 電子部品の製造方法
JP5236371B2 (ja) セラミック部品の製造方法
KR20200090564A (ko) 프로브 핀 기판 및 이를 이용한 프로브 카드 제조 방법
KR20110020098A (ko) 프로브 카드용 스페이스 트랜스포머 및 그 제조방법
KR20120092915A (ko) 프로브 카드용 세라믹 기판 제조 방법
JP2833521B2 (ja) 配線基板
JP4817835B2 (ja) 配線基板
TWM499645U (zh) 整合式被動模組及半導體裝置
JP2002289657A (ja) プローブカード
JP4038616B2 (ja) 多層セラミック基板の製造方法
JP2001210746A (ja) 半導体素子搭載用基板
JP4019005B2 (ja) Ｉｃウエハ及びそれを用いたフリップチップ型ｉｃの製造方法
US20220183156A1 (en) Stacked-layer board, electronic component module, and method of manufacturing stacked-layer board
JP2004165291A (ja) ビアホール付きセラミック基板及びその製造方法
JP2002373924A (ja) プローブカード
JP2007234659A (ja) 基板およびそれを用いた電子装置
JP2004356527A (ja) 回路基板及びそれを用いた電子装置並びにその製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181218

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20181218

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190815

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190820

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191011

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20191029

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20191111

R150 Certificate of patent or registration of utility model

Ref document number: 6624271

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees