CN105493268B - 安装基板用衬底、多层陶瓷基板、安装基板、芯片模块和安装基板用衬底的制造方法 - Google Patents

安装基板用衬底、多层陶瓷基板、安装基板、芯片模块和安装基板用衬底的制造方法 Download PDF

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Abstract

本发明的安装基板用衬底包括：多层陶瓷基板，其具有表面电极、背面电极和连接表面电极与背面电极的内部电极；和形成于多层陶瓷基板的表面上的配线图案。配线图案的最小配线宽度为2μm以下，最小配线间隔为2μm以下。当将安装基板用衬底划分为以20mm见方为单位的多个区域时，至少50％的区域满足在多层陶瓷基板的表面中，20mm见方的评价区域的SFQR为2μm以下的条件。

Description

安装基板用衬底、多层陶瓷基板、安装基板、芯片模块和安装 基板用衬底的制造方法
技术领域
本发明涉及安装基板用衬底、多层陶瓷基板、安装基板、芯片模块和安装基板用衬底的制造方法。
背景技术
伴随半导体集成电路元件(以下称为“半导体芯片”)的集成度的提高，在半导体芯片和主基板之间，各个电极端子的排列节距(电极中心间距离)产生较大差异。因此，在将半导体芯片安装在主基板的情况下，对两者的电连接进行中继的“内插件(interposer、中介层)”受到关注。
专利文献1公开作为“内插件”发挥作用的半导体芯片搭载安装用配线基板。该安装用基板具有将具有1层配线的玻璃环氧树脂制刚性基板和具有2层配线的柔性基板组合而成的构成。刚性基板的配线具有能够与半导体芯片所具有的窄节距的电极连接的结构。另一方面，柔性基板的配线具有能够安装于主基板(母板)的结构。
专利文献2公开了将由玻璃布环氧树脂形成的第1单元配线板和第2单元配线板与硅基板组合而成的硅内插件内蔵配线基板。
专利文献3公开了将具有微小的配线图案的硅基板和多层陶瓷基板组合而成的配线基板。多层陶瓷基板和硅基板各自具有贯通基板的多个内部电极。
专利文献4公开了具有高平滑性的陶瓷多晶基板和玻璃多层陶瓷基板。
现有技术文献
专利文献
专利文献1：日本特开2000-353765号公报
专利文献2：日本特开2008-166327号公报
专利文献3：日本特开2011-155149号公报
专利文献4：专利第4872306号说明书
发明内容
发明想要解决的技术问题
一般来说，与半导体芯片连接的突起电极的排列节距在50μm以下。另一方面，安装于印刷基板等的主基板一侧的电极的排列节距为从500μm～1mm左右左右。根据商品化的内插件，用于搭载集成度高的半导体芯片的表面侧的配线结构形成于硅基板上。但是，在硅基板的表面侧和背面侧配置具有不同的中心间距离的多个电极，无法通过内部电极将这些部件进行连接。所以，具有硅基板的内插件，为了形成能够安装于主基板的电极结构，需要特殊的结构和另外的基板(由树脂或陶瓷形成的基板)等。
本发明的实施方式，能够提供一种能实现不含硅基板的内插件的安装基板用衬底、多层陶瓷基板、安装基板、芯片模块和安装基板用衬底的制造方法。
用于解决技术问题的技术方案
本发明的安装基板用衬底，其特征在于，包括多层陶瓷基板和配线图案，该多层陶瓷基板具有表面和背面，并包括：位于上述表面的表面陶瓷层；位于上述背面的背面陶瓷层；贯通上述表面陶瓷层的多个表面电极；贯通上述背面陶瓷层的多个背面电极；和中间陶瓷层，其形成有在上述多层陶瓷基板的内部在上述多个表面电极与上述多个背面电极之间进行电连接的多个内部电极，配线图案形成在上述多层陶瓷基板的上述表面上，具有2μm以下的最小配线宽度和2μm以下的最小配线间隔，上述多个表面电极的电极中心间距离比上述多个背面电极的电极中心间距离小，上述多层陶瓷基板的表面被平坦化，使得在划分为以20mm见方为单位的多个评价区域时，在上述多个评价区域之中的至少50％的20mm见方的评价区域中的SFQR(Site Front LeastSquares Ranges)在2μm以下。
在一个实施方式中，上述多层陶瓷基板的表面被平坦化，使得在划分为以20mm见方为单位的多个评价区域时，在上述多个评价区域之中的至少50％的20mm见方的区域中的SBIR(Site Back Surface Referenced Ideal Ranges)在2μm以下。
在一个实施方式中，上述多层陶瓷基板的表面被平坦化，使得GBIR(Global BackIdeal Ranges)在2μm以下。
在一个实施方式中，包括设置在上述多层陶瓷基板的上述表面与上述配线图案之间的绝缘层，上述绝缘层具有将上述多个表面电极各自电连接到上述配线图案的多个开口部，上述多个表面电极分别与上述多个开口部匹配。
在一个实施方式中，从上述多个表面电极各自的中心位置至上述多个开口部的对应的一个中心位置的距离，在表面电极的半径以下。
在一个实施方式中，上述多个开口部的位置由光刻工序规定。
在一个实施方式中，上述多个配线图案的位置由光刻工序规定。
本发明的多层陶瓷基板为用于上述任一个的安装基板用衬底的多层陶瓷基板，其特征在于：具有表面和背面，包括：位于上述表面的表面陶瓷层；位于上述背面的背面陶瓷层；贯通上述表面陶瓷层的多个表面电极；贯通上述背面陶瓷层的多个背面电极；和中间陶瓷层，其形成有在上述多个表面电极与上述多个背面电极之间进行电连接的多个内部电极，上述多个表面电极的电极中心间距离比上述多个背面电极的电极中心间距离小，上述多层陶瓷基板的表面被平坦化，使得在划分为以20mm见方为单位的多个评价区域时，在上述多个评价区域之中的至少50％的20mm见方的区域中的SFQR(Site Front Least SquaresRanges)在2μm以下。
本发明的安装基板为用于安装半导体芯片的安装基板，其特征在于，包括：陶瓷芯片基板，其包括：位于表面的表面陶瓷层；位于背面的背面陶瓷层；贯通上述表面陶瓷层的多个表面电极；贯通上述背面陶瓷层的多个背面电极；和中间陶瓷层，其形成有在上述多层陶瓷基板的内部在上述多个表面电极与上述多个背面电极之间进行电连接的多个内部电极，和配线图案，其形成在上述陶瓷芯片基板的上述表面上，具有2μm以下的最小配线宽度和2μm以下的最小配线间隔，上述多个表面电极的电极中心间距离比上述多个背面电极的电极中心间距离小，上述陶瓷芯片基板的表面被平坦化，使得20mm见方的区域中的SFQR(Site Front Least Squares Ranges)在2μm以下。
在一个实施方式中，上述陶瓷芯片基板的表面被平坦化，使得20mm见方的区域中的SBIR(Site Back Surface Referenced Ideal Ranges)在2μm以下。
在一个实施方式中，具有形成在上述配线图案上的多个突起电极。
在一个实施方式中，上述多个突起电极的电极中心间距离为上述背面电极的电极中心间距离的1/10以下。
在一个实施方式中，具有设置于上述陶瓷芯片基板的上述表面与上述配线图案之间的绝缘层，上述绝缘层具有将上述多个表面电极各自电连接到上述配线图案的多个开口部，上述多个表面电极分别与上述多个开口部匹配。
在一个实施方式中，从上述多个表面电极各自的中心位置至上述多个开口部的对应的一个中心位置的距离在表面电极的半径以下。
在一个实施方式中，上述多个开口部的位置由光刻工序规定。
在一个实施方式中，上述多个配线图案的位置由光刻工序规定。
本发明的芯片模块包括上述任一记载的安装基板和安装在上述安装基板上的多个半导体芯片。
本发明的安装基板是从上述任一安装基板用衬底单独切下的安装基板，其包括形成在上述配线图案上的多个突起电极。
在一个实施方式中，上述多个突起电极的电极中心间距离在上述背面电极的电极中心间距离的1/10以下。
本发明的芯片模块包括上述任一项记载的安装基板和安装在上述安装基板上的多个半导体芯片。
本发明的安装基板用衬底的制造方法，其特征在于，包括：准备多层陶瓷基板的工序，其中，上述多层陶瓷基板包括：位于表面的表面陶瓷层；位于背面的背面陶瓷层；贯通上述表面陶瓷层的多个表面电极；贯通上述背面陶瓷层的多个背面电极；和中间陶瓷层，其形成有在上述多层陶瓷基板的内部在上述多个表面电极与上述多个背面电极之间进行电连接的多个内部电极，且上述多个表面电极的电极中心间距离比上述多个背面电极的电极中心间距离小；对上述多层陶瓷基板的至少表面进行平坦化加工，使得在将上述多层陶瓷基板划分成以20mm见方为单位的多个评价区域时，上述多个评价区域之中的至少50％的20mm见方的评价区域中的SFQR(Site Front Least Squares Ranges)在2μm以下的工序；和利用光刻在上述多层陶瓷基板的上述表面上形成具有2μm以下的最小配线宽度和2μm以下的最小配线间隔的配线图案的工序，准备上述多层陶瓷基板的工序包括：准备形成上述表面陶瓷层的第1生片和形成上述背面陶瓷层的第2生片的工序；进行上述第1和第2生片的老化的工序；在上述老化处理后，在上述第1和第2生片形成上述多个表面电极和规定多个背面电极的多个开口部的工序；准备形成位于上述表面陶瓷层与上述背面陶瓷层之间的至少一个陶瓷层的至少一个第3生片的工序；在第3生片形成规定上述多个内部电极的多个开口部的工序；对上述第1、第2和第3生片中的上述多个开口部内充填导电材料的工序；将上述第1、第2和第3生片层叠压接而形成层叠生片体的工序；和对上述层叠生片体进行烧制，形成具有连接表面和背面的内部电极、表面电极和背面电极的陶瓷烧结体的工序。
在一个实施方式中，在对上述层叠生片体进行烧制工序的前后，上述多层陶瓷基板在面内方向上仅收缩1％以下的距离。
本发明的安装基板用衬底的制造方法，其特征在于：在陶瓷的生片形成多个电极孔，从上述生片的至少一方的面对上述电极孔充填电极膏，形成带电极的生片的工序；形成以将多个上述带电极的生片之间的各电极电连接的方式进行层叠、压接而一体化的层叠生片体的工序；对上述层叠生片体进行烧制，形成具有连接表面与背面的内部电极、表面电极和背面电极的陶瓷烧结体的工序；通过对上述陶瓷烧结体的至少表面进行加工，能够获得以在划分为以20mm见方为单位的多个评价区域时，在上述多个评价区域之中的至少50％的20mm见方的评价区域中的SFQR在2μm以下的方式表面被平坦化的多层陶瓷基板的工序；和通过使用曝光装置的光刻，形成与上述多层陶瓷基板的至少表面的电极电连接的配线图案的工序。
在一个实施方式中，形成上述配线图案的工序包括：形成上述配线图案的工序包括：至少在上述表面形成绝缘层，在上述绝缘层的一部分至少形成一个以上用于使上述表面的电极露出的通孔的工序；在上述绝缘层和上述通孔形成金属基底层的工序；在上述金属基底层上涂敷光刻胶的工序；使用曝光装置对光刻胶进行曝光的工序；将曝光了的光刻胶显影而除去光刻胶的一部分获得光刻胶图案的工序；利用电镀法，使镀层析出在将光刻胶图案的光刻胶的一部分除去了的部位的上述金属基底层上而获得配线图案的工序；除去上述光刻胶图案的工序；和将在使上述镀层析出而成的部位以外的区域形成的上述金属基底层除去的工序。
在一个实施方式中，形成上述配线图案的工序包括：至少在上述表面形成绝缘层，在上述绝缘层的一部分至少形成一个以上用于使上述表面的电极露出的通孔的工序；在上述绝缘层和通孔之上涂敷光刻胶的工序；使用曝光装置对光刻胶进行曝光的工序；将曝光了的光刻胶显影而除去光刻胶的一部分获得光刻胶图案的工序；通过真空成膜法在上述光刻胶图案、绝缘层和通孔之上形成金属层的工序；和通过除去上述光刻胶图案，将堆积在上述光刻胶图案上的金属除去(剥离)，仅留下堆积在上述绝缘层和通孔上的金属，获得配线图案的工序。
在一个实施方式中，在获得上述多层陶瓷基板的工序中，对上述陶瓷烧结体的表面陶瓷层和背面陶瓷层逐个面进行平坦化加工。
在一个实施方式中，在获得上述多层陶瓷基板的工序中，对上述陶瓷烧结体的表面陶瓷层和背面陶瓷层两个面同时进行平坦化加工。
在一个实施方式中，在获得上述多层陶瓷基板的工序中，包括使用CMP(ChemicalMechanical Polishing)至少对上述表面陶瓷层的表面)进行加工的工序。
发明效果
本发明的实施方式能够提供不需要硅内插件的安装基板和芯片模块。另外，可提供能够在这样的安装基板的制造中使用的安装基板用衬底、多层陶瓷基板和安装基板用衬底的制造方法。
附图说明
图1是表示本发明的安装基板的基本构成例的截面图。
图2A是表示本发明的芯片模块的构成例的截面图。
图2B是表示本发明中的表面电极的中心间距离的平面图。
图2C是表示本发明中的背面电极的中心间距离的平面图。
图3是具有多个开口部5a的绝缘层5的一部分的俯视图。
图4A是表示表面电极7的中心位置从目标位置移位的情形的俯视图。
图4B是表示表面电极7与绝缘层5的开口部5a匹配的例子的俯视图。
图5是表示安装基板用衬底的例示的制造方法的基本构成的流程图。
图6是表示第1和第2生片的截面的一例的示意的图。
图7是表示第3生片的截面的一例的示意的图。
图8是将第1生片21a、第2生片21b和第3生片21c层叠而成的层叠生片体的示意的截面图。
图9是烧制后的层叠生片体和研磨后的多层陶瓷基板的示意的截面图。
图10是表示多层陶瓷基板的面内方向上的、表面电极从目标位置偏移的一例的图表。
图11是本发明的安装基板用衬底的示意的俯视图。
图12是示意地表示本发明的安装基板的一例的俯视图。
图13是示意地表示本发明的安装基板的一例的截面图。
图14是用于说明SFQR的示意的截面图。
图15是用于说明SBIR的示意的截面图。
图16是用于说明GBIR的示意的截面图。
图17是设置有突起电极13的安装基板用衬底的示意的截面图。
图18是用于说明SORI的示意的截面图。
图19是表示本发明的第1实施方式中的、在生片15形成电极孔16的形成方法的一例的示意的立体图。
图20是表示向电极孔16充填电极材料18的充填方法的一例的示意的立体图。
图21是表示利用多个带电极的生片21形成层叠生片体22的方法的一例的示意的立体图。
图22是表示陶瓷烧结体23的加工方法的一例的示意的立体图。
图23的(a)是表示在表面形成有绝缘层5的多层陶瓷基板的示意的立体图，(b)是(a)所示的多层陶瓷基板的示意的截面图。
图24的(a)是表示在绝缘层5形成有通孔27的多层陶瓷基板的示意的立体图，(b)是(a)所示的多层陶瓷基板的示意的截面图。
图25的(a))是表示在绝缘层5和通孔27上依次赋予金属基底膜28和光刻胶29的多层陶瓷基板的示意的立体图，(b)是(a)所示的多层陶瓷基板的示意的截面图，(c)是将(b)所示的多层陶瓷基板的截面的一部分放大表示的图。
图26的(a)是示意地表示光刻胶图案30的形成后的多层陶瓷基板的立体图，(b)是(a)所示的多层陶瓷基板的示意的截面图。
图27的(a)是表示使镀层31析出在金属基底膜28的状态的多层陶瓷基板的示意的立体图，(b)是(a)所示的多层陶瓷基板的示意的截面图。
图28的(a)是表示将光刻胶图案30和金属基底膜28除去的状态的多层陶瓷基板的示意的立体图，(b)是(a)所示的多层陶瓷基板的示意的截面图。
图29的(a)是表示在绝缘层5上形成有用于形成配线图案6的光刻胶图案的状态的多层陶瓷基板的示意的立体图，(b)是(a)所示的多层陶瓷基板的示意的截面图。
图30的(a)是表示在光刻胶图案30上形成有金属层32的状态的多层陶瓷基板的示意的立体图，(b)是(a)所示的多层陶瓷基板的示意的截面图。
图31的(a)是表示通过剥离将金属层32后的状态的多层陶瓷基板的示意的立体图，(b)是(a)所示的多层陶瓷基板的示意的截面图。
图32是在多层陶瓷基板3的表面3x与配线图案6之间具有绝缘层5的安装基板4a的示意的截面图。
图33是表示聚焦偏差(散焦)与分辨率之间的关系的图表。
图34是表示具有图案崩塌的配线图案6的电子显微镜照片，(b)的照片的倍率比(a)的照片的倍率高4倍。
图35是表示无图案崩塌的配线图案6的电子显微镜照片，(b)的照片的倍率比(a)的照片的倍率高4倍。
具体实施方式
首先，对在本说明书和权利要求书中所使用的若干用语进行说明。
“多层陶瓷基板”是多个陶瓷层的层叠体，是以下说明的“安装基板用衬底”的构成要素。“多层陶瓷基板”例如具有上表面为矩形的平板状的形状，但是也可以被加工为圆板状。“多层陶瓷基板”的形状不限于以下说明的实施方式中的例子。
“安装基板用衬底”作为构成要素包含多层陶瓷基板和形成于该多层陶瓷基板的表面的配线图案。对于安装基板用衬底，典型地来讲，大致具有圆板状的形状，但是安装基板用衬底的形状并不限于圆板状。
上述的多层陶瓷基板和安装基板用衬底存在于被分隔为多个小片部分之前的状态。
“安装基板”为从安装基板用衬底切下的小片部分，能够通过将安装基板用衬底分割为多个小片部分而获得。安装基板包含在安装基板用衬底中所包含的多层陶瓷基板的小片部分作为基底。将该小片部分称为“陶瓷芯片基板”，与被分割前的“多层陶瓷基板”区分。“陶瓷芯片基板”可以称为“分割多层陶瓷基板”。
“芯片模块”作为构成要素包括安装基板和安装在安装基板上的半导体芯片。
此外，安装基板为从安装基板用衬底切下的小片部分，因此，安装基板中所包含的陶瓷芯片基板的结构与多层陶瓷基板的局部的结构一致。因此，对于陶瓷芯片基板进行说明的电极或者配线图案的结构、形状、尺寸，对于多层陶瓷基板的电极或者配线图案的结构、形状、尺寸也成立。
在详细说明本发明的具体的实施方式之前，说明本发明的基本构成例。
<安装基板的基本构成>
首先，说明用于安装多个半导体芯片的本发明中的安装基板的基本构成例。该安装基板是从安装基板用衬底切下的多个安装基板之一。各安装基板在其表面上安装半导体芯片，由此形成芯片模块。将芯片模块安装于主基板(母板)而能够得以使用。半导体芯片典型来讲是形成有大规模集成电路的半导体元件，但也可以为形成有通信回路或电路的半导体元件。构成芯片的半导体不限于单晶硅，可以为碳化硅和氮化镓等的宽带隙半导体。另一方面，主基板典型来讲能够为印刷配线基板。安装有芯片模块的主基板能够用于携带终端、信息设备、家电设备、汽车部件和工业用机械等各自的装置或者设备。
参照图1，说明本发明的安装基板的基本构成例。
图示的安装基板4包括具有表面(正面)3x和背面(反面)3y的陶瓷芯片基板(分割多层陶瓷基板)300。该陶瓷芯片基板300包括：位于表面3x的表面陶瓷层3a；位于背面3y的背面陶瓷层3b；和由表面陶瓷层3a和背面陶瓷层3b夹着的至少1层的中间陶瓷层3c。在图1中，陶瓷层的边界由虚线划分，但是，这是为了说明表面陶瓷层3a、背面陶瓷层3b和中间陶瓷层3c而表示的。在现实的陶瓷芯片基板中，各陶瓷层的边界并不明确，边界的部分以不能区分的方式连续，在各个陶瓷层内具有形成有内部电极的边界，可以由多个层构成。
多层陶瓷基板3包括：表面陶瓷层3a内的多个表面电极7；背面陶瓷层3b内的多个背面电极9；和在多个表面电极7与多个背面电极9之间进行电连接的多个内部电极8。在图1的例子中，中间陶瓷层3c为1层，但多层陶瓷基板3可以具备多个中间陶瓷层3c。
此外，在图1中，构成陶瓷芯片基板300的各陶瓷层3a、3b、3c即具有大致相等的厚度的方式记载，但是现实的厚度不限于这样的例子。在附图中的各要素的尺寸并不一定反应现实的比例尺和比率。
本发明的安装基板4具有形成于陶瓷芯片基板300的表面3x上的配线图案6。配线图案6具有2μm以下的最小配线宽度和2μm以下的最小配线间隔。配线图案6的一部分也可以具有超过2μm的配线宽度。另外，配线图案6中的配线间隔也可以部分超过2μm。
在此，说明如上述方式设定由光刻形成的配线图案的尺寸的理由。
图33表示自最佳聚焦值起的偏移量与光刻胶(光致抗蚀剂)的尺寸的相关性。光刻胶隔着2μm的间隔相邻，各自具有2μm的线宽的光刻胶在各自为3μm以上的情况下，相邻的光刻胶短路。这样一来，在短路的部位不形成配线图案6，配线断线，图案崩塌(参照图34)。对此，当自最佳聚焦起的偏移量在1μm以内时，光刻胶尺寸收敛于不足3μm，不产生图案崩塌。最佳聚焦值测定进行曝光的区域内的基板高度，设定成偏移最少。这能够认为与在后文说明的SFQR中的区域内的高度的范围相同的定义。即，上述最佳聚焦值的偏移量与SFQR的规定值可以为同义。因此，当测定了SFQR时在2μm以下的情况下，能够不产生图案崩塌地形成具有2μm以下的最小配线宽度和2μm以下的最小配线间隔的配线图案。
被测定SFQR的区域例如为20mm见方的区域。20mm见方的区域不过是为了便于例示任意的区域，可以根据测定装置设定为任意的数值。例如，可以为15mm平方，也可以为25mm平方。20mm见方以下的评价区域的情况下，SFQR容易变得更小，必然满足2μm以下。另外，在超过20mm见方的情况下，从该区域选定20mm见方的评价区域，当SFQR在2μm以下时即可。另外，在现实中根据产品能够获得各种大小和形状，因此，评价区域可以为与实际曝光的区域不同的大小和形状，并且，也可以为与作为将安装基板用衬底切断进行分割的单位的芯片区域不同的大小和形状。
在图1的例子中，在配线图案6上设置有多个突起电极(凸点电极、Bumpelectrode)13。突起电极13能够与安装于安装基板4的半导体芯片电接触地连接。
图2A表示芯片模块40的构成例。图示的芯片模块40包括：具有与图1所示的构成相同的构成的安装基板4；安装在该安装基板4上的多个半导体芯片41。芯片模块40内的半导体芯片41能够经由安装基板4所具有的配线图案、电极或内部电路彼此电连接。
在安装基板4安装多个半导体芯片，但半导体芯片彼此主要通过在安装基板4的陶瓷芯片基板300的表面3x上形成的配线图案6电连接，进行信号的传送。例如JESD235中所示的High Bandwidth Memory中，与配线图案6连接的直径25μm的焊盘以最小55μm节距配置。另外，将与需要的通道数对应的配线图案6(8～11根)配置成通过上述焊盘之间时，能够求得配线的最小配线宽度和最小配线间隔在2μm以下。
图2B和图2C各自是示意地表示表面电极7的排列例的一部分和背面电极9的排列例的一部分的平面图。在图2B中，表面电极7的电极中心间距离由“Px”表示。同样，在图2C中，背面电极9的电极中心间距离由“Py”表示。表面电极7的电极中心间的距离Px能够在同一的陶瓷芯片基板取得多个值。因此，将这些多个值之中的最小的值定义为“表面电极的电极中心间距离”。同样，背面电极9的电极中心间的距离Py也能够在同一陶瓷芯片基板中取得多个值，因此，将这些多个值之中的最小的值定义为“背面电极的电极中心间距离”。
在本发明的陶瓷芯片基板300中，表面电极7的电极中心间距离比背面电极9的电极中心间距离小。陶瓷芯片基板300的内部电极8具有在基板面内方向上延伸的导体层，因此，表面电极7的排列与背面电极9的排列不同，也能够将表面电极7适当地连接到对应的背面电极9。
此外，“电极中心间距离”的用语的意思是，对于在陶瓷芯片基板的表面或者背面中相邻的2个电极而言、将各自的电极的中心连结的线的长度。另外，“电极的中心”是指陶瓷芯片基板的表面或者背面中的电极的截面的面积重心。图2B和图2C中例示的电极的截面为圆形，但是各电极的截面形状不限于圆形，可以为椭圆形、或者矩形等的多边形。各电极的截面尺寸也不需要为相同。
在本发明的构成安装基板4的陶瓷芯片基板300中，以20mm见方的区域中的SFQR(Site Front Least Squares Ranges)在2μm以下的方式将陶瓷芯片基板300的表面3x平坦化。
SFQR的意思与表示平坦性的其它的用语、即SBIR(Site Back SurfaceReferenced Ideal Ranges)和GBIR(Global Back Ideal Ranges)的意思一起在后文说明。根据某个方式，以20mm见方的区域中的SBIR在2μm以下的方式将陶瓷芯片基板300的表面3x平坦化。另外，根据某个方式，以GBIR在2μm以下的方式将多层陶瓷基板3的表面3x平坦化。
对被分割前的多层陶瓷基板进行上述的平坦化和光刻的工序。因此，一边参照以下的图3、图4A、图4B一边进行的说明涉及分割前的“多层陶瓷基板”。
在后述的实施方式中，在陶瓷芯片基板或者多层陶瓷基板3的表面3x与配线图案6之间设置有绝缘层(图1中未图示)。该绝缘层具有将多个表面电极7各自与配线图案6电连接的多个开口部。多个表面电极7各自与多个开口部匹配(吻合)。
图3是具有多个开口部5a的绝缘层5的一部分的俯视图。在图3所示的例子中，在绝缘层5形成有4个开口部5a，各开口部5a与多层陶瓷基板3的表面3x中的表面电极7匹配。为了简单，在图3中，配线图案6和突起电极13的记载省略。在现实中，表面电极7经由各开口部5a与配线图案6电连接。开口部5a的形状和位置与形成于其之上的配线图案的形状和位置同样由光刻工序规定。
一般来说，多层陶瓷基板通过对将陶瓷的生片层叠而成的结构体进行烧制来制造。因此，多层陶瓷基板因烧制工序之前的生片(greensheet)的内部的溶剂的干燥导致的收缩和层叠时的压接导致的膨胀等而变形，并且，在烧制工序的前后，在其基板面内方向和厚度方向上产生收缩。控制这些变形的程度较难，所以，多层陶瓷基板的表面没有平坦性，难以利用光刻工序形成微小的结构物。具体而言，因基板面内方向的变形，多个表面电极7的面内方向中的位置容易从目标位置(设计上的基准位置)移位。当产生这样的表面电极的位置移位时，通过光刻在多层陶瓷基板的表面形成微小的结构物(绝缘层的开口部和配线图案)，也无法适当实现度下层的结构物(在此，表面电极7)的对位。即，产生无法实现电连接的情况。
图4A是表示表面电极7的中心位置从目标位置移位的情形的俯视图。在图4A的例子中，在表面电极7的上表面中的半径为Rμm的情况下，从表面电极7的电极中心至绝缘层的开口部5a的中心的距离为Rμm左右。这样的位置偏离的结果，通过光刻形成的绝缘层5的开口部5a相对于表面电极7不充分匹配。当位置偏离的程度变大时，产生接触电阻的增加或者接触不良。因此，只要使用现有的多层陶瓷基板，就认为不可能在多层陶瓷基板上形成通过光刻能够形成的微小的配线图案而与表面电极电连接。这样的对位的偏移，在多层陶瓷基板上通过光刻形成微小的结构物的情况下产生影响。微小的结构物不限于绝缘层的开口部，例如，在多层陶瓷基板的表面设置绝缘层，能够通过形成配线图案，或仅需要的部分由绝缘层被覆地使配线图案交叉而形成。在这样的情况下，根据现有技术，在配线图案、绝缘层的被覆与表面电极7之间产生位置偏离。
但是，根据本发明的实施方式，能够提高多层陶瓷基板的平坦性，能够通过光刻形成微小结构物，将上述的SFQR等的指标调整在适当的范围。另外，将多层陶瓷基板的面内方向的收缩抑制在1％以下，由此容易使表面电极7的位置接近目标值。另外，通过提高多层陶瓷基板的表面中的平坦性，能够以较高的精度将由光刻形成的微小结构物连接到表面电极7。后述的具体的实施方式中，从各表面电极7的中心位置至对应的开口部5a的中心位置的距离在表面电极的半径以下。
图4B是表示表面电极7与绝缘层5的开口部5a匹配的例子的俯视图。在该例中，在表面电极7的上表面中的半径为Rμm的情况下，从表面电极7的电极中心至绝缘层的开口部5a的中心的距离比Rμm短。在后述的实施方式中，表面电极7的上表面中的半径为40μm左右，所以，使表面电极7与绝缘层5的开口部5a匹配，因此，收缩导致的表面电极的位置偏离为35μm以下，典型而言抑制为30μm以下。在表面电极7的上表面中的半径为Rμm的情况下，优选从表面电极7的电极中心至绝缘层的开口部5a的中心的距离比R/2μm短。
<安装基板用衬底的制造方法的基本构成>
根据本发明，使用抑制了收缩的多层陶瓷基板，在其表面通过光刻实施微小加工，有这种必要。光刻工序的对象是多层陶瓷基板。多层陶瓷基板包括：位于表面的表面陶瓷层；位于背面的背面陶瓷层；表面陶瓷层内的多个表面电极；背面陶瓷层内的多个背面电极；和在多个表面电极与上述多个背面电极之间进行电连接的多个内部电极。多个表面电极的电极中心间距离比多个背面电极的电极中心间距离小。
一边参照图5的流程图，一边说明安装基板用衬底的制造方法的基本构成。
首先，在步骤S10中，准备用于形成多层陶瓷基板的表面陶瓷层和背面陶瓷层的多个生片(greensheet、生带)。各生片的厚度例如能够为100μm～200μm。
在步骤S12中，将2层或者3层以上的生片重叠进行预压接，制作用于各自形成表面陶瓷层和背面陶瓷层的生片层叠体。能够一边在厚度方向上进行加压一边对生片层叠体进行预压接。在加压时，生片层叠体例如能够被加热至60～80℃左右。预压接了的状态的生片层叠体的厚度例如能够为300μm～500μm。在本发明的实施方式中，通过使表面陶瓷层和背面陶瓷层各自相对较厚，确保用于使烧制后的具有凹凸的多层陶瓷基板的表面充分平坦化的加工余量，能够防止内部电极的断线等并且进行高精度的表面加工。由此，设定通过之后的平坦化除去的表面层的厚度，来决定生片层叠体的厚度。
在步骤S14中，对各个生片层叠体进行老化。老化是指为了缓和堆积于生片内的应力而进行的处理。老化能够包含实现应力缓和的各种处理。作为老化处理，可以在室温下进行长时间(例如24时间以上)放置的处理，也可以进行提高温度的热处理等。热处理的温度例如能够为60～100℃左右。热处理的时间例如能够设定为30～320分钟左右。之后，例如也可以在24时间左右的室温下进行处理。老化处理是为了抑制第1生片和第2生片在烧制工序前发生变形而进行的。通过进行老化处理，能够解除上述的表面电极7与绝缘层的开口部5a的位置偏离，能够实现通过光刻形成的微小的结构物。
另一方面，在步骤S20中，准备至少一个以上除第1和第2生片之外的生片(第3生片)。第3生片在多层陶瓷基板中，形成位于表面陶瓷层与背面陶瓷层之间的至少1层以上的内部陶瓷层。
在步骤S14中制作的第1生片和第2生片，包括：准备各自具有与第3生片的厚度实质上相等的厚度的多个生片的工序；和通过将多个生片层叠来制作第1生片和第2生片的各自的工序。通过这样一来，基本上使用通过相同的方法制造的相同厚度的生片，能够获得第1生片、第2生片和第3生片。例如，在将各个厚度为150μm的生片仅叠层3层而各自制作出第1生片和第2生片的情况下，尽管压力等多少发生变化，第1生片和第2生片各自具有例如450μm左右的厚度。另一方面，在使用厚度为150μm的生片制作将1层或者多层层叠而成的第3生片的情况下，第3生片各自的厚度为150μm。当然，可以从最初开始使用比第3生片厚的生片制造第1生片和第2生片。
接着，在步骤S16中，对第1、第2和第3生片形成多个开口部(通路或者通孔)。这些开口部规定表面电极、背面电极和内部电极的形状和位置。开口部能够通过对第1、第2和第3生片各自照射激光而形成。开口部例如能够具有30～150μm的直径。例如利用具有2毫焦耳(mJ)的功率的10次的脉冲激光照射生片的同一位置，由此能够在生片的所期望的位置形成直径80μm左右的贯通孔。
接着，对第1、第2和第3生片中的多个开口部内充填导电材料。导电材料的充填能够通过印刷法实施。当为直径80μm左右的贯通孔时，即使为深度450μm左右，也能够致密地充填导电材料。在烧制后，导电材料作为电极发挥作用。
另外，通过在生片的主面上给予导电材料，能够在生片上形成导电图案。导电图案的形成例如能够使用印刷法。在此，与导电材料向设置在第3生片的开口部的充填一起，在第3生片的一方的主面上形成导电图案(参照后述图7)。导电图案的形成可以在导电材料向开口部的充填之前或者之后实行。令导电图案和导电材料等表面电极和背面电极电连接的电极为内部电极。在此，“内部电极”能够包含将表面电极和背面电极电连接的导体。此外，在内部电极与表面电极和背面电极由相同的材料形成的情况下，它们结合为一体，因此，不需要将内部电极从表面电极和背面电极区别开。本说明书中的“内部电极”的用语，在最广义使用的情况下，能够具有与位于多层陶瓷基板的内部的导电材料相同的意思。
图6表示充填于导电材料后的第1和第2生片的截面的一例。在图6例示的构成中，第1生片21a和第2生片21b各自通过将3层的生片层叠而形成。设置在第1生片21a的开口部16a和设置在第2生片21b的开口部16b中充填有导电性的电极材料18。如图所示，典型来讲，第1生片21a的开口部16a的中心间距离比第2生片21b的开口部16b的中心间距离小。
图7表示充填有导电材料后的第3生片的截面的一例。在图7例示的构成中，第3生片21c不具有层叠结构。图7所示的第3生片21c在其上表面具有导电图案18p。如图所示，在设置在第3生片21c的开口部16c充填有电极材料18。在此，开口部16c具有与第2生片21b的开口部16b相同的配置。如图所示，导电图案18p具有与开口部16c重合的部分。导电图案18p可以设置在第2生片21b的上表面。
在步骤S18中，在第1生片和第2生片之间隔着第3生片将第1～第3生片层叠而形成层叠生片体。此时，优选使层叠生片体的上表面和下表面与例如作为拘束层的与生片相同的温度下不烧制的另外的基材等接触而进行拘束。
图8表示将图6所示的第1生片21a和第2生片21b、以及图7所示的第3生片21c层叠而成的状态的截面。在图8例示的构成中，第3生片21c以设置有导电图案18p一侧的主面与第1生片21a相对的方式夹于第1生片21a和第2生片21b。由此，第1生片21a的开口部16a内的电极材料18与第3生片21c上的导电图案18p接触。另外，在此说明的例子中，第3生片21c的开口部16c与第2生片21b的开口部16b具有相同的配置。所以，通过将第3生片21c和第2生片21b层叠，第3生片21c的开口部16c内的电极材料18与第2生片21b的开口部16b内的电极材料18接触。
在步骤S22(图5)中，将处于被基材拘束的状态的层叠生片体装填在框体内，对层叠生片体进行主压接。主压接例如能够通过加热至60～90℃，施加200～500kg/cm2(＝19.6～49MPa)的压力进行。之后，将层叠生片体从框体取出，取出用于拘束的基材。
在步骤S24中，烧制层叠生片体。烧制例如在900℃的温度下进行2小时而获得。在烧制时，优选通过平板状的安置设备(setter)挤压层叠生片体的上表面和下表面。
图9的上部表示陶瓷烧结体的截面，下部是示意地表示研磨后的多层陶瓷基板的截面图。通过烧制的工序，能够获得具有将表面陶瓷层3a、中间陶瓷层3c和背面陶瓷层3b层叠而成的结构的烧制体。另外，在该烧制的工序中，电极材料18和导电图案18p所包含的导电材料也致密化。通过烧制，形成有表面陶瓷层3a内的多个表面电极7、背面陶瓷层3b内的多个背面电极9和多个内部电极8。例如在第3生片21c的主面上预先设置导体图案18p(参照图8)，由此，能够形成具有在中间陶瓷层3c的面内方向上延伸的导体层的内部电极8。如图所示，内部电极8具有表面电极7和背面电极9的连接部分。由此，表面电极7和对应的背面电极9经由内部电极8电连接。
通过对陶瓷烧结体的两个面进行研磨，将图9的上部所示的虚线部分除去，如图9的下部所示，能够获得表面和背面平坦化了的多层陶瓷基板3。陶瓷烧结体在内部具有内部电极8，即使多层陶瓷基板3的表面电极7的排列与背面电极9的排列不同，也能够将表面电极7和对应的背面电极9相互连接。
在步骤S26中，例如利用激光将陶瓷烧结体加工为圆盘状(形状加工工序)。由此，获得圆板状的多层陶瓷基板。根据本发明的实施方式，在烧制层叠生片体的工序的前后，多层陶瓷基板在面内方向上仅收缩1％以下的距离，所以，能够降低相对于表面电极7的面内方向的位置的目标值的偏移。
图10是将距表面电极的目标位置的偏移描绘而成的图表。在图10中表示圆板状的多层陶瓷基板(直径：150mm)中的、自表面电极起的目标值的移位量的测定结果。在该多层陶瓷基板中，在以规定的节距配置的一边为3mm的正方形状的区域形成有20×20个的表面电极(直径：80μm)。在此，表示以多层陶瓷基板的中心为原点，对关于原点对称地抽出的16个表面电极进行测定的结果。各测定点为正方形状的4个顶点的位置。在图10所示的例子中，因收缩导致的表面电极的位置偏离在30μm以下的范围内。此外，在图10所示的例子中，X方向中的3σ为29μm，Y方向的3σ为15μm。
在步骤S28(图5)中，执行多层陶瓷基板的平坦化工序。多层陶瓷基板的平坦化加工典型来讲，通过研磨、抛光、CMP(化学机械研磨)等进行。形成多层陶瓷基板的两个面变厚的陶瓷层，通过对两个面分别进行加工，消除翘曲和起伏，能够充分进行平坦化。由此，至少在表面中使20mm见方的区域中的SFQR(Site Front Least Squares Ranges)或者SBIR(Site Back Surface Referenced Ideal Ranges)在2μm以下。此外，在两个加工后的多层陶瓷基板中，多层陶瓷基板的表面(或者背面)的所有的部分中，不需要实现20mm见方的区域中的SFQR或者SBIR在2μm以下的条件。当将多层陶瓷基板分割为以20mm见方为单位的多个区域时，实现在该多个区域之中的至少50％以上中20mm见方的区域中的SFQR为2μm以下的条件即可。或者，满足20mm见方的区域中的SBIR在2μm以下的条件即可。
此外，通过多层陶瓷基板的两个的加工，表面陶瓷层和背面陶瓷层的厚度能够从当初的值减少至例如一半左右的大小。但是，考虑通过研磨除去的部分的厚度，第1和第2生片的厚度设定为充分大，因此，表面陶瓷层和背面陶瓷层不会消失。(图9)
在步骤S30中，多层陶瓷基板的平坦化了的表面，通过光刻形成配线图案等的微小结构物(光刻工序)。具体而言，通过光刻，在多层陶瓷基板的表面上形成具有2μm以下的最小配线宽度和2μm以下的最小配线间隔的配线图案。这样一来，制造出本发明的实施方式中的安装基板用衬底。在配线图案之上，能够通过公知的方法设置突起电极。
此外，在步骤S28中制作出的多层陶瓷基板在形成配线图案之前，可以被销售。本发明的多层陶瓷基板的表面是平滑的，因此，通过光刻容易形成配线图案。
以下，参照附图详细说明本发明的实施方式。本发明不限于上述实施方式。各实施方式的说明当无特别说明时可以应用其它的实施方式。另外，在附图中记载的尺寸是用于说明的例示，存在与实际的比率不同的情况。
[第1实施方式]
图11是本发明的安装基板用衬底的俯视图。图11所示的安装基板用衬底1具有多层陶瓷基板3。多层陶瓷基板3的表面上集成有多个芯片区域2。以包含芯片区域的方式将安装基板用衬底1切断而分隔为安装基板用衬底1，由此，能够获得多个安装基板。安装基板用衬底1的形状以能够应用现有的Si衬底的加工处理的方式例如直径可以为150mm以上的圆盘状。安装基板用衬底1的形状也可以为圆盘状以外的形状。以能够从1个安装基板用衬底1获得多个安装基板的方式配置芯片区域2时是有益的，安装基板用衬底1的形状能够根据芯片区域2的尺寸任意设计。但是，从多层陶瓷基板3的外缘部起1mm的区域在处理时容易附着异物。因此，在该范围内，不配置芯片区域2是有益的。
图12和图13表示从安装基板用衬底1单独切下的安装基板4的一例。包含芯片区域2的安装基板4在多层陶瓷基板3的表面上具有绝缘层5，配线图案6形成于其上表面。配线图案6的一端与多层陶瓷基板3的表面电极7连接，表面电极7通过多层陶瓷基板3的内部电极8与背面电极9电连接。多层陶瓷基板3包含以Al2O3和SiO2为主成分的电介质、以及内部电极8、表面电极7和背面电极9。内部电极8、表面电极7和背面电极9例如由Ag形成。多层陶瓷基板3能够在其表面上的芯片区域2具有绝缘层5、配线图案6等。配线图案6将半导体芯片彼此电连接。配线图案6能够更具搭载于安装基板4的半导体芯片的方式任意设计。可以再图案的途中形成防止过剩电流的片式电阻器等的元件。
在本说明书中，当从与多层陶瓷基板3或者陶瓷芯片基板的表面垂直的方向观看配线图案6时，将在配线图案6中最狭窄的部分的宽度称为最小配线宽度(图12中由箭头s1表示的宽度)，将图案彼此的间隔最狭窄的部分的间隔称为最小配线间隔(图12中由箭头p1表示的间隔)。在本发明的实施方式中，配线图案6中的最小配线宽度s1在2μm以下，且最小配线间隔p1比0μm大且2μm以下。配线图案6的厚度能够根据电阻的方式任意设计。但是，从抑制断线的产生等的观点出发，当配线图案6的厚度与最小配线宽度相同在2μm以下时是有益的。
根据本发明人的研究，当在多层陶瓷基板3的表面中，20mm见方的评价区域的SFQR在2μm以下时，能够制作具有最小配线宽度s1在2μm以下、且最小配线间隔p1在2μm以下那样的微小的配线图案6的安装基板。更优选SFQR在1μm以下。与多层陶瓷基板3的表面同样，多层陶瓷基板3的背面的SFQR也可以在2μm以下。
SFQR是Site Front Least Squares Ranges的简称，用作表示局部的平坦度的指标。参照图14。在SFQR的测定中，如图14所示，将多层陶瓷基板3中的测定对象的相反面10吸附和固定在平坦面。在使相反面10为平坦的状态下，使用最小二乘法，基于某一定的范围(例如20mm见方(一边为20mm的正方形)的范围)的评价区域中的表面的形状计算出基准面12。图14中的箭头11示意地表示正方形的评价区域中的一边的长度。SFQR是从基准面12至测定的基点表面上的最高点的距离和至基点表面上的最低点的距离的合计(图14中由箭头tSFQR表示的距离)。SFQR越小，越能够提高通过光刻机(缩小投影曝光装置)曝光时的对焦精度。在一般的硅基板中，SFQR为2μm以下，能够应用通过使用光刻机的光刻进行的微小加工技术。对此，现有的多层陶瓷基板中的SFQR一般来说不满足SFQR在2μm以下的条件。因此，单纯地将该光刻加工应用于多层陶瓷基板并不容易，至少需要提高光刻机的对焦精度。根据本发明的实施方式，当将多层陶瓷基板3划分为以20mm见方为单位的多个评价区域时，至少在50％的区域中能够满足SFQR在2μm以下的条件，所以能够容易应用光刻加工。并且，进一步优选至少在80％的评价区域中，满足SFQR在1μm以下的条件。由此，能够应用光刻加工实现微小的配线图案。
用于进行曝光的光刻机具有对每次成为曝光的对象的图案(也被称为一次成形图形、shot)补正多层陶瓷基板的倾斜的功能的光刻机。在使用这样的光刻机的情况下，当SFQR在2μm以下时，在配线图案中，能够实现最小配线宽度在2μm以下、最小配线间隔比0μm大且在2μm以下的精度。另一方面，在使用不具有补正衬底的倾斜的功能的光刻机的情况下，作为局部的平坦度的指标能够使用SBIR。SBIR是Site Back Surface ReferencedIdeal Ranges的简称。在SBIR的测定中，如图15所示，通过将多层陶瓷基板3中的测定对象的相反面10吸附和固定在平坦面，使相反面10平坦。SBIR是在某一定的范围(例如20mm见方(一边为20mm的正方形)的范围)的评价区域中的、以相反面10为基准的基点表面上的最高点的高度与最低点的高度的差(图15中由箭头tSBIR所示的高度的差)。SBIR在2μm以下、其值越小，越能够提高对焦精度。更优选SBIR在1μm以下。根据本发明的实施方式，当将多层陶瓷基板3划分为以20mm见方为单位的多个评价区域时，至少在50％的区域中能够满足SBIR在2μm以下的条件，所以，能够容易适用光刻加工。并且，进一步优选至少在80％的评价区域中，满足SBIR在1μm以下的条件。由此，能够应用光刻加工实现微小的配线图案。
作为平坦度的指标也能够使用GBIR。GBIR是Global Back Ideal Ranges的简称，表示衬底整个面的平坦度。在GBIR的测定中，如图16所示，通过将多层陶瓷基板3中的测定对象的相反面10吸附和固定在平坦面，来使相反面10平坦。GBIR是衬底整个面中的、以相反面10为基准的衬底表面上的最高点的高度与最低点的高度的差(图16中由箭头tGBIR表示的高度的差)。GBIR在2μm以下、其值越小，越能够提高对焦精度。更加优选GBIR在1μm以下。
如以上所述，至少满足SFQR在2μm以下、或者满足SBIR在2μm以下、或者满足GBIR咋2μm以下，能够实现最小配线宽度在2μm以下、且最小配线间隔比0μm大且2μm以下的微小的配线图案。而且，当形成这样的配线图案时，能够与半导体芯片的微小的电极节距对应地将突起电极配置在配线图案上。其结果，能够不需要一直以来需要的硅基板的内插件(中介层)。究竟采用SFQR、SBIR、GBIR中哪一者的指标，可以根据曝光装置的功能适当选择。SFQR是在利用具有基板表面的倾斜补正功能的光刻机进行曝光的情况下有效的指标，SBIR是在利用不具有基板表面的倾斜补正功能的光刻机进行曝光的情况下有效的指标。GBIR是在将基板整个面一并曝光使用定位仪的情况下有效的指标。SFQR、SBIR、GBIR全部的指标不需要满足上述的条件，可以根据使用的曝光装置选择任一者的项目。但是，可以说通常在使用SBIR的指标时满足SFQR，并且，在使用GBIR的指标时满足SBIR、和SFQR的双方。
安装基板4能够具有突起电极13(参照图1)。突起电极13可以预先一起形成在安装基板用衬底1上，也可以在安装基板用衬底1的分割后形成。突起电极13的材料的例如为Cu、Au、Sn等。突起电极13可以包括Cu/Sn、Cu/Ni/Au那样的2层结构或者3层结构。通过安装基板4上用于安装半导体芯片41的电极节距的设计，作为突起电极13的节距要求50μm以下。图17表示突起电极13的节距p2与突起电极13的高度t1。通过使在突起电极13与半导体芯片41的电极42接合时翘曲被矫正而平坦化了的表面上所具有的突起电极13的一端部(例如Cu/Sn中的Sn)熔融，使得与半导体芯片41的电极42相对的突起电极13的高度的不均能够被吸收。
此外，SORI是在不向平坦面进行吸附的状态的多层陶瓷基板3中，从不吸附时的整体最适基准面14至测定的多层陶瓷基板3表面上的最高点的距离与至多层陶瓷基板3表面上的最低点的距离的和(图18中由箭头tSORI表示的距离)。整体最适基准面14是根据不将测定对象的相反面吸附至平坦面状态下的衬底整个面中的表面的形状，通过最小二乘法计算出的基准面。
多层陶瓷基板3中的、与用于安装半导体芯片的面相反一侧的面，如上所示，与印刷基板等的主基板结合。所以，背面电极9(参照图1)的电极节距可以为500μm～1mm左右。在背面电极9上形成称为UBM(Under Bump Metal，突起(凸点)下金属)的金属膜，可以在其上搭载焊球而形成突起。UBM能够具有Ni/Au、Ni/Pd/Au等的层叠结构。焊球的材料例如为Sn-Ag-Cu那样的无铅焊锡。
以下，一边参照附图一边说明本发明的安装基板用衬底的制造方法的一例。
首先，准备使陶瓷粉末形成为片状的生片。作为陶瓷粉末的材料，可以使用能够与Ag、Cu、Au等的导电膏同时烧制的低温烧制陶瓷材料、所谓LTCC(Low Temperature Co-Fired Ceramics，低温共烧陶瓷)陶瓷。更优选，将作为主成分的Al、Si、Sr、Ti分别换算为Al2O3、SiO2、SrO、TiO2时，使用在Al2O3换算时为10～60质量％、在SiO2换算时为25～60质量％、在SrO换算时为7.5～50质量％、在TiO2换算时为20质量％以下(包含0)那样的混合物。该混合物，相对于其主成分100质量％，作为副成分能够包含将选自Bi、Na、K、Co的至少一种在Bi2O3换算时为0.1～10质量％、在Na2O换算时为0.1～5质量％、在K2O换算时为0.1～5质量％、在CoO换算时为0.1～5质量％。该混合物还可以包含选自Cu、Mn、Ag的至少一种。此时的Cu、Mn的混合比率各自为在CuO换算时为0.01～5质量％、在MnO2换算时为0.01～5质量％。Ag的混合比率可以为0.01～5质量％。低温烧制陶瓷材料可以包含另外的不可避免杂质。将上述的混合物在700℃～850℃下预烧，将其粉碎，获得由平均粒径为0.6～2μm的微粉碎粒子形成的电介质磁器组成物。将该电介质磁器组成物与有机粘合剂和可塑剂混合而获得陶瓷浆料。利用刮刀法(刮板法)等，将陶瓷浆料以均匀的厚度涂敷在如聚对苯二甲酸乙二醇酯膜的载体膜之上之后，使陶瓷浆料干燥，由此，获得厚度几十μm至几百μm的生片。
在此，在制作出多个生片后，提前准备将生片3层重叠而成的2个层叠体(第1生片和第2生片)。另外，准备夹在第1生片和第2生片之间的1层或者多个生片(第3生片)。为了抑制烧制前的变形，对第1生片和第2生片，在上述的条件下执行老化处理。对于第3生片，为了进一步提高位置精度也可以进行老化处理。
接着，如图19所示，在生片15形成多个电极孔16。图中所示的生片15与上述第1、第2和第3生片的任一者对应。生片15包含较多有机粘合剂，所以，能够容易形成电极孔16。从位置精度、加工精度和加工速度的观点出发，利用激光形成电极孔16是有益的。例如使用二氧化碳激光17，形成贯通生片15的直径为60μm～80μm的电极孔16。形成于第1、第2和第3生片之中的至少之一的电极孔16的配置，与形成于另外的生片的电极孔16的配置不同。形成于第1和第2生片的电极孔16规定表面电极和背面电极，形成于第3生片的电极孔16规定内部电极。在此，使第2和第3生片中的电极孔16的配置共用。另外，使第1生片中的电极孔16的中心位置的间隔比第2和第3生片中的电极孔16的中心位置的间隔小。
接着，如图20所示，使用掩模19和刮刀(刮板)20通过丝网印刷法对电极孔16充填膏状的电极材料18。作为电极材料18，例如能够使用以Ag、Cu、Au等的导电材料为主成分的导电膏。为了在电极孔16的位置正确地充填电极材料18，可以在生片15的至少2个部位形成对位用的标记。在该情况下，也在掩模19在与生片15上的标记对应的位置形成对位用标记，在将两者重合时使用图像识别功能进行对位。通过使生片15和掩模19中的、至少2个对位用的标记形成在彼此尽可能离开的位置，能够进一步提高两者的对位精度。
接着，使用导电膏，通过丝网印刷法在生片15的表面形成内部配线用的电路图案。在此，在第3生片的一方的主面上形成内部配线用的电路图案。该电路图案，在生片的烧制后，至少作为将表面电极与背面电极电连接的内部电极发挥作用。
本工序可以在将电极材料18充填到电极孔16的工序之后实施，也可以在其之前实施。或者，可以使用掩模19和刮刀20，与向电极孔16充填电极材料18的充填同时来实施。充填到电极孔16的电极材料18和向生片15的表面的电路图案形成用电极材料可以使用同一材料，也能够选择适合各自的工序的电极材料。
第3生片能够将多个生片15重合而构成。各生片的电极孔16和内部配线用的电路图案的形状和配置可以在每个片中而不同。另外，构成生片15的陶瓷粉末的材料组成可以在每个片中不同。通过将材料组成和/或者电路图案彼此不同的多个生片组合，能够制作不仅生片的面内方向而且厚度方向上也利用上的复杂的三维电路。例如，能够通过以夹着含有高介电常数材料的生片的方式形成电极图案而形成电容器，或者，通过形成螺旋状的电极图案而形成电感。另外，也能够通过用模具等将生片的一部分打穿(穿孔)，在多层陶瓷基板上设置凹模(cavity)结构。在本发明的实施方式中，多层陶瓷基板能够通过将生片层叠而形成。因此，能够在每个生片中改变其形状和/或者电路图案，无论构造还是电路都能够获得复杂的三维结构。
接着，如图21所示，将通过对生片15的电极孔16充填电极材料18而得到的带电极的生片21层叠多个，对这些部件进行压接，而形成层叠生片体22。在此，以在第1生片和第2生片之间配置第3生片的方式进行层叠。此时，在彼此相邻的带电极的生片21间，进行多个带电极的生片21的层叠，以将一方的片的电极和另一方的片的对应的电极或者内部配线用的电路图案电连接。在层叠带电极的生片21时，通过使用夹具、图像识别等，能够实现各带电极的生片21中的电极位置的正确的对位。例如，能够在带电极的生片的至少2处设置定位用的贯通孔，准备在与它们对应的位置具有销的层叠用夹具。在进行层叠时，在形成于带电极的生片的定位用的贯通孔中使销通过，由此，能够进行多个带电极的生片的定位。但是，在该方法中，带电极的生片中的定位用的贯通孔的直径比销的直径大。因此，使用图像识别功能进行校准的方法，通常能够获得更高的定位精度。
将多个带电极的生片21压接而一体化，由此能够获得层叠生片体22。带电极的生片21例如能够使用油压手动冲床、单轴加压成型机、CIP(冷等静压成型机)等进行压接。当使用CIP时，能够将带电极的生片21等向性地进行加压以均匀的压力进行压接，这是有益的。
接着，将层叠生片体22放入烧制炉进行烧制。烧制中的温度基于根据电极材料18的组成选择的陶瓷粉末的材料组成而决定。例如，在电极材料18使用Ag的情况下选择在约900℃以下能够烧制的陶瓷材料，在使用Au或者Cu的情况下选择在约1000℃以下能够烧制的陶瓷材料，在使用Ni等的情况下选择在约1400℃以下能够烧制的陶瓷材料。因为Ag和Cu的电阻低，所以，作为电极材料18选择Ag或者Cu，由此，能够降低表面电极7、背面电极9、内部电极8(图1参照)的大小。所以，在作为电极材料18选择Ag或者Cu的情况下，作为陶瓷粉末的材料使用能够在1000℃以下与电极材料同时烧制的LTCC陶瓷即可。
在本发明的实施方式中，层叠生片体22使用一边抑制尺寸变化一边进行烧制的无收缩方法进行烧制。在此使用的无收缩方法是，将由在生片(在此，层叠生片体22)的烧制温度下不烧制的材料(例如Al2O3)而形成的拘束层，预先压接在层叠生片体的表面和背面，在生片的烧制温度下执行烧制的方法。通过无收缩工法的应用，能够获得将层叠生片体22的面内方向的收缩抑制在1％以下的陶瓷烧结体。通过对层叠生片体22进行烧制，由此，与LTCC材料的烧制的同时电极材料18也致密化。由此，能够形成表面电极7和背面电极9、以及将它们之间电连接的内部电极8(例如参照图13)。
对于层叠生片体22的烧制，例如，在被称为中心的部件之间配置有层叠生片体22的状态下执行。中心的材料组成，作为主成分含有在被烧制的生片作为主成分包含的材料时是有益的。在此，例如使用将以Al2O3、莫来石、ZrO2等作为主成分含有的材料烧制得到的中心。
在此，在烧制层叠生片体22的烧制时，在中心之上载置层叠生片体22，在层叠生片体22的上表面也载置由与载置层叠生片体22的中心相同的材料形成的中心。如上所述，通过在材料共同的2个中心之间夹着层叠生片体22的状态下进行烧制，由此，能够将烧制中的层叠生片体22的上表面和下表面中的热轮廓调整为大致相同。由此，能够降低层叠生片体22的上表面和下表面之间的温度梯度，能够形成翘曲少的陶瓷烧结体。另外，在层叠生片体22的上表面载置设置件(setter)，利用设置件的重量能够期待抑制烧制中的翘曲的产生的抑制效果。此外，在一般的陶瓷的烧制过程中，生片在一个片的面内方向上收缩。因此，当在生片的上表面和下表面配置设置件单纯地烧制生片时，通过在生片与设置件之间部分产生的摩擦来阻碍生片的等向性的收缩，因此，获得的烧制体的形变变大。对此，在无收缩方法中，通过设置在层叠生片体22的上下表面的拘束层，利用拘束层来抑制一个面内方向上的收缩，使得即便一边使设置件接触层叠生片体22的上表面和下表面一边进行烧制，也能够获得翘曲少的陶瓷烧结体。
在烧制后，除去拘束层，由此，能够获得表面的收缩和翘曲受到了抑制的陶瓷烧结体。从使多层陶瓷基板的SFQR在2μm以下的观点出发，陶瓷烧结体的SFQR在50μm以下、SORI量在50μm以下是有益的。通过使用SFQR和SORI处于上述范围内的陶瓷烧结体，能够实现高效且廉价的制造。
接着，如图22所示，作为陶瓷烧结体23的两个面的平坦化加工，进行磨削和/或者研磨。由此，能够获得具有2μm以下的SFQR的陶瓷层叠体。陶瓷烧结体23的主面的加工方法根据陶瓷烧结体23的硬度适当选择即可。例如能够使用磨粒24进行陶瓷烧结体23的主面的磨削或者研磨。使用平面磨削、大径的磨粒的研磨机将陶瓷烧结体23的主面逐个面地进行粗加工后，使用小径的磨粒的研磨机将陶瓷烧结体23的两个主面分别进行研磨也可以。在研磨前进行粗加工，由此，能够以比较短的时间使SFQR在2μm以下。平面磨削可以仅在陶瓷烧结体23的主面之中的一方实施。通过使用能够同时进行两面粗加工的两个研磨机，能够进一步缩短加工时间。并且，通过使用CMP(Chemical Mechanical Polishing(化学机械抛光))，能够降低表面粗糙度。当降低表面粗糙度时，能够降低后述的绝缘层的厚度，所以是有益的。在进行陶瓷烧结体23的两面的磨削和/或者研磨之前或者之后中，可以将陶瓷烧结体23的外形加工成所期望的形状。例如，使用激光25等将陶瓷烧结体23的外形为圆形，或在陶瓷烧结体23的外缘形成缺口或者定向平面等也可以。在此，通过使陶瓷烧结体23的外形为圆形，能够获得圆盘状的多层陶瓷基板3。另外，如图22所示，可以使用激光等对陶瓷烧结体23赋予识别标记26。多层陶瓷基板3的外形、和识别标记26的有无等能够根据在之后的工序中的光刻中使用的装置的方式来任意地进行选择。
通过经过以上的工序，能够获得在基板的表面和背面具有多个电极(表面电极和背面电极)、表面电极与背面电极经由内部电极电连接的多层陶瓷基板3。该多层陶瓷基板3中，当划分为以20mm见方为单位的多个评价区域时，在多个评价区域之中至少50％在20mm见方的评价区域中的SFQR在2μm以下。此外，评价区域典型来讲，在从多层陶瓷基板3的外缘部除掉1mm之外的表面中定义。通过经过上述的工序获得的多层陶瓷基板3，在划分为以20mm见方为单位的多个评价区域时，至少在50％的评价区域中SFQR在2μm以下，所以，能够应用使用光刻机的光刻。所以，能够在多层陶瓷基板的表面形成任意设计的微小的配线图案。
以下，说明在多层陶瓷基板3的表面形成配线图案的方法的一例。在此，说明使用光刻和电镀形成配线图案的方法。此外，在以下，例示在多层陶瓷基板3的表面与配线图案之间具有绝缘层的结构。首先，如图23的(a)和图23(b)所示，在多层陶瓷基板3的表面形成绝缘层5。例如，通过旋涂法、浸涂法、喷涂法等，在多层陶瓷基板3的表面形成聚酰亚胺、硅氧烷类聚合物等的膜。通过将液状的材料覆盖在多层陶瓷基板3的表面，能够形成具有不追随多层陶瓷基板3的表面的微小凹凸的平坦表面的膜。例如利用旋涂法涂敷液状的材料，由此在多层陶瓷基板3的表面形成具有大致均匀的厚度的膜。所以，形成于多层陶瓷基板3的表面的膜的平坦度反映多层陶瓷基板3的表面的平坦度。或者，可以通过应用溅射法、CVD(Chemical Vapor Deposition、化学气相沉积)法等，形成SiO2膜等的无机绝缘膜。在该情况下，也能够在多层陶瓷基板3的表面形成具有大致均匀的厚度的膜。所以，在形成有无机绝缘膜的情况下，形成于多层陶瓷基板3的表面的膜的平坦度也反映多层陶瓷基板3的表面的平坦度。
接着，如图24的(a)和图24的(b)所示，通过将绝缘层5的一部分除去而在绝缘层5形成通孔27。通过形成通孔27，使表面电极7各自的至少一部分露出。在利用聚酰亚胺形成有绝缘层5的情况下，使用光刻在绝缘层5上形成通孔的光刻胶图案，使用化学蚀刻液等蚀刻聚酰亚胺膜，由此能够形成通孔27。在多层陶瓷基板3上形成有感光性聚酰亚胺等的膜的情况下，在将多层陶瓷基板3上的膜曝光后除去不需要的部分，由此能够形成通孔27。另外，在多层陶瓷基板3上堆积有无机材料的情况下，在使用光刻形成光刻胶图案后，应用使用缓冲氢氟酸的湿蚀刻或者使用包含四氟化碳的氟化物的气体的等离子体进行的干蚀刻，而能够形成通孔27。
通孔27形成为与多层陶瓷基板3的表面电极7匹配。由此，能够通过通孔27将多层陶瓷基板3的表面电极7各自与后述的配线图案电连接。在此说明的例示的制造方法中，通孔27使用光刻技术形成。此时，例如，通过目视或者利用图像识别进行的检测确认多层陶瓷基板3的表面电极7的位置，以表面电极7的位置为基准对通孔形成用的掩模进行校准。可以在多层陶瓷基板3上形成对位用的图案等。如上所述，也能够将预先形成的任意的图案用于校准。如上所述，本发明的实施方式中，多层陶瓷基板3应用能够抑制面内方向的收缩的无收缩工法制作。因此，表面电极7中的从目标位置(设计上的基准位置)的位置移位，对于在通孔27的形成中使用光刻的程度而言足够小。
接着，在绝缘层5的上表面形成配线图案。使用包含Al、Cu等的电阻率低的材料形成配线图案时，能够降低配线图案的电阻，所以是有益的。另外，尽量增大配线图案的膜厚来增大配线图案的截面积时，能够降低配线图案的电阻，所以是有益的。作为简单形成配线图案的方法，已知有应用电镀法形成Cu膜的方法。当采用电镀法时，能够有选择地使镀层成长在形成于基底层的区域。另外，通过调节电流密度，能够调整镀层的成长速度。
在配线图案的形成中，首先，如图25的(b)和图25的(c)所示，在绝缘层5上例如通过溅射法形成金属基底膜28。金属基底膜28能够为例如形成膜厚为0.02μm的Cr膜，并且在其表面形成有膜厚为0.08μm的Cu膜的2层膜。以与绝缘层5相接的方式形成Cr膜或者Ti膜，由此能够提高金属基底膜28相对于绝缘层5的密接性。金属基底膜28作为供给电镀时所需要的电流的供电层而发挥作用。金属基底膜28的组成和结构不限于上述的例子。在形成金属基底膜28后，如图25的(a)～图25的(c)所示，在金属基底膜28上涂敷光刻胶29。光刻胶29的涂敷方法的例如为旋涂法、浸涂法、喷涂法、狭缝式涂法等。光刻胶29的涂敷方法根据光刻胶的粘度、多层陶瓷基板3的尺寸等适当选择即可。一般来说，光刻胶的涂敷使用旋涂法。光刻胶29的膜厚设定为比形成的镀膜的厚度大的厚度。当光刻胶29比镀膜薄时，以跨光刻胶29的图案的方式形成镀膜，存在配线图案中的相邻的配线彼此短路的问题。例如，在形成具有2.0μm的厚度的镀膜的情况下，形成具有2.2～2.6μm程度的厚度的光刻胶即可。
接着，对光刻胶29进行曝光和显影，将光刻胶29之中的不需要的部分除去，由此，形成光刻胶图案30(参照图26的(a)和图26的(b))。在光刻胶29的曝光中，根据需要的分辨率选择曝光装置。例如，在要形成的配线图案中的配线宽度为1μm～2μm的情况下，使用具有发出g线(波长436nm)、h线(波长405nm)或者i线(波长365nm)的光源的缩小投影曝光装置(光刻机)即可。在光刻机中，从光源射出的光线被透镜会聚，光掩模的图案成像于光刻胶29上。光刻胶图案30中的分辨率依赖于此时的聚焦偏差(散焦)的大小。
再次参照图33。在图33所示的图表中，利用溅射法在硅基板上依次形成Cr膜(膜厚0.02μm)和Cu膜(膜厚0.08μm)后，利用旋涂法给与正型光刻胶(正型光抗蚀剂)，将关于利用i线步进曝光进行了曝光的样本的数据进行描绘。光刻胶的显影使用碱性显影液利用搅拌法显影120秒。
图33所示的图表的横轴表示自最佳聚焦值起的偏移量。对于偏移量的符号，将基板的曝光面为上时聚焦位置向上方偏移的情况表示为正，将聚焦位置向下方偏移的情况表示为负。图表的纵轴(光刻胶尺寸)表示一次成形图形的大致中心的、光刻胶被除去的部分的宽度(线宽)，该光刻胶尺寸相当于在后面形成的配线的宽度。从图33可知聚焦从最佳值起偏移时配线宽度扩展。以最佳值为基准的偏移量在-1μm以下或者+1μm以上时，光刻胶图案崩踏(参照图34)，配线宽度过度扩展。所以，从获得线的宽度(线宽)或者线间隔为2μm程度的光刻胶图案的观点出发，从最佳聚焦值起的偏移量的范围在2μm以内(以最佳聚焦值为中心±1μm的范围内)时是有益的。
步进光刻机通过以一定的范围(一次成形图形(一次曝光、一次成像、一个镜头)、shot)为单位反复曝光，来执行光刻胶整体的曝光。对于一次成形图形，典型来讲，是指10mm见方～20mm见方左右的区域。步进光刻机一般来说，在以一次成形图形为单位的曝光之前在装置内部执行基板表面的高度的计测。由此，在每个一次成形图形中计算出聚焦基准面来进行曝光动作。所以，当在对表面的高度没有偏差的理想的基板上的光刻胶进行曝光时，不产生聚焦偏差。但是，在现实中，被附加光刻胶的基板在其表面的高度具有偏差。在每个一次成形图形中计测的表面高度是一次成形图形中的表面高度的代表值，对于步进光刻，在一次成形图形间的表面高度的偏差能够补正的情况下，也无法补正一次成形图形内的表面高度的偏差。因此，在一次成形图形内表面高度不均时，具有在一次成形图形内部产生聚焦偏差的问题。一次成形图形内的聚焦偏差成为光刻胶图案的分辨率低下的原因。
从图33可知，将曝光时的一次成形图形内的高度偏差抑制在2μm以内，能够实现图35所示那样的微小的配线的形成。要形成配线图案6的基板所要求的具体的方式，根据曝光装置所具备的功能而不同。例如，在具有补正基板的倾斜的机构的步进光刻机中，优选SFQR在2μm以下。在不具有基板的倾斜的机构的步进光刻机中，优选SBIR在2μm以下。在将基板整个面一并曝光的曝光机(aligner)(例如接触曝光机(contact aligner))中，优选GBIR在2μm以下。
接着，通过电镀法，如图27的(a)和图27的(b)所示，使镀层31析出在金属基底膜28。由此，能够在不存在光刻胶的区域有选择地形成配线图案6。构成镀层31的金属的例如为电阻小的Cu、Ag、Au、Ni、Al等。此外，金属基底膜28的表面为与构成镀层31的金属相同种类的金属时，能够提高镀层31相对于金属基底膜28的密接性，所以是有益的。
接着，利用公知的方法除去光刻胶图案30。之后，利用公知的方法除去处于形成有镀层31的区域以外的区域的金属基底膜28(参照图28的(a)和图28的(b))。由此，能够在多层陶瓷基板3的表面电极7一侧的表面获得配线图案6。如图28的(b)所示，配线图案6通过绝缘层5的通孔27与表面电极7电连接。
经过以上的工序，能够获得图11所示那样的安装基板用衬底1。
[第2实施方式]
多层陶瓷基板3上的配线图案6可以使用真空成膜法形成。
多层陶瓷基板3能够与第1实施方式同样获得。因此，以下，省略用于制作多层陶瓷基板3的工序的说明。在第2实施方式中，多层陶瓷基板3也具有在其表面和背面具有多个电极(表面电极和背面电极)、且表面电极和背面电极经由内部电极电连接的结构。在此，使用的多层陶瓷基板在从其外缘部起除1mm之外的表面，具有20mm见方的评价区域中的SFQR在2μm以下的区域。以下，说明使用光刻形成配线图案6的工序。
首先，作为绝缘层5，在多层陶瓷基板3的表面形成聚酰亚胺等的树脂层或者无机材料层等。之后，在绝缘层5形成通孔27。接着，在绝缘层5和通孔27上涂敷光刻胶。此时，调整光刻胶的厚度，使得其比要形成的配线图案的厚度厚。接着，例如使用步进光刻机将光刻胶曝光和显影，将光刻胶之中不需要的部分除去。由此，如图29的(a)和图29的(b)所示，在绝缘层5上形成光刻胶图案30。
接在，如图30的(a)和图30的(b)所示，使用真空成膜法，在光刻胶图案30上形成金属层32。真空成膜法的例如为溅射法、真空蒸镀法等。堆积在光刻胶图案30上金属的例子为电阻小的Cu、Ag、Au、Ni、Al等。如图30的(b)所示，金属层32不仅形成在光刻胶上，而且也形成在绝缘层5上和表面电极7各自中与通孔27重合的部分之上。
接着，利用公知的方法除去光刻胶图案30(参照图31的(a)和图31的(b))。此时，与光刻胶图案30一起，将金属层32之中、位于光刻胶图案30上的金属除去(剥离)。换言之，仅在未被光刻胶图案30掩模的区域残留金属。由此，能够形成配线图案6。当采用第2实施方式的制造方法时，不使用电镀所需要的电解液等，所以，与应用电镀法的情况相比，用于形成配线图案6的金属的选项增加。
[第3实施方式]
图32表示第3实施方式的安装基板的截面。图32所示的安装基板4a在陶瓷芯片基板300的表面3x和配线图案6之间具有绝缘层5。另外，安装基板4a在配线图案6上具有突起电极13。安装基板4a例如，能够通过在利用第1或者第2实施方式中说明的方法得到的安装基板用衬底的配线图案6上形成突起电极13后、将安装基板用衬底切断和分割而制成。此外，突起电极13的形成可以在将安装基板用衬底切断和分割之后执行。
突起电极13能够具有多个金属层的层叠结构。在此，在安装基板用衬底的配线图案6中应形成突起电极13的部位，使用光刻形成具有Ni/Au的层叠结构的电极焊盘。可以在形成电极焊盘之前，在形成突起电极13的部位以外的区域形成配线图案的保护层。该保护层由绝缘材料形成。接着，在电极焊盘上形成Sn层。由此，可以获得能够将半导体芯片侧的电极(例如Cu电极)和配线图案6进行物理和电连接的突起电极。Sn层的图案具有与电极焊盘的形成中所使用的掩模相同的图案时，能够高效地形成Sn层。Sn层的形成方法无特定的方法，例如能够使用电镀法、溅射法等。Sn层具有15μm程度的厚度时，能够获得相对于半导体芯片的充足的接合强度，所以是有益的。从使Sn堆积至15μm的厚度的观点出发，Sn层的形成应用电镀法是有利的。
在此，说明多层陶瓷基板的形成所使用的生片的材料和制造方法的概略。作为生片的材料，使用考虑了形成于多层陶瓷基板的电极的材料的融点的陶瓷材料。例如，将包含作为主成分的Al、Si、Sr、Ti的各种氧化物、作为副成分的选自Bi、Na、K、Co的各种氧化物至少一种以上、Cu、Mn、Ag的各种氧化物之中至少一种以上、其它的不可避免杂质的混合物在700℃～850℃下预烧，将其粉碎获得平均粒径为0.6～2μm的微粉碎粒子。所得到的微粉碎粒子利用刮刀法等将添加了有机粘合剂、可塑剂、溶剂等的各种添加物的浆料形成为片状，由此获得生片。当使用低收缩的陶瓷材料时，能够抑制烧制时的尺寸和形状的变化等。当使用具有与Si的热膨胀系数相近的热膨胀系数的能够构成烧制体的陶瓷材料时，能够降低半导体芯片和陶瓷芯片基板之间的热膨胀差，所以是有益。通过降低半导体芯片和陶瓷芯片之间的热膨胀差，能够抑制因半导体芯片安装时的热处理导致的、热膨胀差引起的翘曲的影响等。
根据至此为止的说明可明确，采用本发明，在多层陶瓷基板的制作过程中，能够容易地形成内部电极和/或者内部配线用的电路图案。所以，例如，通过使用能够实现高介电常数的陶瓷材料形成生片，能够形成在多层陶瓷基板的内部组装有电容器功能的电路。另外，例如，可以使用具有变阻(varistor)特性的材料作为陶瓷材料。由此，形成于多层陶瓷基板的内部的电路能够具有防过电流的功能。并且，通过使用热传导率高的材料，而能够使在半导体芯片等中产生的热量逃逸至多层陶瓷基板。
(实施例1)
使用与第1实施方式所记载的制造方法相同的方法，制作出直径为150mm的安装基板用衬底。陶瓷烧结体的平坦化加工以在用于研磨表面陶瓷层或者背面陶瓷层的被加工面的平台上基板不发生变形的方式直接进行载置。将被加工面(例如表面)原样地作为研磨基准面，没有基板的凸凹、接合部件等的异物或者从研磨工序进入的颗粒被夹持等对被加工面产生的影响，因此，被加工面的加工后的平坦性提高。将所得到的多层陶瓷基板划分为20mm见方的评价区域测定SFQR的结果在表1所示。
所得到的多层陶瓷基板，在多个评价区域之中的100％中，实现SFQR在2μm以下，在97％中，实现SFQR在1μm以下。各安装基板用衬底的芯片区域的尺寸为15mm×15mm，在一个衬底形成有60个芯片区域。作为配线图案形成用的光刻胶，使用东京应化工业(株)制的正型光刻胶THMR-iP5700(粘度：0.025Pa·s)。光刻胶的施予使用旋涂法(转速：3000rpm)。光刻胶的厚度为2.3μm。光刻胶的曝光使用Nikon制的i线步进光刻机NSR-2205i12。用于光刻胶图案形成的光掩模中的线的节距以2μm形成。
(实施例2)
在陶瓷烧结体的平坦化加工中，除了在一方的面(例如背面)对平坦的面(例如抛光片等)施加负荷而进行固定，将被加工面(例如表面)研磨了之外，在与实施例1相同的条件下，制作出安装基板用衬底。表1表示将多层陶瓷基板划分为20mm见方的评价区域测定SFQR的结果。所获得的多层陶瓷基板，在上述多个评价区域之中的、78％中实现SFQR在2μm以下，在59％实现SFQR在1μm以下。
[表1]
(实施例3)
使用与实施例1相同的方法，制作两个安装基板用衬底，按照芯片区域进行切断和分割获得多个切断片。抽出所获得的切断片之中、陶瓷芯片基板的SFQR在2μm以下的切断片，作为实施例3的安装基板。在一方的安装基板用衬底中，切下的60个切断片中的60个中，陶瓷芯片基板的SFQR在2μm以下，在另一个安装基板用衬底中，切下的60个的切断片中的54个中，陶瓷芯片基板的SFQR在2μm以下。形成的配线图案的线宽在0.5～1.5μm，线间隔在0.5～1.5μm。
表2表示确认了实施例3的安装基板中的配线图案的结果。如表2所示，在实施例3的安装基板中，在所有的安装基板中实现最小配线宽度在2μm以下。另外，最小配线间隔比0μm大、在2μm以下。
(比较例1)
抽出在将安装基板用衬底按照芯片区域进行切断和分割而得到的切断片之中、陶瓷芯片基板的SFQR超过2μm的切断片，将其作为比较例1的安装基板。表2表示确认了比较例1的安装基板中的配线图案的结果。在比较例1的所有安装基板中，为最小配线宽度超过2μm或者最小配线间隔不超过0μm的至少任一者。即，产生了配线图案崩塌。
[表2]
根据本发明人的研究，可以说如参照图33进行了说明的方式，在基板的SFQR比2μm大的情况下，在一次成形图形内至少产生1μm的聚焦偏差。即，当基板的SFQR比2μm时，有在一次成形图形内产生图案崩塌的问题。从上述的见解可知，在安装基板中的SFQR比2μm大的情况下，在光刻胶的曝光中至少产生±1μm的聚焦偏差的可能性较高。从表2所示的结果认为，当安装基板中的SFQR比2μm大时，产生了配线图案中的图案崩塌。
(实施例4)
除了使用步进光刻机(NIKON制、NSR-2205i12)、不补正基板的倾斜而进行了曝光之外，其它与实施例1同样地制作出实施例4的安装基板。在所获得的安装基板用衬底中，确认了在评价区域的至少50％以上中SBIR在2μm以下。另外，形成于安装基板的配线图案的最小配线间隔比0μm大且2μm以下，实现最小配线宽度2μm以下。
(实施例5)
除了替代步进光刻机使用曝光机(aligner)(SUSS制、MA-6)一并进行了曝光之外，其它与实施例1同样地制作出实施例5的安装基板。在所获得的安装基板用衬底中，确认了GBIR在2μm以下。另外，形成于安装基板的配线图案的最小配线间隔比0μm大且2μm以下，实现最小配线宽度2μm以下。
工业上的可利用性
根据本发明的实施方式，提供容易向集成度高的半导体芯片的主基板等安装的安装基板和用于制作该安装基板的安装基板用衬底。本发明的实施方式能够应用于例如半导体封装、模块设备的电路等的制作中能够使用的内插件。
附图标记说明
1···安装基板用衬底(wafe)
2···芯片区域
3···多层陶瓷基板
4···安装基板
5···绝缘层
6···配线图案
7···表面电极
s1···最小配线宽度
p1···最小配线间隔
8···内部电极
9···背面电极
12···基准面
t1···突起电极的高度
p2···突起电极的节距
13···突起电极
14···非吸附时的整体最适基准面
15···生片(green sheet)
16···电极孔
17···激光
18···电极材料
19···掩模
20···刮刀(刮片、刮板)
21···带电极的生片
22···层叠生片体
23···陶瓷烧结体
24···磨粒
25···激光
26···识别标记
27···通孔
28···金属基底膜(金属衬底膜)
29···光刻胶(光致抗蚀剂)
30···光刻胶图案
31···镀层
32···金属层
300···陶瓷芯片基板。

Claims (28)

1.一种安装基板用衬底，其特征在于，包括：
多层陶瓷基板和配线图案，
所述多层陶瓷基板具有表面和背面，并包括：
位于所述表面的表面陶瓷层；位于所述背面的背面陶瓷层；贯通所述表面陶瓷层的多个表面电极；贯通所述背面陶瓷层的多个背面电极；和中间陶瓷层，其形成有在所述多层陶瓷基板的内部在所述多个表面电极与所述多个背面电极之间进行电连接的多个内部电极，
所述配线图案形成在所述多层陶瓷基板的所述表面上，具有2μm以下的最小配线宽度和2μm以下的最小配线间隔，
所述多个表面电极的电极中心间距离比所述多个背面电极的电极中心间距离小，
所述多层陶瓷基板的表面被平坦化使得在划分为以20mm见方为单位的多个评价区域时，在所述多个评价区域之中的至少50％的20mm见方的评价区域中的SFQR(Site FrontLeast Squares Ranges)在2μm以下，
所述表面陶瓷层、所述背面陶瓷层和所述中间陶瓷层分别由低温烧制陶瓷材料(LowTemperature Co-Fired Ceramics)形成，
所述表面陶瓷层和所述背面陶瓷层分别具有研磨面，并且，所述表面陶瓷层和所述背面陶瓷层分别由多个生片形成。
2.如权利要求1所述的安装基板用衬底，其特征在于：
所述多层陶瓷基板的表面被平坦化，使得在划分为以20mm见方为单位的多个评价区域时，在所述多个评价区域之中的至少50％的20mm见方的区域中的SBIR(Site Back SurfaceReferenced Ideal Ranges)在2μm以下。
3.如权利要求1或2所述的安装基板用衬底，其特征在于：
所述多层陶瓷基板的表面被平坦化，使得GBIR(Global Back Ideal Ranges)在2μm以下。
4.如权利要求1或2所述的安装基板用衬底，其特征在于：
包括设置在所述多层陶瓷基板的所述表面与所述配线图案之间的绝缘层，
所述绝缘层具有将所述多个表面电极各自电连接到所述配线图案的多个开口部，
所述多个表面电极分别与所述多个开口部匹配。
5.如权利要求4所述的安装基板用衬底，其特征在于：
从所述多个表面电极各自的中心位置至所述多个开口部的对应的一个中心位置的距离在表面电极的半径以下。
6.如权利要求4所述的安装基板用衬底，其特征在于：
所述多个开口部的位置由光刻工序规定。
7.如权利要求1或2所述的安装基板用衬底，其特征在于：
所述多个配线图案的位置由光刻工序规定。
8.一种用于权利要求1～7中任一项所述的安装基板用衬底的多层陶瓷基板，其特征在于：
具有表面和背面，
包括：
位于所述表面的表面陶瓷层；
位于所述背面的背面陶瓷层；
贯通所述表面陶瓷层的多个表面电极；
贯通所述背面陶瓷层的多个背面电极；和
中间陶瓷层，其形成有在所述多个表面电极与所述多个背面电极之间进行电连接的多个内部电极，
所述多个表面电极的电极中心间距离比所述多个背面电极的电极中心间距离小，
所述多层陶瓷基板的表面被平坦化，使得在划分为以20mm见方为单位的多个评价区域时，在所述多个评价区域之中的至少50％的20mm见方的区域中的SFQR(Site Front LeastSquares Ranges)在2μm以下。
9.一种用于安装半导体芯片的安装基板，其特征在于，包括：
陶瓷芯片基板，其包括：位于表面的表面陶瓷层；位于背面的背面陶瓷层；贯通所述表面陶瓷层的多个表面电极；贯通所述背面陶瓷层的多个背面电极；和中间陶瓷层，其形成有在所述陶瓷芯片基板的内部在所述多个表面电极与所述多个背面电极之间进行电连接的多个内部电极，和
配线图案，其形成在所述陶瓷芯片基板的所述表面上，具有2μm以下的最小配线宽度和2μm以下的最小配线间隔，
所述多个表面电极的电极中心间距离比所述多个背面电极的电极中心间距离小，
所述陶瓷芯片基板的表面被平坦化，使得20mm见方的区域中的SFQR(Site FrontLeast Squares Ranges)在2μm以下，
所述表面陶瓷层、所述背面陶瓷层和所述中间陶瓷层分别由低温烧制陶瓷材料(LowTemperature Co-Fired Ceramics)形成，
所述表面陶瓷层和所述背面陶瓷层分别具有研磨面，并且，所述表面陶瓷层和所述背面陶瓷层分别由多个生片形成。
10.如权利要求9所述的安装基板，其特征在于：
所述陶瓷芯片基板的表面被平坦化，使得在20mm见方的区域中的SBIR(Site BackSurface Referenced Ideal Ranges)在2μm以下。
11.如权利要求9或10所述的安装基板，其特征在于：
具有形成在所述配线图案上的多个突起电极。
12.如权利要求9或10所述的安装基板，其特征在于：
所述多个突起电极的电极中心间距离为所述背面电极的电极中心间距离的1/10以下。
13.如权利要求9或10所述的安装基板，其特征在于：
具有设置于所述陶瓷芯片基板的所述表面与所述配线图案之间的绝缘层，
所述绝缘层具有将所述多个表面电极各自电连接到所述配线图案的多个开口部，
所述多个表面电极分别与所述多个开口部匹配。
14.如权利要求13所述的安装基板，其特征在于：
从所述多个表面电极各自的中心位置至所述多个开口部的对应的一个中心位置的距离在表面电极的半径以下。
15.如权利要求13所述的安装基板，其特征在于：
所述多个开口部的位置由光刻工序规定。
16.如权利要求9或10所述的安装基板，其特征在于：
所述多个配线图案的位置由光刻工序规定。
17.一种从权利要求1～7中任一项所述的安装基板用衬底单独切下的安装基板，其特征在于：
包括形成在所述配线图案上的多个突起电极。
18.如权利要求17所述的安装基板，其特征在于：
所述多个突起电极的电极中心间距离在所述背面电极的电极中心间距离的1/10以下。
19.一种芯片模块，其特征在于，包括：
权利要求9～18中任一项所述的安装基板；和
安装在所述安装基板上的多个半导体芯片。
20.一种安装基板用衬底的制造方法，其特征在于，包括：
准备多层陶瓷基板的工序，其中，所述多层陶瓷基板包括：位于表面的表面陶瓷层；位于背面的背面陶瓷层；贯通所述表面陶瓷层的多个表面电极；贯通所述背面陶瓷层的多个背面电极；和中间陶瓷层，其形成有在所述多层陶瓷基板的内部在所述多个表面电极与所述多个背面电极之间进行电连接的多个内部电极，且所述多个表面电极的电极中心间距离比所述多个背面电极的电极中心间距离小；
对所述多层陶瓷基板的至少表面进行平坦化加工，使得在将所述多层陶瓷基板划分成以20mm见方为单位的多个评价区域时，所述多个评价区域之中的至少50％的20mm见方的评价区域中的SFQR(SiteFront Least Squares Ranges)在2μm以下的工序；和
利用光刻在所述多层陶瓷基板的所述表面上形成具有2μm以下的最小配线宽度和2μm以下的最小配线间隔的配线图案的工序，
准备所述多层陶瓷基板的工序包括：
准备形成所述表面陶瓷层的第1生片和形成所述背面陶瓷层的第2生片的工序；
进行所述第1生片和所述第2生片的老化的工序；
在所述老化处理后，在所述第1生片和所述第2生片形成规定所述多个表面电极和多个背面电极的多个开口部的工序；
准备形成位于所述表面陶瓷层与所述背面陶瓷层之间的至少一个陶瓷层的至少一个第3生片的工序；
在第3生片形成规定所述多个内部电极的多个开口部的工序；
对所述第1生片、所述第2生片和所述第3生片中的所述多个开口部内充填导电材料的工序；
将所述第1生片、所述第2生片和所述第3生片层叠压接而形成层叠生片体的工序；和
对所述层叠生片体进行烧制，形成具有连接表面和背面的内部电极、表面电极和背面电极的陶瓷烧结体的工序。
21.如权利要求20所述的安装基板用衬底的制造方法，其特征在于：
在对所述层叠生片体进行烧制工序的前后，所述多层陶瓷基板在面内方向上仅收缩1％以下的距离。
22.一种安装基板用衬底的制造方法，其特征在于：
在陶瓷的生片形成多个电极孔，从所述生片的至少一方的面对所述电极孔充填电极膏，形成带电极的生片的工序；
形成以将多个所述带电极的生片之间的各电极电连接的方式进行层叠、压接而一体化的层叠生片体的工序；
对所述层叠生片体进行烧制，形成具有连接表面与背面的内部电极、表面电极和背面电极的陶瓷烧结体的工序；
通过对所述陶瓷烧结体的至少表面进行加工，获得以在划分为以20mm见方为单位的多个评价区域时，在所述多个评价区域之中的至少50％的20mm见方的评价区域中的SFQR在2μm以下的方式表面被平坦化的多层陶瓷基板的工序；和
通过使用曝光装置的光刻，形成与所述多层陶瓷基板的至少表面的电极电连接的配线图案的工序。
23.如权利要求22所述的安装基板用衬底的制造方法，其特征在于：
形成所述配线图案的工序包括：
至少在所述表面形成绝缘层，在所述绝缘层的一部分至少形成一个以上用于使所述表面的电极露出的通孔的工序；
在所述绝缘层和所述通孔形成金属基底层的工序；
在所述金属基底层上涂敷光刻胶的工序；
使用曝光装置对光刻胶进行曝光的工序；
对曝光了的光刻胶进行显影而除去光刻胶的一部分获得光刻胶图案的工序；
利用电镀法，使镀层析出于将光刻胶图案的光刻胶的一部分除去了的部位的所述金属基底层上而获得配线图案的工序；
除去所述光刻胶图案的工序；和
将在使所述镀层析出而成的部位以外的区域形成的所述金属基底层除去的工序。
24.如权利要求22所述的安装基板用衬底的制造方法，其特征在于：
形成所述配线图案的工序包括：
至少在所述表面形成绝缘层，在所述绝缘层的一部分至少形成一个以上用于使所述表面的电极露出的通孔的工序；
在所述绝缘层和通孔之上涂敷光刻胶的工序；
使用曝光装置对光刻胶进行曝光的工序；
对曝光了的光刻胶进行显影而除去光刻胶的一部分获得光刻胶图案的工序；
通过真空成膜法在所述光刻胶图案、绝缘层和通孔之上形成金属层的工序；和
通过除去所述光刻胶图案，将堆积在所述光刻胶图案上的金属除去(剥离)，仅留下堆积在所述绝缘层和通孔上的金属，获得配线图案的工序。
25.如权利要求22～24中任一项所述的安装基板用衬底的制造方法，其特征在于：
在获得所述多层陶瓷基板的工序中，对所述陶瓷烧结体的表面陶瓷层和背面陶瓷层逐个面进行平坦化加工。
26.如权利要求22～24中任一项所述的安装基板用衬底的制造方法，其特征在于：
在获得所述多层陶瓷基板的工序中，对所述陶瓷烧结体的表面陶瓷层和背面陶瓷层两个面同时进行平坦化加工。
27.如权利要求25所述的安装基板用衬底的制造方法，其特征在于：
在获得所述多层陶瓷基板的工序中，包括使用CMP(Chemical Mechanical Polishing)至少对所述表面陶瓷层的表面进行加工的工序。
28.如权利要求26所述的安装基板用衬底的制造方法，其特征在于：
在获得所述多层陶瓷基板的工序中，包括使用CMP(Chemical Mechanical Polishing)至少对所述表面陶瓷层的表面进行加工的工序。
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