TWM499645U

TWM499645U - 整合式被動模組及半導體裝置

Info

Publication number: TWM499645U
Application number: TW103220870U
Authority: TW
Inventors: Cheng-Jye Chu
Original assignee: Xerogel Technology
Priority date: 2014-11-25
Filing date: 2014-11-25
Publication date: 2015-04-21

Description

整合式被動模組及半導體裝置

本創作係關於一種整合式被動模組及半導體裝置。

近來由於消費性電子產品（包括手機、筆記型電腦、數位相機、遊戲機及穿戴式裝置）需求大幅成長，家用數位電器產品也日漸成熟，對於被動元件的需求急速增加，在量大需求及高利潤的吸引下，使全球被動元件廠商的產品發展重點，必須迎合這些電子產品的特點：輕薄短小、高速及多功能性的需求。因此傳統的獨立式被動元件（Discrete Passive）、陣列式被動元件（Array Passive），已逐漸轉變成將電感L、電容C被動元件埋入基板中，以提升其功能化，並結合3D構裝技術，達到整合型構裝基板之目的。

在這樣的市場趨勢及需求下，構裝技術的發展已不單純只為了滿足IC封裝的需求，還須考慮到被動元件以及光電元件的需求，因此SiP（System in Package）的封裝技術儼然成為必然的發展趨勢，基本上堆疊（Stacked）及3D構裝都是SiP（System in Package）的形式，SiP構裝目的是為完成IC產品所需的系統性功能，在一個基板上透過堆疊或連結一種以上不同功能的構裝製程。

目前SiP的發展亦朝向主被動元件整合的構裝方式發展，將所有主、被動元件埋入構裝基板內。其中，目前大多數晶片式被動元件多是利用傳統的厚膜印刷製程製造，將被動元件材料之漿料印刷於基板上後再經過高溫燒結製程來生產，早期此製程容易受限於網版張力、網版解析度與漿料混合等因素影響，而出現線路尺寸偏差（線路精準度差）、漿料厚度及組成不均、圖形位置偏移等現象，這些結果都將大幅影響產品生產良率與產品特性精準度，無法符合元件微小化與元件精確度的要求，目前印刷技術在設備與網版製造技術提升下，解析度由100 μm提升至40 μm，內埋元件已可實現，但要達到40 μm以下精準度比較困難或者無法量產。

依據本創作的一種整合式被動模組包括一陶瓷基板、一平坦層以及一薄膜積層。陶瓷基板嵌設有至少一第一被動元件。平坦層設置於陶瓷基板之上。薄膜積層具有至少一第二被動元件。薄膜積層設置於平坦層之上。薄膜積層與第一被動元件電性連接。

在一實施例中，第一被動元件可包括電容、電感、或壓敏電阻。

在一實施例中，電容的電容值可小於或等於100 nF，而電感的電感值可大於或等於1 nH。

在一實施例中，陶瓷基板可更具有多個電性連接部。該些電性連接部是外露於陶瓷基板的外表面，而部分該些電性連接部與第一被動元件電性連接。

在一實施例中，第二被動元件可設置於平坦層之上。

在一實施例中，平坦層可具有一導電圖案，其與第一被動元件及第二被動元件電性連接。

在一實施例中，第二被動元件可包括電容、電感、或電阻。

在一實施例中，電容的電容值可小於或等於20 pF，而電感的電感值可小於或等於50 nH。

在一實施例中，平坦層的材料可包括聚亞醯胺、苯並環丁烯、或綠漆。

依據本創作的一種半導體裝置包括一整合式被動模組以及至少一主動元件。整合式被動模組包括一陶瓷基板、一平坦層及一薄膜積層。陶瓷基板嵌設有至少一第一被動元件。平坦層設置於陶瓷基板之上。薄膜積層具有至少一第二被動元件。薄膜積層設置於平坦層之上。薄膜積層與第一被動元件電性連接。主動元件與第一被動元件及第二被動元件電性連接。

在一實施例中，主動元件可設置於薄膜積層之上遠離陶瓷基板的一側。

在一實施例中，半導體裝置可更包括一線路重佈層。線路重佈層設置於薄膜積層與主動元件之間。主動元件藉由線路重佈層及薄膜積層與第一被動元件電性連接。

承上所述，因依本創作的整合式被動模組及半導體裝置，藉由將利用厚膜製程形成的第一被動元件嵌設於陶瓷基板內，並於陶瓷基板上設置以薄膜製程形成的第二被動元件，可更有效率地提高被動元件的密度，進而減少整合式被動模組或半導體裝置整體的體積，更適合用在高性能元件的SiP封裝。

以下將參照相關圖式，說明依本創作較佳實施例的一種整合式被動模組及半導體裝置，其中相同的元件將以相同的參照符號加以說明。

圖1為本創作較佳實施例的一種整合式被動模組的示意圖。請參照圖1所示，整合式被動模組1包括一陶瓷基板11、一平坦層12以及一薄膜積層（thin film laminate）13。

陶瓷基板11可包括低溫共燒陶瓷（Low-Temperature Cofired Ceramics, LTCC）基板，或高溫共燒陶瓷（High-Temperature Cofired Ceramics, HTCC）基板，並且材料可例如但不限於包括氧化鋁、氮化鋁、碳化矽或氧化鈹（BeO）。在本實施例中，整合式被動模組1之陶瓷基板是以低溫共燒陶瓷基板為例。其中，陶瓷基板11是由多層生胚（green tape）堆疊後共同燒結而成，並嵌設（embed）有至少一第一被動元件111。在實施上，陶瓷基板11的製程還可包括在各生胚上利用雷射打孔、微孔注漿、及/或精密導體漿料印刷等工藝形成電路結構，並將第一被動元件111嵌入電路結構中，接著疊合生胚以900℃燒結而形成。此外，在其他實施例中，當陶瓷基板11為高溫共燒陶瓷基板，且印刷之金屬為銀鈀合金時，燒結溫度可例如為1200~1300℃。

在本實施例中，第一被動元件111是藉由厚膜製程（如印刷）所形成而嵌設於陶瓷基板11內。第一被動元件111可包括電容、電感、或壓敏電阻（varistor）。舉例而言，電容的電容值可小於或等於100 nF並大於0.5 pF，而電感的電感值可大於或等於1 nH，較佳為50 nH以上。本實施例中，陶瓷基板11是以嵌設有二個電容C與一個電感L為例。

此外，陶瓷基板11更具有多個電性連接部112，其外露於陶瓷基板11的外表面，例如為上表面或下表面。至少部分該些電性連接部112係與第一被動元件111電性連接。於此，第一被動元件111可藉由電性連接部112與陶瓷基板11以外的元件電性連接。

平坦層12設置於陶瓷基板11之上，例如可以直接設置於陶瓷基板11的上表面，或是間接地設置於陶瓷基板11之上。平坦層12的材料可包括光阻材料或綠漆（solder mask），其中光阻材料可例如為聚亞醯胺（Polyimide, PI）或苯並環丁烯（Benzocyclobutene, BCB）。於此，平坦層12材料是以聚亞醯胺為例，並藉由黃光製程形成，且在陶瓷基板11的表面上沉積上述的光阻材料（聚亞醯胺），並藉由具有開口的光罩對光阻材料進行曝光、顯影、及蝕刻等工藝，接著在光阻材料被顯影處填入導電材料。如此一來，平坦層12即可具有一導電圖案（填入導電材料處）121，而導電圖案121與第一被動元件111對應設置，因而第一被動元件111可電性連接於導電圖案121。此外，平坦層12的表面粗糙度（Ra）是小於或等於150埃，以利後續形成薄膜積層13。

值得注意的是，為提高陶瓷基板11與平坦層12的接合強度，在形成平坦層12之前，可在陶瓷基板11與平坦層12接觸的表面進行研磨，將陶瓷基板11的厚度研磨5 μm至10 μm，以去除表面粉塵與污染，同時磨除陶瓷基板11的表面上外突的電性連接部112，而有利於後續平坦層12的形成。

薄膜積層13為多膜層的複合結構，其設置於平坦層12之上，並與第一被動元件111電性連接。薄膜積層13設置於平坦層12之上，例如可以直接設置於平坦層12的上表面，或是間接地設置於平坦層12之上。在本實施例中，薄膜積層13是藉由薄膜製程而直接形成於平坦層12上表面，其中薄膜製程可包括多道的沉積、曝光、顯影、及蝕刻等工藝。薄膜積層13具有至少一第二被動元件131，而第二被動元件設置131於平坦層12之上。第二被動元件131可包括電容、電感、或電阻，較佳地薄膜電容的電容值是小於或等於20 pF，電感的電感值是小於或等於50 nH。在本實施例中，第二被動元件131是以二個電阻R為例進行說明。此外，平坦層12的導電圖案121更與第二被動元件131電性連接，而部分第一被動元件111可藉由導電圖案121與第二被動元件131電性連接。

此外，由於陶瓷基板11相對於薄膜積層13的厚度為厚，因此第一被動元件111可為體積較大的被動元件，例如壓敏電阻或電性值較高的電容、電感，而第二被動元件131可為體積較小的被動元件，例如電阻、電感、或電容。進一步地，第一被動元件111與第二被動元件131可例如但不限於構成儲能器、高通濾波器（high-pass filter）、低通濾波器（low-pass filter）、帶通濾波器（band-pass filter）、或共模濾波器（common mode filter）等具有功能性的元件。如此一來，本實施例藉由在陶瓷基板11上方設置薄膜積層13，且陶瓷基板11嵌設有第一被動元件111以及薄膜積層13具有第二被動元件131，因而構成具有功能的整合式被動模組1。相較於習知的電路板，本實施例的整合式被動模組1因被動元件嵌設於陶瓷基板11內，可有效率地利用陶瓷基板11的體積，進而減少整合式被動模組1整體的體積。此外，本實施例將高電容或高電感的被動元件嵌入於陶瓷基板11內而非設置於薄膜積層13內，可避免習知為了製作高電容或高電感的被動元件而增加薄膜的層數，以致薄膜層內的絕緣材料因高溫硬化殘餘的熱應力，將使得板翹嚴重而無法進行黃光製程的問題。

另外，陶瓷基板11內的導線線寬及線距可為40 μm以上，而薄膜積層13內的導線線寬及線距可為5 μm以上，解析度介於5μm至40μm之間，黃光薄膜製程為較佳選擇。

圖2A為整合式被動模組的封裝結構的上視圖，圖2B為圖2A所示的封裝結構的立體示意圖。請同時參照圖2A及圖2B所示，整合式被動模組可經由封裝製程而成封裝結構2。在本實施例中，整合式被動模組的封裝結構2係以一多工器（diplexer）模組為例，其陶瓷基板中內埋有電容元件（圖中未顯示），而薄膜積層中則具有三個被動元件（三個線圈以虛線表示）21，封裝結構2的外側則具有四個端電極22，被動元件21藉由端電極22而與外部元件電性連接。於此，被動元件21包括共埠（common port）電感211、高頻埠電感212以及低頻埠電感213，此為舉例而非作為限制。

圖3A為本創作較佳實施例的一種半導體裝置的示意圖。請參照圖3A所示，半導體裝置3包括一整合式被動模組1以及至少一主動元件31，本實施例是以二個主動元件31為例。其中，整合式被動模組1與上述實施例相同，於此不作贅述。

在本實施例中，主動元件31設置於薄膜積層13之上遠離陶瓷基板11的一側，並與第一被動元件111及第二被動元件131電性連接。主動元件31可例如但不限於藉導電材料（如錫球）32而與整合式被動模組1電性連接。主動元件31可例如為電晶體（transistor）、切換器（switch）、編碼器（encoder）、解碼器（decoder）、功率放大器（power amplifier）、或記憶體方塊（memory cube）等等。於此，半導體裝置3可藉由主動元件31設置於整合式被動模組1上，並電性連接整合式被動模組1的被動元件（第一被動元件111及/或第二被動元件131），以構成完整的封裝晶片或電路板。由於整合式被動模組1已具有被動元件，因此半導體裝置3可減少設置額外的被動元件於整合式被動模組1的表面上，即有效率地利用陶瓷基板11的體積，進而減少半導體裝置3整體的體積。舉例而言，半導體裝置3整體的厚度可縮小至小於2 mm，甚至到1 mm以下。

圖3B為本創作較佳實施例的另一種半導體裝置的示意圖。請參照圖3B所示，在本實施例中，半導體裝置3a更包括一線路重佈層33，其設置於薄膜積層13與主動元件31之間。主動元件31可藉由線路重佈層33及薄膜積層13與第一被動元件111電性連接。在實施上，線路重佈層33可藉由多道光罩製程而成，並依據主動元件31的腳位與薄膜積層13的導線作匹配。

圖3C為圖3A所示的半導體裝置的應用示意圖。請參照圖3C所示，半導體裝置3可設置於一具有導電線路的電路板B上。一般而言，電路板B之面積係大於陶瓷基板11，而半導體裝置3是以陶瓷基板11外表面的部分電性連接部112而與電路板B上的導電線路電性連接，並形成SiP的封裝結構。此外，半導體裝置3可藉由錫球（solder ball）、接合墊（bonding pad）、或方形扁平無引腳（Quad Flat No-lead, QFN）式的封裝結構而與電路板B電性連接，於此係以半導體裝置3為一QFN式的封裝為例，沾錫後表面黏著設置於電路板B上。

此外，習知技術的矽穿孔（through silicon via, TSV）三維積體電路（3D IC）結構中，為了保留打線空間或是重分佈晶片腳位的考量，晶片與晶片間需適度地插入矽載板（interposer）。其中，大部份的3D IC結構是使用一個矽載板，將細間距的周邊陣列襯墊（pad）重分佈（redistribution）至較大間距且具有面陣列襯墊之封裝電路板上，再將連結有主動元件的封裝電路板安裝到系統級的電路板上。如此一來，則會增加3D IC結構的整體厚度。但藉由本實施例中整合式被動模組1，其包括了具有內埋第一被動元件111的陶瓷基板11以及具有第二被動元件131的薄膜積層13，也就是說整合式被動模組1本身即為一系統級的載板，可以取代習知3D IC技術中的封裝電路板及系統級電路板，以進行重分佈晶片腳位的動作，並且能承載主動元件，故將本實施例之整合式被動模組1應用至矽穿孔（through silicon via, TSV）3D IC的結構時，則可大幅減少整體封裝結構的厚度，並提昇3D IC封裝的積集度。

另外，習知矽載板中作電性連結的銅柱，其直徑在10 μm以下，這是利用習知的厚膜製程或是印刷電路製程均無法達到的尺寸，而本實施例之整合式被動模組1，則是利用薄膜積層13來完成陶瓷基板1上必要的導線及電性連結件，即可作到和習知矽載板相近的尺寸和線寬以提高線路精確度；再加上陶瓷基板11之熱膨係數只有5-7 ppm，與主動元件中的矽相近，故也具有不錯的應力匹配的能力。

圖4A為本創作較佳實施例的另一種半導體裝置的上視圖，圖4B為圖4A所示的半導體裝置的側視圖。請同時參照圖4A及圖4B所示，半導體裝置4包括整合式被動模組41、線路重佈層42以及二個主動元件（以解碼器43a與切換器43b為例）及多個QFN式的接腳44。整合式被動模組41包括陶瓷基板411、平坦層412及薄膜積層413。其中，半導體裝置4各元件的關係與說明可參照上述實施例所述，不再贅述。

圖5為本創作較佳實施例的又一種半導體裝置的側視圖。請參照圖5所示，本實施例的半導體裝置5包括整合式被動模組51、線路重佈層52以及二個主動元件53（以二個IC為例），並以球柵陣列（Ball Grid Array, BGA）封裝結構為例，故半導體裝置5還具有複數錫球54。同樣地，整合式被動模組51包括陶瓷基板511、平坦層512以及薄膜積層513，其連結關係可參照上述實施例所述，不再贅述。於此，當半導體裝置5為BGA封裝結構時，由於引腳密度較高，故半導體裝置5的整合式被動模組51尺寸可再進一步減小，甚至只有與二個主動元件53所設置區域一樣大。

圖6為本創作較佳實施例的一種半導體裝置的製造方法的步驟流程圖。請同時參照圖1及圖6所示，本實施例的製造方法可製作上述的整合式被動模組1，其中整合式被動模組1的結構及元件連結關係已詳述於上，於此不多作贅述。於此，整合式被動模組1之製造方法包括以下步驟：提供一陶瓷基板，其嵌設有至少一第一被動元件（S01）；研磨陶瓷基板的一表面（S02）；形成一平坦層於陶瓷基板的表面之上（S03）；以及形成一薄膜積層於平坦層之上遠離陶瓷基板的一側，薄膜積層包括至少一第二被動元件，且薄膜積層與第一被動元件電性連接（S04）。

在步驟S01中，第一被動元件111是藉由厚膜製程所形成，並嵌設於陶瓷基板11內，並經由共同燒結而形成，其中陶瓷基板11可由低溫共燒技術或高溫共燒技術製得。

接著，在步驟S02中，對陶瓷基板11的表面進行研磨，其磨除約5 μm至10 μm的厚度，以使該表面更為平坦，並同時磨除陶瓷基板11的表面上外突的電性連接部112或是經燒結後殘留的疏水性污染物，以利後續平坦層12的直接設置。

在步驟S03中，平坦層12是藉由黃光製程形成，且平坦層12的表面粗糙度（Ra）是小於或等於150埃。接著進行步驟S04，藉由薄膜製程形成薄膜積層13於平坦層12上，而薄膜積層13為多膜層的複合結構，其具有第二被動元件131。如此一來，經由步驟S01至步驟S04，即可製造上述的整合式被動模組1。

此外，整合式被動模組1之製造方法可更包括步驟S05：設置一主動元件31於薄膜積層13之上遠離陶瓷基板11的一側，其中主動元件31與第一被動元件111及第二被動元件131電性連接。請同時參照圖3A及圖7所示，其中圖7為本創作較佳實施例的另一種半導體裝置的製造方法的步驟流程圖。在步驟S05中，主動元件31可例如但不限於藉導電材料（如錫球或方形扁平無引腳封裝）32而與整合式被動模組1電性連接。另外，主動元件21的敘述已詳述於上，於此不再贅述。

此外，請同時參照圖3B及圖7，在設置主動元件31之前可更包括步驟S06：形成一線路重佈層33於薄膜積層13之上遠離陶瓷基板11的一側。其中主動元件31藉由線路重佈層33及薄膜積層13而與第一被動元件111電性連接。於此，線路重佈層33可藉由光罩製程而成，並位於主動元件31與薄膜積層13之間。

綜上所述，因依本創作的整合式被動模組及半導體裝置，藉由將利用厚膜製程形成的第一被動元件嵌設於陶瓷基板內，並於陶瓷基板上設置以薄膜製程形成的第二被動元件，可更有效率地提高被動元件的密度，進而減少整合式被動模組或半導體裝置整體的體積，更適合用在高性能元件的SiP封裝。

以上所述僅為舉例性，而非為限制性者。任何未脫離本創作之精神與範疇，而對其進行之等效修改或變更，例如變更基板材料或IC封裝方式，均應包含於後附之申請專利範圍中。

1、41、51‧‧‧整合式被動模組
11、411、511‧‧‧陶瓷基板
111‧‧‧第一被動元件
112‧‧‧電性連接部
12、412、512‧‧‧平坦層
121‧‧‧導電圖案
13、413、513‧‧‧薄膜積層
131‧‧‧第二被動元件
2‧‧‧封裝結構
21‧‧‧被動元件
211‧‧‧共埠電感
212‧‧‧高頻埠電感
213‧‧‧低頻埠電感
22‧‧‧端電極
3、3a、4、5‧‧‧半導體裝置
31、53‧‧‧主動元件
32‧‧‧導電材料
33、42、52‧‧‧線路重佈層
43a‧‧‧解碼器
43b‧‧‧切換器
44‧‧‧接腳
54‧‧‧錫球
B‧‧‧電路板
C‧‧‧電容
L‧‧‧電感
R‧‧‧電阻
S01、S02、S03、S04、S05、S06‧‧‧步驟

圖1為本創作較佳實施例的一種整合式被動模組的示意圖。圖2A為整合式被動模組的封裝結構的上視圖。圖2B為圖2A所示的封裝結構的立體示意圖。圖3A為本創作較佳實施例的一種半導體裝置的示意圖。圖3B為本創作較佳實施例的另一種半導體裝置的示意圖。圖3C為圖3A所示的半導體裝置的應用示意圖。圖4A為本創作較佳實施例的另一種半導體裝置的上視圖。圖4B為圖4A所示的半導體裝置的側視圖。圖5為本創作較佳實施例的又一種半導體裝置的側視圖。圖6為本創作較佳實施例的一種半導體裝置的製造方法的步驟流程圖。圖7為本創作較佳實施例的另一種半導體裝置的製造方法的步驟流程圖。

1‧‧‧整合式被動模組

11‧‧‧陶瓷基板

111‧‧‧第一被動元件

112‧‧‧電性連接部

12‧‧‧平坦層

121‧‧‧導電圖案

13‧‧‧薄膜積層

131‧‧‧第二被動元件

C‧‧‧電容

L‧‧‧電感

R‧‧‧電阻

Claims

一種整合式被動模組，包括：一陶瓷基板，嵌設有至少一第一被動元件；一平坦層，設置於該陶瓷基板之上；以及一薄膜積層，具有至少一第二被動元件，該薄膜積層設置於該平坦層之上，該薄膜積層與該第一被動元件電性連接。
如申請專利範圍第1項所述的整合式被動模組，其中該第一被動元件包括電容、電感、或壓敏電阻。
如申請專利範圍第2項所述的整合式被動模組，其中該電容的電容值是小於或等於100 nF，該電感的電感值是大於或等於1 nH。
如申請專利範圍第1項所述的整合式被動模組，其中該陶瓷基板更具有多個電性連接部，該些電性連接部是外露於該陶瓷基板的外表面，部分該些電性連接部與該第一被動元件電性連接。
如申請專利範圍第1項所述的整合式被動模組，其中該第二被動元件設置於該平坦層之上。
如申請專利範圍第1項所述的整合式被動模組，其中該平坦層具有一導電圖案，該導電圖案與該第一被動元件及該第二被動元件電性連接。
如申請專利範圍第1項所述的整合式被動模組，其中該第二被動元件包括電容、電感、或電阻。
如申請專利範圍第7項所述的整合式被動模組，其中該電容的電容值是小於或等於20 pF，該電感的電感值是小於或等於50 nH。
如申請專利範圍第1項所述的整合式被動模組，其中該平坦層的材料包括聚亞醯胺、苯並環丁烯、或綠漆。
一種半導體裝置，包括：一整合式被動模組，包括：一陶瓷基板，嵌設有至少一第一被動元件；一平坦層，設置於該陶瓷基板之上；及一薄膜積層，具有至少一第二被動元件，該薄膜積層設置於該平坦層之上，而該薄膜積層與該第一被動元件電性連接；以及至少一主動元件，與該第一被動元件及該第二被動元件電性連接。
如申請專利範圍第10項所述的半導體裝置，其中該主動元件設置於該薄膜積層之上遠離該陶瓷基板的一側。
如申請專利範圍第10項所述的半導體裝置，更包括：一線路重佈層，設置於該薄膜積層與該主動元件之間，該主動元件藉由該線路重佈層及該薄膜積層與該第一被動元件電性連接。