TW202201633A - 半導體裝置及其製造方法 - Google Patents

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吳逸文
莊博堯
林孟良
翁得期
洪士庭
蔡柏豪
鄭心圃
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台灣積體電路製造股份有限公司
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Abstract

本揭露提供一種半導體裝置及其製造方法。可使用異相裝置以及不對稱的雙面成型封裝技術，在多層重分佈結構上製造半導體裝置。半導體裝置可形成為具有小的輪廓的異相三維扇出晶粒封裝結構，且可使用單個承載基板來形成半導體裝置。

Description

半導體裝置及其製造方法
本揭露係關於一種半導體裝置及其製造方法。
半導體業界藉由不斷降低最小特徵尺寸以持續提高各種電子部件(例如電晶體、二極體、電阻、電容等)的積體密度，這允許在給定面積中整合更多的部件，從而可得到更多的功能。具有高功能的積體電路需要許多輸入/輸出墊(input/output pads)。然而，對於小型化重要性較高的應用來說，可能會需要較小的封裝體。
整合扇出(Integrated Fan Out ，InFO)封裝技術變得越來越流行，特別是當與晶圓級封裝(Wafer Level Packaging，WLP)技術結合使用時。晶圓級封裝技術將積體電路封裝在通常包括作為封裝接觸墊的扇出線路(fan-out wiring)的重分佈層(redistribution layer，RDL)或後鈍化內連線(post passivation interconnect)的封裝體中，從而電性接點可具有比積體電路的接觸墊更大的間距。這種封裝結構具有高功能密度，且具有相對低的成本和高性能的封裝體。隨著對縮小電子設備的需求越來越高，出現了對更小且更具創造性的半導體晶粒封裝技術的需求。這種封裝系統的一種例子是系統級封裝(System-in-Package，SiP)技術。在系統級封裝裝置中，可以將多個異相(heterogeneous)半導體晶粒整合到可以執行此裝置的大部分或全部功能的單個晶片載體封裝中。因此可以使用系統級封裝技術將完整的功能單元構建在多晶片封裝中，以提供高水準的整合度和部件密度，從而可以生產在印刷電路板(printed circuit board，PCB)上的功能增強且佔用空間小的半導體裝置。
本揭露一些實施例提供一種半導體裝置製造方法，包括在承載基板上方沉積第一介電層，將第一裝置黏附到第一介電層，將第一裝置密封在第一成型化合物中，在第一裝置上方形成內連線結構，內連線結構以及第一裝置之間的第一介面具有第一形狀，在內連線結構上方放置第二裝置，內連線結構將第二裝置電性耦接到第一裝置，內連線結構以及第二裝置之間的第二介面具有第二形狀，第一形狀與第二形狀不同，以及於在內連線結構上方放置第二裝置的操作之後，將第二裝置密封在一第二成型化合物中。
本揭露一些實施例提供一種半導體裝置製造方法，包括在晶片上系統裝置上方沉積第一介電層，形成穿過第一介電層的第一開口，晶片上系統裝置的第一晶粒連接元件從第一開口露出，在第一介電層上方以及第一開口之中沉積第一金屬化圖案，第一開口通到第一晶粒連接元件，第一平坦接觸區域介面形成在第一金屬化圖案以及第一晶粒連接元件之間，在第一金屬化圖案上方形成第二介電層，形成穿過第二介電層的第二開口，在第二介電層上方以及第二開口中形成第二金屬化圖案，在第二金屬化圖案上方上放置積體電路裝置，以及將積體電路裝置的接點區域附接到第二金屬化圖案的一表面，且第二金屬化圖案的表面是凹陷的。
本揭露一些實施例提供一種半導體裝置，包括晶片上系統裝置、積體電路裝置、以及重分佈結構，重分佈結構與積體電路裝置以及晶片上系統裝置物理地分離並電性連接，重分佈結構包括第一金屬線路以及第二金屬線路，第一金屬線路與積體電路裝置具有凹形介面，第二金屬線路與晶片上系統裝置具有平坦介面。
以下公開許多不同的實施方法或是範例來實行所提供之標的之不同特徵，以下描述具體的元件及其排列的實施例以闡述本揭露。當然這些實施例僅用以例示，且不以此限定本揭露的範圍。舉例來說，在說明書中提到第一特徵部件形成於第二特徵部件之上，其包括第一特徵部件與第二特徵部件是直接接觸的實施例，另外也包括於第一特徵部件與第二特徵部件之間另外有其他特徵的實施例，亦即，第一特徵部件與第二特徵部件並非直接接觸。此外，在不同實施例中可能使用重複的標號或標示，這些重複僅為了簡單清楚地敘述本揭露，不代表所討論的不同實施例及/或結構之間有特定的關係。
此外，其中可能用到與空間相關用詞，例如“在...下方”、“下方”、“下方的” 、“在...上方” 、“上方的” ，這些空間相關用詞係為了便於描述圖示中一個(些)元件或特徵與另一個(些)元件或特徵之間的關係，這些空間相關用詞旨在涵蓋包括特徵的裝置的不同方向。此設備可以轉向(旋轉90度或旋轉到其他方向)，並且在此使用的空間相關用詞可以藉由類似的方式來解釋。
在本揭露中，描述了裝置封裝的各個方面及其形成過程。此裝置封裝可為例如系統級封裝(System-in-Package，SiP)裝置。在一些實施例中，系統級封裝裝置可以藉由面對面的佈置方式，將異相晶粒整合在重分佈結構的兩側上。根據一些實施例，在先晶片製程(chip-first process flow)中，可以使用單個承載基板來形成系統級封裝裝置。根據一些實施例，第一組異相晶粒可以接合到重分佈結構的第一側並被埋設入在第一成型化合物中，並且第二組異相晶粒可以接合到重分佈結構的第二側並且被埋設入在第二成型化合物中。根據一些實施例，重分佈結構可以包括多個重分佈層，第一和第二成型化合物可以由不同的成型化合物所形成，並具有不同的高度。因此可以在多層重分佈結構上形成不對稱的雙面成型封裝(asymmetric dual-sided molded package)的系統級封裝裝置。在一些實施例中，積體重分佈層(例如扇出結構)形成在晶片上系統(system-on-chip，SoC)組件上，並且整合在系統級封裝裝置中。這種在系統級封裝裝置中整合異相晶粒的方法可實現高水準的整合度和部件密度，並提供低成本的系統級封裝製程，從而能夠生產出在印刷電路板(printed circuit board，PCB)上的功能較強和占用面積較小的半導體裝置。
根據一些實施例，第1圖至第8B圖示出形成異相三維扇出晶粒封裝(heterogeneous three-dimensional (3D) Fan-Out die package，例如系統級封裝)的中間步驟的剖面圖。具體來說，第1圖示出承載基板101、形成在承載基板101上的釋放層103、和形成在釋放層103上的前側介電層105。
承載基板101可為玻璃承載基板、陶瓷承載基板等。承載基板101可為晶圓，使得可以在承載基板101上同時形成多個封裝體。釋放層103可以由基於聚合物的材料形成，在後續步驟中，可以將釋放層103與承載基板101一起從將形成在其上方的結構中去除。在一些實施例中，釋放層103是環氧基的熱釋放材料，其在加熱時失去其黏合性質，例如光熱轉換(light-to-heat-conversion，LTHC)釋放塗層。在一些實施例中，釋放層103可為膠，例如在曝光於紫外光下時會失去黏合特性的紫外線(ultra-violet，UV)膠。釋放層103可以以液體的形式分配並固化，且可為層壓到承載基板101上方的層壓膜(laminate film)等。釋放層103的頂表面可為水平的並且可以具有高度的共面性(coplanarity)。
前側介電層105形成在釋放層103上。前側介電層105的底表面可以與釋放層103的頂表面直接接觸。在一些實施例中，前側介電層105由如聚苯并噁唑(polybenzoxazole，PBO)、聚醯亞胺(polyimide)、苯環丁烯(benzocyclobutene，BCB)等的聚合物形成。在一些實施例中，前側介電層105由如氮化矽的氮化物、例如氧化矽的氧化物、磷矽玻璃(phosphosilicate glass，PSG)、硼矽玻璃(borosilicate glass，BSG)、摻硼磷矽玻璃(boron-doped phosphosilicate glass，BPSG)等形成。可以藉由任何可接受的沉積製程形成前側介電層105，例如旋轉塗佈、化學氣相沉積(chemical vapor deposition，CVD)、層壓、其組合等。
在第1圖中進一步示出在前側介電層105上方形成整合扇出導孔107(Through Integrated Fan-Out Vias，TIVs)。舉例來說，在前側介電層105上形成晶種層(未示出)以形成整合扇出導孔107。在一些實施例中，晶種層是金屬層，其可為單層或包括由不同材料形成的多個子層的複合層。舉例來說，晶種層可以包括鈦、銅、鉬、鎢、氮化鈦、鈦鎢、其組合等。在一些實施例中，晶種層包括鈦層和在鈦層上方的銅層。可以使用例如物理氣相沉積(Physical vapor deposition，PVD)等方式來形成晶種層。在晶種層上形成並圖案化光阻。可以藉由旋轉塗佈等方式形成光阻，並且可被曝光以進行圖案化。光阻的圖案對應於整合扇出導孔107。圖案化製程形成了穿過光阻的開口，從而露出晶種層。在光阻的開口中和晶種層露出的部分上形成導電材料。可以藉由如電鍍(electroplating)或無電鍍層(electroless plating)之類的鍍層(plating)來形成導電材料。導電材料可以包括金屬，例如銅、鈦、鎢、鋁等。將光阻和晶種層上未形成導電材料的部分去除。可以藉由可接受的灰化或剝離製程來去除光阻，例如使用氧電漿等。去除了光阻之後，接著如藉由可接受的蝕刻製程來去除晶種層的露出部分，例如濕蝕刻或乾蝕刻。晶種層和導電材料的其餘部分形成整合扇出導孔107。根據一些實施例，整合扇出導孔107形成為具有約100μm至大約250μm之間(如大約120μm)的第一高度H1，並且具有約80μm至約250μm之間(例如大約100μm)的第一間距P1。然而可以使用任何合適的高度和間距。
第2圖示出黏附到前側介電層105的頂表面的積體電路晶粒114。根據一些實施例，積體電路晶粒114可以包括一組異相晶粒，例如晶片上系統和一或多個積體被動裝置(integrated passive device，IPD)晶粒。然而，積體電路晶粒114可為其他類型的晶粒，例如邏輯晶粒(logic dies，例如中央處理單元、微控制器等)、記憶體晶粒(例如動態隨機存取記憶體(dynamic random access memory，DRAM)晶粒、靜態隨機存取記憶體(static random access memory，SRAM)晶粒等)、電源管理晶粒(例如電源管理積體電路(power management integrated circuit，PMIC)晶粒)、射頻(radio frequency，RF)晶粒、感應器晶粒、微機電系統(micro-electro-mechanical-system，MEMS)晶粒、訊號處理晶粒(例如數位訊號處理(digital signal processing，DSP)晶粒)、前端晶粒(例如類比前端(analog front-end，AFE)晶粒)等或其組合。而且在一些實施例中，積體電路晶粒114可以具有不同的尺寸(例如不同的高度及/或表面積)，並且在其他實施例中，積體電路晶粒114可以具有相同的尺寸(例如相同的高度及/或表面積)。
在將積體電路晶粒114黏附到前側介電層105之前，可以根據適合的製程來處理積體電路晶粒114，以形成積體電路和將積體電路埋設到晶粒中。最初可以在晶圓中形成積體電路晶粒114，晶圓可以包括不同的裝置區域。在隨後的步驟中對前述裝置區域進行測試和分離，以形成多個已知良好的晶粒(known-good-dies，KGD)。舉例來說，每個積體電路晶粒114包括內部的部件，包括半導體基板、積體電路、主動裝置、被動裝置、介電層、導電重分佈特徵、內連線結構、鈍化層、及/或用於埋入內部的部件的封裝材料，例如密封材料(encapsulant)或成型化合物等。每個積體電路晶粒114更包括用於積體電路晶粒114的外部連接的晶粒連接元件126。晶粒連接元件126例如為導電柱，且包括金屬(例如銅)，並且機械地和電性連接到積體電路晶粒114的內部部件。一旦形成了積體電路晶粒114，就可以對積體電路晶粒114進行測試並將其識別為已知良好的晶粒。
根據一些實施例，積體電路晶粒114可為一組異相晶粒，其包括例如具有第二高度H2的第一部件109(例如片上系統)以及具有第三高度H3的一或多個第二部件111(例如積體被動裝置)。根據一些實施例，第一部件109的第二高度H2介於大約70μm至大約150μm之間(例如大約100μm)，並且一或多個第二部件111的第三高度H3介於大約50μm至大約100μm之間(例如約80μm)。
此外，在第三高度H3(例如一或多個第二部件111的高度)小於第二高度H2(例如第一部件109的高度)的實施例中，可以將壩元件115加到一或多個第二部件111的背面，以減少一或多個第二部件111和第一部件109之間的高度差。藉由降低高度差，可以減少或消除在後續製程中應力所造成的損壞。
在特定實施例中，壩元件115可以由如半導體材料(如矽)的固體材料形成。另外，壩元件115可以形成為具有第四高度H4，用以降低一或多個第二部件111和第一部件109之間的高度差。第四高度H4例如介於約20μm與約50μm之間(例如約20μm)。然而，可以使用任何合適的材料和任何合適的高度。
黏接元件113將每個積體電路晶粒114黏附到前側介電層105上，例如黏附到第2圖所示的整合扇出導孔107之間。黏接元件113可為任何合適的黏合劑、環氧樹脂、晶粒黏結膜(die attach film，DAF)等。根據一些實施例，使用晶粒黏結膜將積體電路晶粒114附接到前側介電層105。晶粒黏結膜可為環氧樹脂、酚醛樹脂(phenol resin)、丙烯酸橡膠(acrylic rubber)、二氧化矽填料或它們的組合，並且使用層壓技術以施加晶粒黏結膜。然而，也可以使用任何其他合適的材料和任何合適的方法來將積體電路晶粒114黏附到前側介電層105上。在一些實施例中，可以將黏接元件113施加到積體電路晶粒114的背面，或者可以將黏接元件113施加在前側介電層105的表面上。可以例如藉由鋸切(sawing)或分割(dicing)從晶圓上單粒化積體電路晶粒114，並使用例如取放(pick-and-place)工具，並藉由黏接元件113將積體電路晶粒114黏附到前側介電層105。
根據一些實施例，一或多個積體電路晶粒114藉由具有晶粒黏結膜形式的黏接元件113黏附到前側介電層105上，可以進行齊平(leveling)製程，將晶粒連接元件126的頂部對準於第一水準Lvl1。舉例來說，可以將齊平膜(例如齊平箔等)放置成與晶粒連接元件126和積體電路晶粒114的上表面接觸。在放置齊平膜之後，可以使用扁平化工具向積體電路晶粒114施加向下的壓力，同時將製程溫度升高至晶粒黏結膜的熔點或更高的溫度。因此晶粒黏結膜被壓縮，從而允許積體電路晶粒114的晶粒連接元件126對準第一水準Lvl1，第一水準Lvl1與前側介電層105相距第一距離D1。根據一些實施例，製程溫度介於大約50℃至大約200℃之間(例如大約110℃)，並且第一距離D1介於大約105μm至大約195μm之間(例如大約135μm)。然而可以使用任何合適的溫度和距離。
在第3圖中，將第一密封元件301放置在前側介電層105上方的第一水準Lvl1或更高的水準，並密封整合扇出導孔107和積體電路尺寸114。第一密封元件301可為成型化合物、環氧樹脂等，並且可以藉由壓縮成型(compression molding)、轉移成型(transfer molding)等來施加第一密封元件301。根據一些實施例，在低於第一密封元件301的玻璃轉化溫度(glass transition temperature)的溫度時，第一密封元件301具有第一熱膨脹係數CTE1，並且在大於等於第一密封元件301的玻璃轉化溫度的溫度時，第一密封元件301具有第二熱膨脹係數CTE2。根據一些實施例，第一密封元件301的第一熱膨脹係數CTE1介於約6ppm/K和約20ppm/K之間，例如在低於約147℃和約153°C之間的玻璃轉化溫度(例如約150°C)具有約10ppm/K的第一熱膨脹係數CTE1。根據一些實施例，第一密封元件301的第二熱膨脹係數CTE2介於約30ppm/K和約50ppm/K之間，例如在大於等於約147℃和約153°C之間的玻璃轉化溫度(例如約150°C)具有約41ppm/K的第二熱膨脹係數CTE2。然而可以使用其他合適的熱膨脹係數。在固化第一密封元件301後，可以對第一密封元件301進行研磨製程以露出整合扇出導孔107和晶粒連接元件126。在研磨製程之後，整合扇出導孔107、晶粒連接元件126、和第一密封元件301的頂表面共面，並且與前側介電層105之間具有第二距離D2。根據一些實施例，第二距離D2介於大約105μm和大約195μm之間，例如大約135μm。然而可以使用任何合適的距離。在一些實施例中，舉例來說，若第一密封元件301被放置在第一水準Lvl1並且已經露出整合扇出導孔107和晶粒連接元件126，則可以省略研磨製程。
第4A圖示出前側重分佈結構401和導電連接元件427的形成過程。前側重分佈結構401包括介電層和金屬化圖案。金屬化圖案和介電層也可以稱為重分佈層或重分佈線。舉例來說，繪示了包括四個介電層(例如405、409、413、和417)和四個金屬化圖案(例如407、411、415和419)的前側重分佈結構401。在前側重分佈結構401中可以形成較多或較少的介電層和金屬化圖案。如果要形成較少的介電層和金屬化圖案，則可以省略隨後討論的步驟和製程。如果要形成更多的介電層和金屬化圖案，則可以重複隨後所討論的步驟和製程。前側重分佈結構401在本文中也可以稱為整合扇出(integrated fan-out，InFO)結構。
根據一些實施例，可以藉由先在第一密封元件301、整合扇出導孔107和晶粒連接元件126的共平面表面上形成第一介電層405，以形成前側重分佈結構401。在一些實施例中，第一介電層405由聚合物形成，可為能使用微影遮罩來圖案化的光敏材料，例如聚苯并噁唑、聚醯亞胺、苯環丁烯等。在一些實施例中，由如氮化矽的氮化物、或例如氧化矽、磷矽玻璃、硼矽玻璃、摻硼磷矽玻璃等的氧化物、類似物、或其組合形成第一介電層405。可以藉由旋轉塗佈、化學氣相沉積、層壓、其組合等形成第一介電層405。根據一些實施例，第一介電層405沉積至具有介於約4μm和約12μm之間的第二厚度Th2，例如約7μm。然而可以使用任何合適的厚度。在沉積第一介電層405之後，便對第一介電層405進行圖案化。圖案化製程形成露出積體電路晶粒114的晶粒連接元件126和整合扇出導孔107的一部分的開口。可以藉由可接受的製程來進行圖案化，例如當第一介電層405是光敏材料時，藉由曝光並顯影第一介電層405來進行圖案化。在第一介電層405是氮化物的實施例中，可以使用任何適當的製程來執行圖案化以形成開口。舉例來說，可使用例如各向異性蝕刻(anisotropic etch)的蝕刻製程。
然後，第一金屬化圖案407形成在第一介電層405的主表面上並沿著第一介電層405的主表面延伸，並與延伸穿過第一介電層405的開口的側壁共形。因此，第一金屬化圖案407包括物理地和電性耦接至積體電路晶粒114的晶粒連接元件126的多個平坦表面接觸區404。舉例來說，為了形成第一金屬化圖案407，可以在第一介電層405上方和延伸穿過第一介電層405的開口中形成晶種層(未示出)。在一些實施例中，晶種層是金屬層，其可為單層或包括由不同材料形成的多個子層的複合層。在一些實施例中，晶種層包括鈦層和在鈦層上方的銅層。可以使用例如物理氣相沉積等方式形成晶種層。隨後在晶種層上形成光阻並對光阻進行圖案化。可以藉由旋轉塗佈等形成光阻，並且可以曝光光阻以進行圖案化。光阻的圖案對應於第一金屬化圖案407。圖案化形成了穿過光阻的開口，以露出晶種層。然後在光阻的開口中和晶種層的露出部分上形成導電材料。可以藉由如電鍍或無電鍍層之類的鍍層製程來形成導電材料。導電材料可以包括金屬，例如銅、鈦、鎢、鋁等。導電材料和導電材料下方的晶種層的組合形成第一金屬化圖案407。根據一些實施例，可以將第一金屬化圖案407沉積為具有大約2μm至大約8μm之間的第三厚度Th3，例如大約4μm。然而可以使用任何合適的厚度。去除光阻和晶種層上未形成導電材料的部分。可以藉由可接受的灰化或剝離製程來去除光阻，例如使用氧電漿等方式。在去除了光阻之後，便去除了晶種層的露出部分，例如藉由可接受的蝕刻製程，如濕蝕刻或乾蝕刻。
在沉積第一金屬化圖案407之後，將第二介電層409沉積在第一金屬化圖案407和第一介電層405上。因此第一金屬化圖案407的最上部埋設到第二介電層409之中。可以藉由與第一介電層405相似的方式形成第二介電層409，並且可以具有與第一介電層405相似的材料和相似的厚度(例如第二厚度Th2)。然而可以使用任何合適的材料和厚度。在沉積第二介電層409之後，在第二介電層409中形成開口，以露出一些區域的第一金屬化圖案407。可以使用適合於在第一介電層405中形成開口的任何圖案化製程來形成第二介電層409中的開口(例如曝光和顯影光敏材料、蝕刻氮化物材料等)。
在第二介電層409中形成開口之後，接著形成第二金屬化圖案411。第二金屬化圖案411沉積在第二介電層409的主表面上並沿第二介電層409的主表面延伸，並與第二介電層409中的開口共形，開口延伸穿過第二介電層409以物理地和電性耦接到第一金屬化圖案407。第二金屬化圖案411可以藉由類似於第一金屬化圖案407的方式形成，並且可以形成為與第一金屬化圖案407具有相似的材料和相似的厚度(例如第三厚度Th3)。然而可以使用任何合適的材料和厚度。在一些實施例中，第二金屬化圖案411具有與第一金屬化圖案407不同的尺寸。舉例來說，第二金屬化圖案411可以比第一金屬化圖案407更寬或更厚。此外，第二金屬化圖案411中與第二介電層409中的開口共形的部分可以與第一金屬化圖案407中與第一介電層405中的開口共形的部分具有不同的間距。然而，可以使用任何材料來形成第二金屬化圖案411。如上所述，任何適合於形成第一金屬化圖案407和第二金屬化圖案411的製程可用於形成任何寬度及/或厚度的第一金屬化圖案407。
在沉積了第二金屬化圖案411之後，將第三介電層413沉積在第二金屬化圖案411和第二介電層409上。第三介電層413可以藉由類似於第一介電層405的方式形成，並且可以具有與第一介電層405相似的材料和相似的厚度(例如第二厚度Th2)。在形成第三介電層413之後，便在第三介電層413中形成開口以露出第二金屬化圖案411的區域，並且可以使用適合於形成開口的任何圖案化製程在第一介電層405中形成開口。
接著，在第二介電層409的主表面上形成第三金屬化圖案415，沿著第二介電層409的主表面延伸，並與第三介電層413中的開口共形，以物理地和電性耦接至第二金屬化圖案411。可以使用任何材料以及適合於形成第一金屬化圖案407的任何製程來形成第三金屬化圖案415。第三金屬化圖案415可形成為與第一金屬化圖案407具有相似的厚度(例如第三厚度Th3)。然而可以使用任何合適的材料和厚度。在一些實施例中，第三金屬化圖案415具有與第二金屬化圖案411不同的尺寸。舉例來說，第三金屬化圖案415可以比第二金屬化圖案411更寬或更厚。在一些實施例中，第三金屬化圖案415具有與第一金屬化圖案407及/或第二金屬化圖案411不同的尺寸。此外，根據一些實施例，第三金屬化圖案415與第三介電層413的開口共形的部分可以與第二金屬化圖案411與第二介電層409的開口共形的部分具有不同的間距。
在沉積了第三金屬化圖案415之後，便將第四介電層417沉積在第三金屬化圖案415和第三介電層413上。第四介電層417可以藉由類似於第一介電層405的方式形成，可以使用相似的製程和材料形成第四介電層417，並且可以形成為與第一介電層405具有相似的厚度(例如第二厚度Th2)。在形成第四介電層417之後，可以在第四介電層417中形成開口以露出第三金屬化圖案415的區域，並且可以使用適合於在第一介電層405中形成開口的任何圖案化製程來形成開口。
根據一些實施例，第四金屬化圖案419形成在第四介電層417的主表面上並沿著第四介電層417的主表面延伸，並且與第四介電層417中的開口共形，以物理地和電性耦接到第三金屬化圖案415。可以使用適合於形成第一金屬化圖案407的任何材料和製程來形成第四金屬化圖案419。此外，第四金屬化圖案419可以具有約10μm至約40μm之間(例如約30μm)的任何適當的厚度(例如第四厚度Th4)。在一些實施例中，第四金屬化圖案419具有與第一金屬化圖案407、第二金屬化圖案411及/或第三金屬化圖案415中的任一者不同的尺寸。此外，第四金屬化圖案419和第四介電層417的開口共形的部分可以與第三金屬化圖案415和第三介電層413的開口共形的部分具有不同的間距。在一些實施例中，第四金屬化圖案419是前側重分佈結構401的期望的最上層金屬層。
第4A圖還示出前側重分佈結構401的最上層金屬層包括多個凸塊區域403。多個凸塊區域403可以具有相同的寬度或可以具有不同的寬度。根據一些實施例，多個凸塊區域403包括具有第一寬度W1的第一凸塊區域421。第一凸塊區域421可以設置在積體電路晶粒114的第一部件109(例如晶片上系統)上的第一區域425中。在一些實施例中，第一寬度W1介於大約300μm和大約550μm之間，例如大約300μm。然而可以使用任何合適的寬度。
根據一些實施例，多個凸塊區域403包括具有第二寬度W2的第二凸塊區域423。第二凸塊區域423可以設置在第二區域435中的積體電路晶粒114的第二部分111之一者之上，例如積體被動裝置之一者。在一些實施例中，第二寬度W2介於大約150μm與大約300μm之間，例如大約200μm。然而可以使用任何合適的寬度。
在一些實施例中，前側重分佈結構401的最上層金屬層可以被多個凸塊下金屬層(Under Bump Metallizations，UBM)(未單獨示出)覆蓋，或者可以由多個凸塊下金屬層代替。在一些實施例中，凸塊下金屬層包括金屬晶種層，金屬晶種層可為單層，或包括由不同材料形成的多個子層的複合層(例如鈦層和鈦層上方的銅層)。使用例如物理氣相沉積製程等方法，在金屬晶種層上形成導電材料。在形成晶種層之後，可以藉由旋轉塗佈或類似的方法沉積光阻，然後進行圖案化(例如藉由曝光)，以使光阻中的開口對應於凸塊下金屬層的期望位置。在圖案化光阻後，便在對應於凸塊下金屬層的光阻的開口中形成導電材料。導電材料包括金屬(例如銅、鈦、鎢、鋁、其合金、其組合等)，並且可以藉由鍍層(例如電鍍或無電鍍層等)形成。然後去除光阻(例如藉由灰化或剝離製程，例如使用氧電漿等)，並且去除晶種層(若有)未被導電材料覆蓋的露出部分，例如藉由可接受的蝕刻製程(例如濕蝕刻或乾蝕刻)。因此凸塊下金屬層形成在最上層介電層(例如第四介電層417)中的圖案化開口上方並穿過此開口，並與下方的金屬化圖案(例如第三金屬化圖案415)接觸。
第4A圖進一步示出在前側重分佈結構401的最上層金屬化圖案(例如第四金屬化圖案419)的凸塊區域403上形成的導電連接元件427。在形成了最上層金屬層之後，便可以在最上層金屬化圖案的凸塊區域403上進行焊接前印刷製程(pre-solder printing process)。根據一些實施例，導電連接元件427形成在凸塊區域403的接合墊形狀445上方並填充接合墊形狀445。
導電連接元件427可為球柵陣列(ball grid array，BGA)連接元件、焊球、金屬柱、控制塌陷晶片連接(controlled collapse chip connection，C4)凸塊、微凸塊、化學鍍鎳鈀浸金技術(electroless nickel-electroless palladium-immersion gold technique，ENEPIG)形成的凸塊等。導電連接元件427可以包括如焊料、銅、鋁、金、鎳、銀、鈀、錫等或其組合的導電材料。在一些實施例中，首先藉由蒸發、電鍍、印刷、焊料轉移、放置焊球等方式形成焊料層，以形成導電連接元件427。在結構上形成焊料層之後，便可執行回流(reflow)以將材料成型為所需的凸塊形狀。在一些實施例中，導電連接元件427包括藉由濺鍍、印刷、電鍍、無電鍍層、化學氣相沉積等形成的金屬柱(例如銅柱)。金屬柱可為無焊料的(solder free)，並且具有實質上垂直的側壁。在一些實施例中，在金屬柱的頂部上形成金屬蓋層。金屬蓋層可以包括鎳、錫、錫鉛、金、銀、鈀、銦、鎳鈀金、鎳金等或其組合，並且可以藉由鍍層製程形成金屬蓋層。
第4B圖示出第4A圖的第一區域425的放大圖。根據一些實施例，第一凸塊區域421具有第一寬度W1，從而降低了施加在第三金屬化圖案415上的機械應力。因此，第四金屬化圖案419的凸塊區域403的各種厚度和寬度可增加前側重分佈結構401的機械可靠度。此外，第一凸塊區域421具有面朝導電連接元件427的凹形接觸區和背朝導電連接元件427的平坦表面接觸區404。此外，在第一金屬化圖案407和積體電路晶粒114的第一部件109(例如晶片上系統)的晶粒連接元件126的接點區域之間具有第一墊介面429。第四金屬化圖案419的第一墊介面429包括面朝第一部件109的晶粒連接元件126(例如晶片上系統)的平坦表面接觸區404和背朝晶粒連接元件126的凹形接觸區。根據一些實施例，第一墊介面429具有介於大約10μm與大約30μm之間(例如大約20μm)的第三寬度W3。根據一些實施例，前側重分佈結構401包括第一接合墊比值R1，第一接合墊比值R1可以由以下公式所定義： 10＜ R1=W1/W3 ＜55。
第4C圖示出第4A圖的第二區域435的放大圖。根據一些實施例，第二凸塊區域423具有第二寬度W2，以降低施加在第三金屬化圖案415上的機械應力。因此第四金屬化圖案419的凸塊區域403的各種厚度和寬度可增加前側重分佈結構401的機械可靠性。根據一些實施例，第二寬度W2可以介於大約150μm和大約300μm之間，例如大約200μm。
此外，在第一金屬化圖案407和其中一個積體電路晶粒114的第二部件111(例如積體被動裝置)的晶粒連接元件126的接點區域之間存在第二墊介面437。第一金屬化圖案407的第二墊介面437包括面朝晶粒連接元件126的平坦表面接觸區404和背朝晶粒連接元件126的關節形狀。根據一些實施例，第二墊介面437具有介於約10μm與約30μm之間的第四寬度W4，例如約20μm。在一些實施例中，前側重分佈結構401包括第二接合墊比值R2，第二接合墊比值R2可以由以下公式所定義： 5＜ R2=W2/W4＜30。
第5圖示出附接到前側重分佈結構401的最上層金屬層(例如第四金屬化圖案419)的積體裝置505，以電性連接在前側重分佈結構401兩側的一或多個積體電路晶粒114及/或一或多個整合扇出導孔107。積體裝置505可為例如半導體裝置或其他包括一或多個被動裝置的裝置，被動裝置例如為電容(例如多層陶瓷電容(multi-layer ceramic capacitor，MLCC)501)、電阻、電感等。積體裝置505可為例如積體被動裝置、表面安裝裝置(surface-mount devices，SMD)503等。附接到前側重分佈結構401的積體裝置505可為類似或不同類型的裝置。第5圖進一步示出三個積體裝置505的放置狀態，雖然可以附接更多或更少的積體裝置505。可以藉由例如依次將如焊球(未示出)之類的積體裝置505的連接元件(例如導電凸塊或導電墊)浸入焊料中，然後使用取放工具來附接積體裝置505，以使積體裝置505的連接元件與前側重分佈結構401的相應區域物理地對準。在某些情況下，可以進行回流製程，以將積體裝置505的連接元件結合到導電連接元件427。
在一些實施例中，將可選的底部填充層(未示出)形成在每個積體裝置505與前側重分佈結構401之間，並且圍繞積體裝置505的連接元件。可選的底部填充層可以減少應力並避免接點被回流製程損壞。可以在附接積體裝置505之後，藉由毛細流動製程(capillary flow process)形成可選的底部填充層，或者可以在附接積體裝置505之前藉由適當的沉積方法形成可選的底部填充層。在一些使用助焊劑(flux)來附接積體裝置505的實施例中，助焊劑可以作為可選的底部填充層。
第5圖進一步示出形成在前側重分佈結構401上以封裝積體裝置505的第二密封元件507。第二密封元件507可為成型化合物、成型底部填充材料、環氧樹脂等，並且可以藉由壓縮成型、傳遞成型等來施加第二密封元件507。根據一些實施例，在低於第二密封元件507的玻璃轉化溫度的溫度時，第二密封元件507具有第一熱膨脹係數CTE1，並且在大於等於第二密封元件507的玻璃轉化溫度的溫度時，第二密封元件507具有第二熱膨脹係數CTE2。根據一些實施例，第二密封元件507的第一熱膨脹係數CTE1介於約8ppm/K和約30ppm/K之間，例如在低於約157℃和約163°C之間的玻璃轉化溫度(例如約160°C)具有約9ppm/K的第一熱膨脹係數CTE1。根據一些實施例，第二密封元件507的第二熱膨脹係數CTE2介於約15ppm/K和約40ppm/K之間，例如在大於等於約157℃和約163°C之間的玻璃轉化溫度(例如約160°C)具有約25ppm/K的第二熱膨脹係數CTE2。然而可以使用其他合適的熱膨脹係數。
根據一些實施例，第二密封元件507的第一熱膨脹係數CTE1可以與第一密封元件301的第一熱膨脹係數CTE1不同。因此，第5圖的中間結構在本揭露中可以稱為第一中間系統級封裝結構500，第一中間系統級封裝結構500包括多個系統級封裝部件，系統級封裝部件包含多層重分佈層結構的不對稱雙側模料(asymmetric dual-sided moldings)。在一些實施例中，第二密封元件507的第一熱膨脹係數CTE1與第一密封元件301的第一熱膨脹係數CTE1的第一比值(CTE-R1)可以介於約0.8≤CTE-R1≤0.99之間。此外，根據一些實施例，第二密封元件507的第二熱膨脹係數CTE2與第一密封元件301的第二熱膨脹係數CTE2的第二比值(CTE-R2)可以介於約0.1≤CTE-R2≤0.7之間。
在固化第二密封元件507之後，可以對第二密封元件507進行研磨製程，以將第二密封元件507的高度降低為與最上層的介電層(例如第四介電層417)之間具有第三距離D3。根據一些實施例，第三距離D3介於大約200μm和大約700μm之間，例如大約550μm。然而可以使用任何合適的距離。在一些實施例中，舉例來說，若第一密封元件301形成為具有期望的第三距離D3，則可以省略研磨製程。根據一些實施例，第二密封元件507的高度與第一密封元件301的高度的比值(例如D3/D2)可以介於大約0≤D3/D2≤6之間。
第6A圖示出形成從第一中間系統級封裝結構500形成的第一系統級封裝裝置600。首先，將第一中間系統級封裝結構500翻轉並放置在膠帶601上，以進行進一步的製程。在將第一中間系統級封裝結構500放置在膠帶601上之後，便可執行剝離製程，以將承載基板101從前側介電層105分離(detach)或剝離(de-bond)。在一些實施例中，剝離製程包括在釋放層103上施加如雷射或紫外光之類的光，使得釋放層103被光的熱量分解，從而可去除承載基板101。
如第6A圖所示，可以形成外部連接元件603，以使第一系統級封裝裝置600與外部連接。最初可以藉由在前側介電層105形成開口，以露出整合扇出導孔107的接點區域。可以使用例如雷射鑽孔、蝕刻等方式來形成開口。在這種實施例中，整合扇出導孔107可形成為具有第六高度H6，第六高度H6與第二距離D2相同。然而，可使用任何合適的高度。
一旦露出了整合扇出導孔107的接點區域，就可以在整合扇出導孔107上方形成外部連接元件603，以與前側重分佈結構401電性連接。在一些實施例中，可以在形成外部連接元件603之前，對整合扇出導孔107的露出的接點區域執行可選的可焊性處理(solderability treatment)，例如焊接前處理(pre-soldering treatment)。可以使用與形成導電連接元件427相似的製程和材料，將外部連接元件603沉積在積體重分佈層801上方。根據一些實施例，藉由一開始在整合扇出導孔107露出的接點區域上形成一層預焊膏(pre-solder paste)或焊料(solder)來形成外部連接元件603。然而可以使用任何合適的製程(例如蒸發、電鍍、印刷、焊料轉移、放置焊球等)在整合扇出導孔107露出的接點區域上形成預焊膏或焊料。在一些實施例中，外部連接元件603可為微凸塊。然而，外部連接元件603也可為球柵陣列連接元件、焊球、金屬柱、控制塌陷晶片連接凸塊、化學鍍鎳鈀浸金技術形成的凸塊或類似物。外部連接元件603可以包括如焊料、銅、鋁、金、鎳、銀、鈀、錫等或其組合的導電材料。
在將第一中間系統級封裝結構500從承載基板剝離之後，可將第一中間系統級封裝結構500單粒化(例如藉由鋸切、雷射鑽孔、蝕刻、其組合等方式)成多個第一系統級封裝裝置600。第6A圖還示出第一系統級封裝裝置600可以被製造為例如包括外部連接元件(例如外部連接元件603)的異相三維扇出系統級封裝裝置(heterogeneous three-dimensional (3D) Fan-Out System-in-Package (SiP) device)。前述外部連接元件的第一間距P1介於大約80μm和大約250μm之間，例如大約100μm。
第6B圖示出根據一些實施例的第二系統級封裝裝置610。第二系統級封裝裝置610與第6A圖的第一系統級封裝裝置600的不同之處在於在整合扇出導孔107上形成外部接點之前，前側介電層105亦被去除。根據一些實施例，在去除了承載基板101之後，便藉由研磨製程(例如化學機械平坦化(chemical mechanical planarization，CMP)製程)來去除前側介電層105。可以進行研磨製程以去除黏接元件113，並將一或多個第二部件111的整合扇出導孔107、第一密封元件301、壩元件115與第一部件109的背側平坦化為和前側重分佈結構401相距第四距離D4。根據一些實施例，第四距離D4介於大約85μm和大約175μm之間，例如大約115μm。因此將整合扇出導孔107降低為具有與第四距離D4相等的第七高度H7。在研磨製程之後，可以進行清潔製程(例如晶粒黏結膜清潔製程)。因此，整合扇出導孔107和第一部件109的背面與第一密封元件301的表面共面，且露出於第一密封元件301的表面，以進行隨後的製程。
在露出了整合扇出導孔107的接點區域之後，便可在整合扇出導孔107上方形成外部連接元件603，以與前側重分佈結構401電性連接。可以使用在第6A圖描述的任何材料和方法，以在整合扇出導孔107上方形成外部連接元件603。然而，在一些實施例中，在露出的整合扇出導孔107上形成可選的接觸墊(未示出)之後，將外部連接元件603直接接合在整合扇出導孔107上方。在一些實施例中，從第一密封元件301露出了整合扇出導孔107之後，將接觸墊直接形成在露出的整合扇出導孔107上並與整合扇出導孔107物理連接，從而可將外界連接元件603放置在接觸墊上方。藉由將外部連接元件603直接接合到整合扇出導孔107，可以降低整合扇出導孔107的高度以及電阻，並且可露出第一部件109(例如系統級晶片)的背面，從而允許來自第一部件109的熱量從第二封裝內部系統裝置610散出。第6B圖進一步示出第二系統級封裝裝置610可為例如包括外部連接元件(例如外部連接元件603)的異相三維扇出系統級封裝裝置，前述外部連接元件具有第一間距P1。
第7A圖和第7B圖分別示出根據一些實施例的第三系統級封裝裝置700和第四系統級封裝裝置710。第三系統級封裝裝置700與第6A圖的第一系統級封裝裝置600的不同之處以及第四系統級封裝裝置710與第6B圖的第二系統級封裝裝置610不同之處在於，在第三系統級封裝裝置700和第四系統級封裝裝置710中省略了一或多個第二部件111。
第8A圖和第8B圖分別示出根據一些實施例的第五系統級封裝裝置800和第六系統級封裝裝置810。第五系統級封裝裝置800和第六系統級封裝裝置810與第7A圖的第三系統級封裝裝置700和第7B圖的第四系統級封裝裝置710的不同之處在於，使用了積體重分佈層801和微凸塊823來將第一部件109耦接到前側重分佈結構401。
最初，可根據可應用的製程，在晶圓中形成第一部分109(例如系統級晶片)，晶圓可包括在後續步驟中被測試和單粒化的不同裝置區域，以形成多個已知的良好晶粒。積體重分佈層801和微凸塊823可以形成在第一部件109上方，以允許第一部件109與外部連接。舉例來說，可以將積體重分佈層801電性耦接到第一部件109的晶粒接墊(未示出)，並且可以在積體重分佈層801的接點區域上方形成微凸塊823。
舉例來說，積體重分佈層801可以形成為介電層817中的金屬化圖案813。金屬化圖案813包括在一或多個介電層817(例如低介電常數介電層)中及/或上方形成的金屬線和導孔。如上所述，可以使用適合於形成前側重分佈結構401的金屬化圖案和介電層的任何材料和製程，以形成具有任何合適的厚度的金屬化圖案813和介電層817。
在一些實施例中，可以在積體重分佈層801的最上層金屬化圖案上方形成鈍化膜821，並且在鈍化膜821中形成開口，以露出積體重分佈層801的接點區域。鈍化膜821可為如聚苯并噁唑、聚醯亞胺、苯環丁烯等的聚合物、如氮化矽等的氮化物、例如氧化矽的氧化物、磷矽玻璃、硼矽玻璃、摻硼磷矽玻璃等或其組合。可以藉由例如旋轉塗佈、層壓、化學氣相沉積等方式形成鈍化膜821。
在露出接點區域之後，可在積體重分佈層801的接點區域上方形成微凸塊823。在一些實施例中，可以使用形成在積體重分佈層801的接點區域上方的焊料(例如焊球、焊料凸塊等)來形成微凸塊823。微凸塊823允許第一部件109與外界連接。在一些實施例中，微凸塊823形成為導電柱(例如使用如銅之類的金屬)，導電柱延伸穿過鈍化膜821中的開口並且物理地和電性耦接到積體重分佈層801的各個接點區域。可以藉由例如電鍍等方式形成微凸塊823。
因此，第8A圖所示的第五系統級封裝裝置800和第8B圖所示的第六系統級封裝裝置810可以分別與第三系統級封裝裝置700和第四系統級封裝裝置710具有一些不同的尺寸。舉例來說，在第五系統級封裝裝置800的實施例中，在進行研磨製程以將第一密封元件301之後與整合扇出導孔107和微凸塊823的頂表面平坦化後(先前於第3圖中討論)，第一密封元件301、整合扇出導孔107、和微凸塊823在距前側介電層105的第五距離D5處共面。此外，第五系統級封裝裝置800的整合扇出導孔107具有實質上等於第五距離D5的第八高度H8。根據一些實施例，第五距離D5介於大約110μm和大約210μm之間，例如大約145μm。然而可以使用任何合適的距離。
在第六系統級封裝裝置810的實施例中，在進行研磨製程以將第一密封元件301之後與整合扇出導孔107和微凸塊823的頂表面平坦化後(先前於第3圖中討論)並去除黏接元件113之後，第一密封元件301、整合扇出導孔107、和微凸塊823在距前側介電層105的第六距離D6處共面。此外，第六系統級封裝裝置810的整合扇出導孔107具有實質上等於第六距離D6的第九高度H9。根據一些實施例，第六距離D6介於大約90μm和大約200μm之間，例如大約135μm。然而可以使用任何合適的距離。
根據本揭露一些實施例，可以使用各相異性裝置和不對稱的雙面成型封裝，在使用單承載基板所形成的具有小輪廓的多層重分佈層結構上製造系統級封裝裝置。因此可以更有效地製造系統級封裝裝置，並且較不易產生缺陷。
本揭露實施例還可以包括其他特徵和製程。舉例來說，可以包括測試結構以輔助三維封裝或三維積體電路裝置的驗證測試。測試結構可以包括例如形成在重分佈層中或基板上的測試墊，以允許使用探針及/和探針卡等來測試三維封裝或三維積體電路。可以在中間結構以及最終結構上執行驗證測試。此外，本揭露的結構和方法可以與已知良好的晶粒中間步驟的驗證的測試方法一起使用，以增加良率並降低成本。
本揭露一些實施例提供一種半導體裝置製造方法，包括在承載基板上方沉積第一介電層，將第一裝置黏附到第一介電層，將第一裝置密封在第一成型化合物中，在第一裝置上方形成內連線結構，內連線結構以及第一裝置之間的第一介面具有第一形狀，在內連線結構上方放置第二裝置，內連線結構將第二裝置電性耦接到第一裝置，內連線結構以及第二裝置之間的第二介面具有第二形狀，第一形狀與第二形狀不同，以及於在內連線結構上方放置第二裝置的操作之後，將第二裝置密封在一第二成型化合物中。在一些實施例中，第二成型化合物的熱膨脹係數與第一成型化合物的熱膨脹係數不同。在一些實施例中，第一成型化合物的熱膨脹係數是第一成型化合物的第一熱膨脹係數，第一成型化合物的第一熱膨脹係數低於第一成型化合物的一玻璃化轉換溫度，第二成型化合物的熱膨脹係數是第二成型化合物的第一熱膨脹係數，第二成型化合物的第一熱膨脹係數低於第二成型化合物的玻璃化轉換溫度，第二成型化合物的第一熱膨脹係數與第一成型化合物的第一熱膨脹係數之間的比值介於0.8以及0.99之間，且包括0.8以及0.99。在一些實施例中，第一成型化合物的熱膨脹係數是第一成型化合物的第二熱膨脹係數，第一成型化合物的第二熱膨脹係數高於第一成型化合物的玻璃化轉換溫度，第二成型化合物的熱膨脹係數是第二成型化合物的第二熱膨脹係數，第二成型化合物的第二熱膨脹係數高於第二成型化合物的玻璃化轉換溫度，第二成型化合物的第二熱膨脹係數與第一成型化合物的第二熱膨脹係數之間的比值介於0.1以及0.7之間，且包括0.1以及0.7。在一些實施例中，半導體裝置製造方法更包括將一積體被動裝置放置在承載基板上方，積體被動裝置與矽壩元件附接，以及使積體被動裝置與第一裝置齊平。在一些實施例中，第一形狀是平坦表面，且第二形狀是凹形。在一些實施例中，凹形具有第一寬度，平坦表面具有第二寬度，且第一寬度與第二寬度的比值介於3與7之間，且包括3和7。
本揭露一些實施例提供一種半導體裝置製造方法，包括在晶片上系統裝置上方沉積第一介電層，形成穿過第一介電層的第一開口，晶片上系統裝置的第一晶粒連接元件從第一開口露出，在第一介電層上方以及第一開口之中沉積第一金屬化圖案，第一開口通到第一晶粒連接元件，第一平坦接觸區域介面形成在第一金屬化圖案以及第一晶粒連接元件之間，在第一金屬化圖案上方形成第二介電層，形成穿過第二介電層的第二開口，在第二介電層上方以及第二開口中形成第二金屬化圖案，在第二金屬化圖案上方上放置積體電路裝置，以及將積體電路裝置的接點區域附接到第二金屬化圖案的一表面，且第二金屬化圖案的表面是凹陷的。在一些實施例中，半導體裝置製造方法更包括在沉積第一介電層的操作之前將晶片上系統裝置密封在第一成型化合物中，以及於在第二金屬化圖案上方上放置積體電路裝置的操作之後，將積體電路裝置密封在第二成型化合物中。在一些實施例中，第二成型化合物的第二高度與第一成型化合物的第一高度之一比值最多為6。在一些實施例中，半導體裝置製造方法更包括於在晶片上系統裝置上方沉積第一介電層的操作之前形成導孔，在形成導孔的操作之後，晶片上系統裝置鄰接導孔。在一些實施例中，半導體裝置製造方法更包括形成第三開口，第一內連線導孔從第三開口露出，在第一介電層上方沉積第一金屬化圖案的操作更包括在第三開口中沉積第一金屬化圖案至第一內連線導孔。在一些實施例中，半導體裝置製造方法更包括將第一外部連接元件形成到第一內連線導孔，第一內連線導孔與第一金屬化圖案相反，以及形成鄰接第一外部連接元件的第二外部連接元件，且第一外部連接元件與第二外部連接元件之間距介於80μm以及250μm之間，且包括80μm以及250μm。在一些實施例中，第二金屬化圖案的表面具有第一寬度，第一平坦接觸區域介面具有第二寬度，第一寬度與第二寬度的比值介於3以及7之間，且包括3以及7。
本揭露一些實施例提供一種半導體裝置，包括晶片上系統裝置、積體電路裝置、以及重分佈結構，重分佈結構與積體電路裝置以及晶片上系統裝置物理地分離並電性連接，重分佈結構包括第一金屬線路以及第二金屬線路，第一金屬線路與積體電路裝置具有凹形介面，第二金屬線路與晶片上系統裝置具有平坦介面。在一些實施例中，凹形介面具有第一寬度，平坦介面具有第二寬度，第二寬度比第一寬度小。在一些實施例中，第一寬度與第二寬度的比值介於3與7之間，且包括3和7。在一些實施例中，半導體裝置更包括第一內連線導孔，其中重分佈結構更包括第三金屬線路，與第一內連線導孔具有第二平坦介面。在一些實施例中，半導體裝置更包括積體被動裝置，鄰接晶片上系統裝置，積體被動裝置與重分佈結構電性連接並物理地接觸一壩元件，且壩元件與積體被動裝置位在重分佈結構的兩側。在一些實施例中，半導體裝置更包括第一成型化合物以及第二成型化合物，第一成型化合物密封晶片上系統，第一成型化合物具有第一高度，第二成型化合物密封積體電路裝置，第二成型化合物具有第二高度，且第二高度與第一高度的比值介於0和6之間，且包括0和6。
上述內容概述許多實施例的特徵，因此任何所屬技術領域中具有通常知識者，可更加理解本揭露之各面向。任何所屬技術領域中具有通常知識者，可能無困難地以本揭露為基礎，設計或修改其他製程及結構，以達到與本揭露實施例相同的目的及/或得到相同的優點。任何所屬技術領域中具有通常知識者也應了解，在不脫離本揭露之精神和範圍內做不同改變、代替及修改，如此等效的創造並沒有超出本揭露的精神及範圍。
101:承載基板 103:釋放層 105:前側介電層 107:整合扇出導孔 109:第一部件 111:第二部件 113:黏接元件 114:積體電路晶粒 115:壩元件 126:晶粒連接元件 301:第一密封元件 401:前側重分佈結構 403:凸塊區域 404:平坦表面接觸區 405:第一介電層 407:第一金屬化圖案 409:第二介電層 411:第二金屬化圖案 413:第三介電層 415:第三金屬化圖案 417:第四介電層 419:第四金屬化圖案 421:第一凸塊區域 423:第二凸塊區域 425:第一區域 427:導電連接元件 429:第一墊介面 435:第二區域 437:第二墊介面 445:接合墊形狀 500:第一中間系統級封裝結構 501:多層陶瓷電容 503:表面安裝裝置 505:積體裝置 507:第二密封元件 600:第一系統級封裝裝置 601:膠帶 603:外部連接元件 610:第二系統級封裝裝置 700:第三系統級封裝裝置 710:第四系統級封裝裝置 800:第五系統級封裝裝置 801:積體重分佈層 810:第六系統級封裝裝置 813:金屬化圖案 817:介電層 821:鈍化膜 823:微凸塊 D1:第一距離 D2:第二距離 D3:第三距離 D4:第四距離 D5:第五距離 D6:第六距離 H1:第一高度 H2:第二高度 H3:第三高度 H4:第四高度 H6:第六高度 H7:第七高度 H8:第八高度 H9:第九高度 Th2:第二厚度 Th3:第三厚度 Th4:第四厚度 Lvl1:第一水準 P1:第一間距 W1:第一寬度 W2:第二寬度 W3:第三寬度 W4:第四寬度
以下將配合所附圖式詳述本揭露之實施例。應注意的是，依據在業界的標準做法，多種特徵並未按照比例繪示且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本揭露的特徵。 第1圖示出根據一些實施例的在形成系統級封裝裝置的中間步驟中，在承載基板上形成整合扇出導孔的過程。 第2圖示出根據一些實施例的在形成系統級封裝裝置的中間步驟中，將積體電路晶粒放置在承載基板上的過程。 第3圖示出根據一些實施例的在形成封裝級系統裝置的中間步驟中，將積體電路晶粒封裝在承載基板上的過程。 第4A圖示出根據一些實施例的在形成系統級封裝裝置的中間步驟中，在第3圖的結構上方形成前側重分佈結構和導電連接元件的過程。 第4B圖和第4C圖示出根據一些實施例的第4A圖的中間結構的區域的放大圖。 第5圖示出根據一些實施例的在形成系統級封裝裝置的中間步驟中，在第4A圖的前側重分佈結構上積體裝置的放置和密封過程。 第6A圖和第6B圖示出根據兩個實施例的第5圖中的結構的承載基板的剝離製程，以及在形成系統級封裝裝置的中間步驟中在整合扇出導孔上方形成外部接點的過程。 第7A圖和第7B圖示出根據兩個實施例的第5圖中的結構的承載基板的剝離製程，以及在形成系統級封裝裝置的中間步驟中在整合扇出導孔上方形成外部接點的過程。 第8A圖和第8B圖示出根據兩個實施例的第5圖中的結構的承載基板的剝離製程，以及在形成系統級封裝裝置的中間步驟中在整合扇出導孔上方形成外部接點的過程。
105:前側介電層
107:整合扇出導孔
109:第一部件
111:第二部件
113:黏接元件
115:壩元件
301:第一密封元件
401:前側重分佈結構
501:多層陶瓷電容
503:表面安裝裝置
600:第一系統級封裝裝置
601:膠帶
603:外部連接元件
D2:第二距離
H6:第六高度
P1:第一間距

Claims (20)

  1. 一種半導體裝置製造方法，包括： 在一承載基板上方沉積一第一介電層； 將一第一裝置黏附到該第一介電層； 將該第一裝置密封在一第一成型化合物中； 在該第一裝置上方形成一內連線結構，其中該內連線結構以及該第一裝置之間的一第一介面具有一第一形狀； 在該內連線結構上方放置一第二裝置，該內連線結構將該第二裝置電性耦接到該第一裝置，其中該內連線結構以及該第二裝置之間的一第二介面具有一第二形狀，該第一形狀與該第二形狀不同；以及 於在該內連線結構上方放置該第二裝置的操作之後，將該第二裝置密封在一第二成型化合物中。
  2. 如請求項1之半導體裝置製造方法，其中 該第二成型化合物的一熱膨脹係數與該第一成型化合物的一熱膨脹係數不同。
  3. 如請求項2之半導體裝置製造方法，其中： 該第一成型化合物的該熱膨脹係數是該第一成型化合物的一第一熱膨脹係數，該第一成型化合物的該第一熱膨脹係數低於該第一成型化合物的一玻璃化轉換溫度，該第二成型化合物的該熱膨脹係數是該第二成型化合物的一第一熱膨脹係數，該第二成型化合物的該第一熱膨脹係數低於該第二成型化合物的一玻璃化轉換溫度；以及 該第二成型化合物的該第一熱膨脹係數與該第一成型化合物的該第一熱膨脹係數之間的比值介於0.8以及0.99之間，且包括0.8以及0.99。
  4. 如請求項3之半導體裝置製造方法，其中： 該第一成型化合物的該熱膨脹係數是該第一成型化合物的一第二熱膨脹係數，該第一成型化合物的該第二熱膨脹係數高於該第一成型化合物的該玻璃化轉換溫度，該第二成型化合物的該熱膨脹係數是該第二成型化合物的一第二熱膨脹係數，該第二成型化合物的該第二熱膨脹係數高於該第二成型化合物的該玻璃化轉換溫度；以及 該第二成型化合物的該第二熱膨脹係數與該第一成型化合物的該第二熱膨脹係數之間的比值介於0.1以及0.7之間，且包括0.1以及0.7。
  5. 如請求項1之半導體裝置製造方法，更包括： 將一積體被動裝置放置在該承載基板上方，該積體被動裝置與一矽壩元件附接；以及 使該積體被動裝置與該第一裝置齊平。
  6. 如請求項1之半導體裝置製造方法，其中該第一形狀是一平坦表面，且該第二形狀是一凹形。
  7. 如請求項6之半導體裝置製造方法，其中該凹形具有一第一寬度，該平坦表面具有一第二寬度，且該第一寬度與該第二寬度的比值介於3與7之間，且包括3和7。
  8. 一種半導體裝置製造方法，包括： 在一晶片上系統裝置上方沉積一第一介電層； 形成穿過該第一介電層的一第一開口，該晶片上系統裝置的一第一晶粒連接元件從該第一開口露出； 在該第一介電層上方以及該第一開口之中沉積一第一金屬化圖案，該第一開口通到該第一晶粒連接元件，一第一平坦接觸區域介面形成在該第一金屬化圖案以及該第一晶粒連接元件之間； 在該第一金屬化圖案上方沉積一第二介電層； 形成穿過該第二介電層的一第二開口； 在該第二介電層上方以及該第二開口中形成一第二金屬化圖案； 在該第二金屬化圖案上方上放置一積體電路裝置；以及 將該積體電路裝置的一接點區域附接到該第二金屬化圖案的一表面，且第二金屬化圖案的該表面是凹陷的。
  9. 如請求項8之半導體裝置製造方法，更包括： 在沉積該第一介電層的操作之前，將該晶片上系統裝置密封在一第一成型化合物中；以及 於在該第二金屬化圖案上方上放置該積體電路裝置的操作之後，將該積體電路裝置密封在一第二成型化合物中。
  10. 如請求項9之半導體裝置製造方法，其中該第二成型化合物的一第二高度與該第一成型化合物的一第一高度之一比值最多為6。
  11. 如請求項9之半導體裝置製造方法，更包括於在該晶片上系統裝置上方沉積該第一介電層的操作之前形成一導孔，其中在形成該導孔的操作之後，該晶片上系統裝置鄰接該導孔。
  12. 如請求項8之半導體裝置製造方法，更包括： 形成一第三開口，一第一內連線導孔從該第三開口露出，其中在該第一介電層上方沉積該第一金屬化圖案的操作更包括在該第三開口中沉積該第一金屬化圖案，該第三開口通到該第一內連線導孔。
  13. 如請求項12之半導體裝置製造方法，更包括： 將一第一外部連接元件形成到該第一內連線導孔，該第一內連線導孔與該第一金屬化圖案相反；以及 形成鄰接該第一外部連接元件的一第二外部連接元件，該第一外部連接元件與該第二外部連接元件之一間距介於80μm以及250μm之間，且包括80μm以及250μm。
  14. 如請求項8之半導體裝置製造方法，其中該第二金屬化圖案的該表面具有一第一寬度，該第一平坦接觸區域介面具有一第二寬度，該第一寬度與該第二寬度的比值介於3以及7之間，且包括3以及7。
  15. 一種半導體裝置，包括： 一晶片上系統裝置； 一積體電路裝置；以及 一重分佈結構，與該積體電路裝置以及該晶片上系統裝置物理地分離並電性耦接，其中該重分佈結構包括一第一金屬線路以及一第二金屬線路，該第一金屬線路與該積體電路裝置具有一凹形介面，該第二金屬線路與該晶片上系統裝置具有一平坦介面。
  16. 如請求項15之半導體裝置，其中 該凹形介面具有一第一寬度，該平坦介面具有一第二寬度，且該第二寬度小於該第一寬度。
  17. 如請求項16之半導體裝置，其中該第一寬度與該第二寬度的比值介於3與7之間，且包括3和7。
  18. 如請求項16之半導體裝置，更包括一第一內連線導孔，其中該重分佈結構更包括一第三金屬線路，該第三金屬線路與該第一內連線導孔具有一第二平坦介面。
  19. 如請求項18之半導體裝置，更包括一積體被動裝置，鄰接該晶片上系統裝置，該積體被動裝置與該重分佈結構電性連接並物理地接觸一壩元件，且該壩元件與該積體被動裝置位在該重分佈結構的兩側。
  20. 如請求項16之半導體裝置，更包括： 一第一成型化合物，密封該晶片上系統，該第一成型化合物具有一第一高度；以及 一第二成型化合物，密封該積體電路裝置，該第二成型化合物具有一第二高度，該第二高度與該第一高度的比值介於0和6之間，且包括0和6。
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