KR101802173B1 - 3차원 실장방법 및 장치 - Google Patents

3차원 실장방법 및 장치 Download PDF

Info

Publication number
KR101802173B1
KR101802173B1 KR1020127015218A KR20127015218A KR101802173B1 KR 101802173 B1 KR101802173 B1 KR 101802173B1 KR 1020127015218 A KR1020127015218 A KR 1020127015218A KR 20127015218 A KR20127015218 A KR 20127015218A KR 101802173 B1 KR101802173 B1 KR 101802173B1
Authority
KR
South Korea
Prior art keywords
bonded
layer
alignment
sequentially
electrodes
Prior art date
Application number
KR1020127015218A
Other languages
English (en)
Other versions
KR20120118458A (ko
Inventor
가쓰미 데라다
다쿠지 오바야시
Original Assignee
도레 엔지니아린구 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도레 엔지니아린구 가부시키가이샤 filed Critical 도레 엔지니아린구 가부시키가이샤
Publication of KR20120118458A publication Critical patent/KR20120118458A/ko
Application granted granted Critical
Publication of KR101802173B1 publication Critical patent/KR101802173B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/75—Apparatus for connecting with bump connectors or layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7525—Means for applying energy, e.g. heating means
    • H01L2224/75252—Means for applying energy, e.g. heating means in the upper part of the bonding apparatus, e.g. in the bonding head
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7525—Means for applying energy, e.g. heating means
    • H01L2224/753—Means for applying energy, e.g. heating means by means of pressure
    • H01L2224/75301—Bonding head
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/757—Means for aligning
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/757—Means for aligning
    • H01L2224/75753—Means for optical alignment, e.g. sensors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/758—Means for moving parts
    • H01L2224/75801—Lower part of the bonding apparatus, e.g. XY table
    • H01L2224/75804—Translational mechanism
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/758—Means for moving parts
    • H01L2224/75821—Upper part of the bonding apparatus, i.e. bonding head
    • H01L2224/75824—Translational mechanism
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/8113—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Supply And Installment Of Electrical Components (AREA)

Abstract

전극을 구비한 최하층 피접합물상에 관통전극을 구비한 복수의 상층 피접합물을 전극 상호간의 위치를 맞춘 상태에서 순차적으로 적층하는 3차원 실장방법에 있어서, 최하층 피접합물의 얼라인먼트용 위치를 인식하고, 인식한 최하층 피접합물의 얼라인먼트용 위치를 기준으로 하여 모든 상층 피접합물의 위치를 전극이 순차적으로 접속되어 가는 소정위치에 순차적으로 맞추면서, 소정위치에 맞추어진 상층 피접합물을 순차적으로 적층하는 것을 특징으로 하는 3차원 실장방법 및 3차원 실장장치를 제공하고자 하는 것이다.
본 발명에 의하면, 최하층 피접합물의 인식위치를 기준으로 하여 모든 상층 피접합물이 순차적으로 얼라인먼트 되어 적층되어 가므로, 종래기술과 같이 읽어내기 어려운 각 상층 피접합물의 상면을 읽어낼 필요가 없어지므로, 고정밀도의 얼라인먼트를 용이하게 할 수 있게 되어, 실장 정밀도의 대폭적인 향상과 고정밀도 3차원 실장의 확실성의 향상이 가능하게 된다.

Description

3차원 실장방법 및 장치{THREE-DIMENSIONAL PACKAGING METHOD AND DEVICE}
본 발명은, 반도체 소자 등의 피접합물을 상하방향으로 순차적으로 적층하여 접합하여 가는 3차원 실장방법 및 장치에 관한 것이다.
반도체 소자의 3차원 실장방법으로서, 칩의 위에 칩을 순차적으로 적층하여 가는 ＣＯＣ공법(Ｃｈｉｐ Ｏｎ Ｃｈｉｐ), 웨이퍼의 위에 칩을 순차적으로 적층하여 가는 ＣＯＷ공법(Ｃｈｉｐ Ｏｎ Ｗａｆｅｒ), 웨이퍼의 위에 웨이퍼를 순차적으로 적층하여 가는 ＷＯＷ공법(Ｗａｆｅｒ Ｏｎ Ｗａｆｅｒ) 등이 있다. 어느 3차원 실장방법에 있어서도, 하층의 피접합물의 전극(범프를 포함한다)의 위치에 대하여 상층의 피접합물의 전극의 위치를 맞춘 상태에서 상층 피접합물을 순차적으로 적층하고 접합하여 갈 필요가 있다(예를 들면 특허문헌1).
이러한 3차원 실장에 있어서는, 종래에 상층 피접합물을 순차적으로 적층하는 데에 있어서, 하층의 피접합물의 위치(예를 들면 그 전극의 위치나 얼라인먼트 마크의 위치)를 상방으로부터 인식수단(예를 들면 ＣＣＤ카메라)에 의하여 인식하고, 인식한 하층의 피접합물의 위치를 기준으로 하여 그 위에 적층되는 상층 피접합물의 위치를 맞추고, 적층한 상층 피접합물의 위치를 상방으로부터 인식수단에 의하여 인식하고, 인식한 피접합물의 위치를 기준으로 하여 그 위에 적층되는 상층 피접합물의 위치를 맞추고, 이들의 동작을 필요한 회수만큼 순차적으로 반복함으로써, 순차적으로 적층되어 가는 상층 피접합물의 얼라인먼트를 하고 있었다.
일본국 공개특허 특개2009-110995호 공보
그러나, 상기한 바와 같이 순차적으로 적층된 상층 피접합물의 위치를 기준으로 하여 그 위에 적층되어 가는 피접합물의 얼라인먼트를 하는 방법에는, 다음과 같은 문제가 있었다.
즉 최하층의 피접합물에 대하여 순차적으로 적층되어 가는 상층 피접합물은 보통 일면이 회로면으로 형성되고, 이 회로면으로부터 이면으로 관통하는 전극을 구비하고 있다. 이 회로면을 하면측으로 하고, 그 하방에 위치하고 있는 피접합물에 대하여 전극 상호간의 얼라인먼트를 한 후에 적층하고 접합하여 간다. 접합된 이 상층 피접합물의 위치를 상기 회로면과는 반대측의 이면측에서 인식하고, 인식한 위치를 기준으로 하고 또한 상층의 피접합물의 위치를 맞추어 적층하고 접합하여 간다. 따라서 복수의 상층 피접합물을 적층하여 가는 도중의 단계에서는, 적층된 상층 피접합물의 위치를 항상 이면측에서 읽어내어 인식하여야만 한다.
그러나 이렇게 순차적으로 적층되어 가는 피접합물에 있어서는, 보통 회로면측은 깨끗하여 전극의 위치나 얼라인먼트용의 얼라인먼트 마크의 위치를 선명하게 인식하는 것이 가능한 상태이지만, 이면측은, 보통 마크 형상이 명확하게 각인(刻印)되거나 혹은 인쇄되어 있지 않은 것이 많고, 그 마크도 아주 작아 읽어내기가 극히 어려운 상태이다. 따라서 이면측에서 위치를 인식하는 방법에서는, 인식오차가 발생하기 쉽고, 얼라인먼트 마크 등의 인식오차는 직접 실장 정밀도의 악화로 이어지게 되어 있다. 또한 상층 피접합물의 이면의 마크를 기준으로 하여 실장한 경우에는, 마크 오차는 순차적으로 누적되어 가게 되므로, 적층수를 따라 최하층에 대한 실장 차이도 커지게 된다.
따라서 본 발명의 과제는, 상기와 같은 종래의 위치인식에 있어서의 문제점에 착안하여, 순차적으로 적층되어 가는 상층 피접합물을 확실하고 또한 용이하게 고정밀도로 얼라인먼트 할 수 있도록 하고, 최종적인 3차원 조립상태에서의 실장 정밀도를 향상 가능한 3차원 실장방법 및 장치를 제공하는 것에 있다.
상기 과제를 해결하기 위하여, 본 발명에 관한 3차원 실장방법은, 전극을 구비한 최하층 피접합물상에 관통전극을 구비한 복수의 상층 피접합물을 전극 상호간의 위치를 맞춘 상태에서 순차적으로 적층하는 3차원 실장방법에 있어서, 상기 최하층 피접합물의 얼라인먼트용 위치를 인식하고, 인식한 최하층 피접합물의 얼라인먼트용 위치를 기준으로 하여 모든 상층 피접합물의 위치를 전극이 순차적으로 접속되어 가는 소정위치에 순차적으로 맞추면서, 소정위치에 맞추어진 상층 피접합물을 순차적으로 적층하는 것을 특징으로 하는 방법으로 이루어진다.
이러한 본 발명에 관한 3차원 실장방법에 있어서는, 우선 최하층 피접합물의 얼라인먼트용 위치가 인식되고, 그 최하층 피접합물의 위치를 기준으로 하여 순차적으로 적층되어 가는 모든 상층 피접합물의 얼라인먼트가 순차적으로 이루어진다. 따라서 상층 피접합물이 몇 층 적층되어도, 상층 피접합물이 (상층 피접합물의 상면〔회로면과는 반대측의 이면〕측이) 얼라인먼트를 위한 기준이 되는 일은 없으므로, 이러한 읽어내기 어려운 측의 면에 관하여 위치를 인식할 필요가 없다. 얼라인먼트를 위한 상층 피접합물의 얼라인먼트용 위치는, 하면측(회로면측)의 읽어내기 쉬운 면에서 인식되면 좋으므로, 고정밀도의 인식이 가능하다. 그 결과, 모든 상층 피접합물이 동일한 최하층 피접합물의 얼라인먼트용 위치를 기준으로 하여 얼라인먼트 되고 또한 각각의 상층 피접합물의 얼라인먼트에 있어서 각 상층 피접합물의 얼라인먼트용 위치를 읽어내기 쉬운 하면측(회로면측)에서 인식하면 좋게 되므로, 얼라인먼트를 위한 인식오차가 발생할 여지가 없어지고, 실장오차의 발생이 억제되어서 안정적이고 매우 고정밀도의 3차원 실장이 가능하게 된다.
상기 본 발명에 관한 3차원 실장방법에 있어서, 더 구체적으로는, 상기 최하층 피접합물의 얼라인먼트용 위치를 제1인식수단에 의하여 인식하여(상방으로부터 인식하여) 기억하고, 복수의 상층 피접합물의 얼라인먼트용 위치를 제2인식수단에 의하여 순차적으로 인식하고 (하방으로부터 인식하여), 얼라인먼트용 위치가 인식된 상층 피접합물을 기억되어 있는 최하층 피접합물의 얼라인먼트용 위치를 기준으로 하여 순차적으로 상기 소정위치에 맞추면서 순차적으로 적층하도록 할 수 있다. 제1인식수단과 제2인식수단은, 상하방향으로 시야를 구비하는 2시야의 인식수단에 구성하더라도 좋고, 별도의 인식수단에 구성하더라도 좋다.
또한 각 피접합물의 얼라인먼트용 위치의 인식에 대해서는 전극의 위치나 피접합물의 외형위치를 인식할 수도 있지만, 특정한 형상(예를 들면 10자 형상 등)으로 형성되고 얼라인먼트용으로 붙여진 마크를 인식하도록 하면, 인식 정밀도의 향상에 기여할 수 있다. 예를 들면, 상기 최하층 피접합물의 얼라인먼트용 위치를 상기 최하층 피접합물의 상면에 부착된 얼라인먼트용 마크에 의하여 인식하고, 상기 복수의 상층 피접합물의 얼라인먼트용 위치를 각 상층 피접합물의 하면에 부착된 얼라인먼트용 마크에 의하여 인식하도록 할 수 있다.
또한 각 상층 피접합물의 높이는, 적층이 진행됨에 따라서 순차적으로 변화되어 가므로, 헤드 등에 지지된 상층 피접합물을 최하층 피접합물상에 또는 최하층 피접합물에 적층된 상층 피접합물상에 적층할 때의 가압 등을 위한 기준높이에 대해서는, 적층의 진행에 따라 순차적으로 변경하는 것이 바람직하다. 즉 순차적으로 적층되어 가는 상층 피접합물별로, 적층방향에 있어서의 상기 최하층 피접합물의 위치 또는 그것에 상당하는 기준위치에 대한 실장 높이를 제어할 수 있게 하여 두는 것이 바람직하다.
또한 상층 피접합물의 얼라인먼트용 위치의 인식은, 상층 피접합물이 실장위치상에 있을 때에 상층 피접합물을 예를 들면 상기 제2인식수단에 의하여 인식하는 것이 바람직하다. 실장위치상에서 인식하고, 그 인식에 따라서 계속하여 실장함으로써 실장오차가 발생할 여지가 거의 없어지고, 실장 정밀도의 향상에 기여할 수 있다. 다만 예를 들면 상층 피접합물을 실장위치로 반송하는 도중에 상층 피접합물의 얼라인먼트용 위치(예를 들면 상층 피접합물을 지지하고 있는 헤드에 대한 상층 피접합물의 위치)를 인식하고, 그 인식위치에 의거하여 실장을 하도록 할 수도 있다. 이 경우에는, 실장위치에 있어서 상층 피접합물의 얼라인먼트용 위치의 인식을 위한 인식수단의 진퇴동작을 불필요하게 할 수 있으므로, 반송으로부터 실장까지의 일련의 공정에 필요한 시간의 단축이 가능하다.
본 발명에 있어서, 피접합물로서는, 전극을 구비한 최하층 피접합물상에 관통전극을 구비한 복수의 상층 피접합물을 3차원적으로 실장하는 것이라면, 모든 형태, 모든 종류의 피접합물이 사용 가능하고, 대표적으로는 피접합물이 칩 또는 웨이퍼로 이루어지는 경우이다. 이 경우에, 상기의 ＣＯＣ공법, ＣＯＷ공법, ＷＯＷ공법의 어느 것도 모두 적용할 수 있다.
본 발명은 3차원 실장장치도 제공한다. 즉 본 발명에 관한 3차원 실장장치는, 전극을 구비한 최하층 피접합물상에 관통전극을 구비한 복수의 상층 피접합물을 전극 상호간의 위치를 맞춘 상태에서 순차적으로 적층하는 3차원 실장장치에 있어서, 스테이지상에 지지된 상기 최하층 피접합물의 얼라인먼트용 위치를 인식하는 제1인식수단과, 상기 순차적으로 적층되어 가는 상층 피접합물을 지지하는 헤드와 상기 최하층 피접합물을 지지한 상기 스테이지의 상대위치를 제어 가능한 이동수단과, 상기 헤드에 지지된 상층 피접합물의 얼라인먼트용 위치를 인식하는 제2인식수단과, 상기 제1인식수단에 의하여 인식된 최하층 피접합물의 얼라인먼트용 위치를 기준으로 하여 상기 제2인식수단에 의하여 인식되는 모든 상층 피접합물의 위치를 전극이 순차적으로 접속되어 가는 소정위치에 순차적으로 맞추면서, 소정위치에 맞추어진 상층 피접합물을 순차적으로 적층하는 실장제어수단을 구비하는 것을 특징으로 하는 것으로 이루어진다.
이 3차원 실장장치에 있어서는, 상기 제1인식수단에 의하여 인식된 최하층 피접합물의 얼라인먼트용 위치를 기억하는 기억수단을 구비하고, 상기실장제어수단은, 상기 제2인식수단에 의하여 순차적으로 인식되는 상층 피접합물의 위치를 이 기억수단에 기억되어 있는 최하층 피접합물의 얼라인먼트용 위치를 기준으로 하여 순차적으로 상기 소정위치에 맞추면서 상층 피접합물을 순차적으로 적층하도록 구성할 수 있다.
또한 상기 최하층 피접합물의 얼라인먼트용 위치가 상기 최하층 피접합물의 상면에 부착된 얼라인먼트용 마크에 의하여 인식되고, 상기 복수의 상층 피접합물의 얼라인먼트용 위치가 각 상층 피접합물의 하면에 부착된 얼라인먼트용 마크에 의하여 인식되도록 구성할 수 있다.
또한 상기 실장제어수단으로서는, 순차적으로 적층되어 가는 상층 피접합물별로, 적층방향에 있어서의 상기 최하층 피접합물의 위치 또는 그것에 상당하는 기준위치에 대한 실장 높이를 변경하도록 상층 피접합물의 적층방향의 위치를 제어하도록 구성되어 있는 것이 바람직하다.
또한 상기 제2인식수단은, 상층 피접합물을 지지하는 헤드가 실장위치상에 있을 때에 상층 피접합물을 인식하는 수단으로 이루어지는 것이 바람직하다.
이러한 3차원 실장장치에 있어서도, 대표적인 피접합물로서 칩 또는 웨이퍼를 들 수 있다.
본 발명에 관한 3차원 실장방법 및 장치에 의하면, 최하층 피접합물의 인식위치를 기준으로 하여 모든 상층 피접합물이 순차적으로 얼라인먼트 되어 적층되어 가므로, 종래와 같이 읽어내기 어려운 각 상층 피접합물의 상면을 읽어낼 필요가 없어지므로, 고정밀도의 얼라인먼트를 용이하게 할 수 있게 되어, 실장 정밀도의 대폭적인 향상과 고정밀도 3차원 실장의 확실성의 향상이 가능하게 된다.
도1은, 본 발명의 한 실시예에 관한 3차원 실장장치의 개략적인 구성도이다.
도2는, 도1의 3차원 실장장치에 있어서의 2시야의 인식수단에 의한 최하층, 상층 피접합물의 얼라인먼트용 위치인식의 상태를 나타내는 사시도이다.
도3은, 본 발명에 있어서의 상층 피접합물을 순차적으로 적층하여 가는 상태를 나타내는 개략적인 구성도이다.
도4는, 상층 피접합물의 다른 인식방법의 예를 나타내는 개략적인 구성도이다.
이하에, 본 발명의 바람직한 실시형태에 대해서 도면을 참조하면서 설명한다.
도1은, 본 발명의 한 실시예에 관한 3차원 실장장치를 나타내고 있다. 3차원 실장장치(1)는, 전극(2)을 구비한 최하층 피접합물로서의 최하층칩(3)상에, 관통전극(4)을 구비한 복수의 상층 피접합물로서의 상층칩(5)을 복수개 전극(2, 4) 상호간의 위치를 맞춘 상태에서 순차적으로 적층하는 것으로 이루어진다. 3차원 실장장치(1)는, 도2에도 나타나 있는 바와 같이 스테이지(6)상에 지지된(예를 들면 흡착되어 지지된) 최하층칩(3)의 얼라인먼트용 위치(예를 들면 얼라인먼트용 마크의 위치)를 인식하는 제1인식수단과, 헤드(7)(예를 들면 가압·가열 헤드)에 지지된 상층칩(5)의 얼라인먼트용 위치(예를 들면 얼라인먼트용 마크의 위치)를 인식하는 제2인식수단을 구비하고 있고, 본 실시예에서는, 제1인식수단과 제2인식수단이 상하 2방향으로 시야를 구비하는 2시야 인식수단으로서의 2시야 카메라(8)로서 구성되어 있다. 2시야 카메라(8)는, 하방의 최하층칩(3)과 상방의 상층칩(5) 사이에, 즉 상층칩(5)의 실장위치에 대하여 필요에 따라 진퇴할 수 있도록 설치되어 있다.
3차원 실장장치(1)는, 상기 순차적으로 적층되어 가는 상층칩(5)을 지지하는 상기 헤드(7)와 상기 최하층칩(3)을 지지하는 상기 스테이지(6)의 상대위치를 제어 가능한 이동수단을 구비하고 있고, 상기 이동수단의 제어에 의하여 최하층칩(3)에 대하여 상층칩(5)이 얼라인먼트 된다. 본 실시태양에서는, 이 얼라인먼트를 위하여 스테이지(6)측의 위치가 제어되도록 되어 있지만, 헤드(7)측의 위치가 제어되도록 구성하더라도 좋고, 양측의 위치가 제어되도록 구성하더라도 좋다.
그리고 3차원 실장장치(1)는, 상기 제1인식수단에 의하여 인식된 최하층칩(3)의 얼라인먼트용 위치를 기준으로 하여 상기 제2인식수단에 의하여 인식되는 모든 상층칩(5)의 위치를 관통전극(4)이 순차적으로 접속되어 가는 소정위치에 순차적으로 맞추면서, 소정위치에 맞추어진 상층칩(5)을 그 하층에 순차적으로 적층하여 가는 실장제어수단(9)을 구비하고 있다.
3차원 실장은, 예를 들면 도3에 나타나 있는 바와 같이 이루어진다.
우선, 스테이지(6)상에 지지되어 있는 최하층칩(3)의 얼라인먼트용 위치(얼라인먼트용 마크의 위치)가 제1인식수단(2시야 카메라(8)의 하방으로 시야를 구비하는 카메라)에 의하여 인식되고, 그 위치정보가 실장제어수단(9)내의 기억수단에 기억된다. 이 기억수단에 기억된 최하층칩(3)의 얼라인먼트용 위치정보를 기준으로 하여, 순차적으로 적층되어 가는 모든 상층칩(5)의 얼라인먼트가 순차적으로 이루어진다. 상층칩(5)의 얼라인먼트용 위치(얼라인먼트용 마크의 위치)는, 제2인식수단(2시야 카메라(8)의 상방으로 시야를 구비하는 카메라)에 의하여 인식되고, 이 인식위치정보가 상기 기억수단에 기억된 최하층칩(3)의 얼라인먼트용 위치정보와 대조되어, 전극(2, 4) 상호간의 위치가 맞도록 상층칩(5)의 위치가 제어된다. 실제로는, 본 실시예에서는 스테이지(6)측의 위치가 제어되므로, 양쪽 위치정보에 의거하여 스테이지(6)의 위치제어가 이루어진다.
모두 상층칩(5)의 위치가 동일하게 얼라인먼트 되므로, 가령 상층칩(5)이 몇 층 적층되는 경우에 있어서도, 모든 상층칩(5)이, 동일한 최하층칩(3)의 얼라인먼트용 위치를 기준으로 하여 얼라인먼트 된다. 따라서 종래와 같이, 순차적으로 적층되어 가는 각 상층칩(5)의 각 상면측에서 읽은 위치정보(즉, 깨끗하지 않으므로 읽어내기 어려운 위치의 정보)가 얼라인먼트에 이용되는 일은 필요하지 않게 된다. 각 상층칩(5)의 위치정보로서는 읽어내기 쉬운 하면측을 제2인식수단에 의하여 읽어낸 위치정보가 사용되므로, 상기 얼라인먼트시의 오차의 발생이 억제되어, 얼라인먼트 정밀도, 나아가서는 헤드(7)를 하강시켜서 실시하는 실장의 정밀도가 대폭적으로 향상됨과 아울러 원하는 3차원 실장을 하기 위한 확실성이 대폭적으로 향상되어, 실장 공정의 안정성, 신뢰성 향상에도 기여할 수 있다.
또한, 최상층이 되는 상층칩(5)에 대해서는, 반드시 도중의 층과 동일한 관통전극(4)일 필요는 없다.
또한 상기 실시형태에 있어서는, 상층칩(5)의 제2인식수단(2시야 카메라(8)의 상방에 시야를 구비하는 카메라)에 의한 위치인식을 실장위치에서 칩 하면측으로부터 하도록 했지만, 예를 들면 도4에 나타나 있는 바와 같이 헤드(7)에 지지된 상층칩(5)이 실장위치로 반송되어 오는 도중에, 상기와는 다른 구성을 구비하는 제2인식수단(예를 들면 상방으로만 시야를 구비하는 카메라(11))으로 얼라인먼트용 위치를 인식하고, 그 인식위치정보를 사용하여 실장위치에서 최하층칩(3)의 얼라인먼트용 위치를 기준으로 하여 얼라인먼트 할 수도 있다. 이렇게 하면, 상층칩(5)의 읽기 시간을 감소시킬 수 있기 때문에, 일련의 동작을 구비하는 3차원 실장공정 전체의 시간단축이 가능하게 된다.
본 발명에 관한 3차원 실장방법 및 장치는, 전극을 구비한 피접합물을 상하방향으로 적층하여 가는 모든 3차원 실장에 적용 가능하다.
1 : 3차원 실장장치
2 : 전극
3 : 최하층 피접합물로서의 최하층칩
4 : 관통전극
5 : 상층 피접합물로서의 상층칩
6 : 스테이지
7 : 헤드
8 : 제1인식수단과 제2인식수단을 구비한 2시야 인식수단으로서의 2시야 카메라
9 : 실장제어수단
11 : 제2인식수단으로서의 카메라

Claims (12)

  1. 전극(電極)을 구비한 최하층 피접합물(最下層被接合物)상에 관통전극(貫通電極)을 구비한 복수의 상층 피접합물(上層被接合物)을 전극 상호간의 위치를 맞춘 상태에서 순차적(順次的)으로 적층하여 상기 전극 상호간을 접합하는 3차원 실장방법(3次元實裝方法)에 있어서,
    상기 최하층 피접합물의 얼라인먼트용 위치(alignment用 位置)를 인식하고, 인식한 최하층 피접합물의 얼라인먼트용 위치를 기준으로 하여 모든 상층 피접합물의 위치를 전극이 순차적으로 접속되어 가는 소정위치에 순차적으로 맞추면서, 소정위치에 맞추어진 상층 피접합물을 순차적으로 적층하여 상기 전극 상호간을 접합하고,
    상기 최하층 피접합물의 얼라인먼트용 위치를 제1인식수단에 의하여 인식하여 기억하고, 복수의 상층 피접합물의 얼라인먼트용 위치를 제2인식수단에 의하여 순차적으로 인식하여, 얼라인먼트용 위치가 인식된 상층 피접합물을, 기억되어 있는 최하층 피접합물의 얼라인먼트용 위치를 기준으로 하여 순차적으로 상기 소정위치에 맞추면서 순차적으로 적층하는 것을 특징으로 하는 3차원 실장방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 최하층 피접합물의 얼라인먼트용 위치를 상기 최하층 피접합물의 상면에 부착된 얼라인먼트용 마크에 의하여 인식하고, 상기 복수의 상층 피접합물의 얼라인먼트용 위치를 각 상층 피접합물의 하면에 부착된 얼라인먼트용 마크에 의하여 인식하는 것을 특징으로 하는 3차원 실장방법.
  4. 제1항에 있어서,
    순차적으로 적층되어 가는 상층 피접합물별로, 적층방향에 있어서의 상기 최하층 피접합물의 위치 또는 그것에 상당하는 기준위치에 대한 실장 높이를 제어하는 것을 특징으로 하는 3차원 실장방법.
  5. 제1항에 있어서,
    상층 피접합물이 실장위치상에 있을 때에 상층 피접합물을 제2인식수단에 의하여 인식하는 것을 특징으로 하는 3차원 실장방법.
  6. 제1항에 있어서,
    상기 피접합물이 칩 또는 웨이퍼로 이루어지는 것을 특징으로 하는 3차원 실장방법.
  7. 전극을 구비한 최하층 피접합물상에 관통전극을 구비한 복수의 상층 피접합물을 전극 상호간의 위치를 맞춘 상태에서 순차적으로 적층하여 상기 전극 상호간을 접합하는 3차원 실장장치에 있어서,
    스테이지상에 지지된 상기 최하층 피접합물의 얼라인먼트용 위치를 인식하는 제1인식수단과,
    상기 순차적으로 적층되어 가는 상층 피접합물을 지지하는 헤드와 상기 최하층 피접합물을 지지한 상기 스테이지의 상대위치를 제어 가능한 이동수단과,
    상기 헤드에 지지된 상층 피접합물의 얼라인먼트용 위치를 인식하는 제2인식수단과,
    상기 제1인식수단에 의하여 인식된 최하층 피접합물의 얼라인먼트용 위치를 기준으로 하여 상기 제2인식수단에 의하여 인식되는 모든 상층 피접합물의 위치를 전극이 순차적으로 접속되어 가는 소정위치에 순차적으로 맞추면서, 소정위치에 맞추어진 상층 피접합물을 순차적으로 적층하여 상기 전극 상호간을 접합하는 실장제어수단을
    구비하는 것을 특징으로 하는 3차원 실장장치.
  8. 제7항에 있어서,
    상기 제1인식수단에 의하여 인식된 최하층 피접합물의 얼라인먼트용 위치를 기억하는 기억수단을 구비하고,
    상기 실장제어수단은, 상기 제2인식수단에 의하여 순차적으로 인식되는 상층 피접합물의 위치를 상기 기억수단에 기억되어 있는 최하층 피접합물의 얼라인먼트용 위치를 기준으로 하여 순차적으로 상기 소정위치에 맞추면서 상층 피접합물을 순차적으로 적층하는 것을 특징으로 하는 3차원 실장장치.
  9. 제7항 또는 제8항에 있어서,
    상기 최하층 피접합물의 얼라인먼트용 위치가 상기 최하층 피접합물의 상면에 부착된 얼라인먼트용 마크에 의하여 인식되고, 상기 복수의 상층 피접합물의 얼라인먼트용 위치가 각 상층 피접합물의 하면에 부착된 얼라인먼트용 마크에 의하여 인식되는 것을 특징으로 하는 3차원 실장장치.
  10. 제7항 또는 제8항에 있어서,
    상기 실장제어수단은, 순차적으로 적층되어 가는 상층 피접합물별로, 적층방향에 있어서의 상기 최하층 피접합물의 위치 또는 그것에 상당하는 기준위치에 대한 실장 높이를 변경하도록 상층 피접합물의 적층방향의 위치를 제어하는 것을 특징으로 하는 3차원 실장장치.
  11. 제7항 또는 제8항에 있어서,
    상기 제2인식수단은, 상층 피접합물을 지지하는 헤드가 실장위치상에 있을 때에 상층 피접합물을 인식하는 것을 특징으로 하는 3차원 실장장치.
  12. 제7항 또는 제8항에 있어서,
    상기 피접합물이 칩 또는 웨이퍼로 이루어지는 것을 특징으로 하는 3차원 실장장치.
KR1020127015218A 2010-01-15 2011-01-12 3차원 실장방법 및 장치 KR101802173B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2010006897 2010-01-15
JPJP-P-2010-006897 2010-01-15
PCT/JP2011/050304 WO2011087003A1 (ja) 2010-01-15 2011-01-12 ３次元実装方法および装置

Publications (2)

Publication Number Publication Date
KR20120118458A KR20120118458A (ko) 2012-10-26
KR101802173B1 true KR101802173B1 (ko) 2017-11-28

Family

ID=44304277

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020127015218A KR101802173B1 (ko) 2010-01-15 2011-01-12 3차원 실장방법 및 장치

Country Status (4)

Country Link
JP (1) JP5984394B2 (ko)
KR (1) KR101802173B1 (ko)
TW (1) TWI506717B (ko)
WO (1) WO2011087003A1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5876000B2 (ja) * 2012-06-11 2016-03-02 株式会社新川 ボンディング装置およびボンディング方法
JP2014187185A (ja) * 2013-03-22 2014-10-02 Renesas Electronics Corp 半導体装置の製造方法
JP5763116B2 (ja) * 2013-03-25 2015-08-12 株式会社東芝 半導体装置の製造方法
US9673166B2 (en) 2013-11-27 2017-06-06 Toray Engineering Co., Ltd. Three-dimensional mounting method and three-dimensional mounting device
SG11201907047SA (en) * 2017-03-16 2019-08-27 Ev Group E Thallner Gmbh Method for bonding at least three substrates
JP7253402B2 (ja) * 2019-02-15 2023-04-06 日本放送協会 積層型半導体集積回路およびその製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004273525A (ja) * 2003-03-05 2004-09-30 Seiko Epson Corp 半導体装置の製造方法、半導体装置、及び電子機器

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3821125B2 (ja) * 2003-12-18 2006-09-13 セイコーエプソン株式会社 半導体装置の製造方法、半導体装置、回路基板、電子機器
JP4726640B2 (ja) * 2006-01-20 2011-07-20 ルネサスエレクトロニクス株式会社 半導体装置
US8367471B2 (en) * 2007-06-15 2013-02-05 Micron Technology, Inc. Semiconductor assemblies, stacked semiconductor devices, and methods of manufacturing semiconductor assemblies and stacked semiconductor devices

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004273525A (ja) * 2003-03-05 2004-09-30 Seiko Epson Corp 半導体装置の製造方法、半導体装置、及び電子機器

Also Published As

Publication number Publication date
JPWO2011087003A1 (ja) 2013-05-20
TW201140739A (en) 2011-11-16
JP5984394B2 (ja) 2016-09-06
WO2011087003A1 (ja) 2011-07-21
KR20120118458A (ko) 2012-10-26
TWI506717B (zh) 2015-11-01

Similar Documents

Publication Publication Date Title
KR101802173B1 (ko) 3차원 실장방법 및 장치
US8012802B2 (en) Method of manufacturing layered chip package
JP5535560B2 (ja) メモリデバイスを実現する積層チップパッケージ
KR102207674B1 (ko) 3차원 실장 방법 및 3차원 실장 장치
US7868442B2 (en) Layered chip package and method of manufacturing same
JP5451204B2 (ja) 積層チップパッケージの製造方法
JP5275941B2 (ja) 積層チップパッケージおよびその製造方法
US7281322B2 (en) Component mounting method
US7290331B2 (en) Component mounting apparatus and component mounting method
CN109360808B (zh) 多层封装集成电路芯片的叠层集成电路封装结构
US8502375B2 (en) Corrugated die edge for stacked die semiconductor package
US7468553B2 (en) Stackable micropackages and stacked modules
US8653660B2 (en) Semiconductor device and package
TW201711085A (zh) 半導體裝置之製造方法及安裝裝置
US8466008B2 (en) Stacked semiconductor package and stacking method thereof
JP4861690B2 (ja) チップの実装装置
JP2009260008A (ja) 半導体装置製造装置および半導体装置の製造方法
JP2010093199A (ja) 積層半導体装置の製造方法
WO2020256774A1 (en) Return path cavity for single ended signal via
CN103928416A (zh) 具有无源器件的半导体封装件及其堆叠方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant