JP5984394B2 - ３次元実装方法および装置 - Google Patents

３次元実装方法および装置 Download PDF

Info

Publication number
JP5984394B2
JP5984394B2 JP2011549979A JP2011549979A JP5984394B2 JP 5984394 B2 JP5984394 B2 JP 5984394B2 JP 2011549979 A JP2011549979 A JP 2011549979A JP 2011549979 A JP2011549979 A JP 2011549979A JP 5984394 B2 JP5984394 B2 JP 5984394B2
Authority
JP
Japan
Prior art keywords
upper layer
layer bonded
alignment
recognized
sequentially
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2011549979A
Other languages
English (en)
Other versions
JPWO2011087003A1 (ja
Inventor
寺田　勝美
勝美 寺田
拓治 大林
拓治 大林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toray Engineering Co Ltd
Original Assignee
Toray Engineering Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toray Engineering Co Ltd filed Critical Toray Engineering Co Ltd
Publication of JPWO2011087003A1 publication Critical patent/JPWO2011087003A1/ja
Application granted granted Critical
Publication of JP5984394B2 publication Critical patent/JP5984394B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/75—Apparatus for connecting with bump connectors or layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7525—Means for applying energy, e.g. heating means
    • H01L2224/75252—Means for applying energy, e.g. heating means in the upper part of the bonding apparatus, e.g. in the bonding head
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7525—Means for applying energy, e.g. heating means
    • H01L2224/753—Means for applying energy, e.g. heating means by means of pressure
    • H01L2224/75301—Bonding head
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/757—Means for aligning
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/757—Means for aligning
    • H01L2224/75753—Means for optical alignment, e.g. sensors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/758—Means for moving parts
    • H01L2224/75801—Lower part of the bonding apparatus, e.g. XY table
    • H01L2224/75804—Translational mechanism
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/758—Means for moving parts
    • H01L2224/75821—Upper part of the bonding apparatus, i.e. bonding head
    • H01L2224/75824—Translational mechanism
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/8113—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Supply And Installment Of Electrical Components (AREA)

Description

本発明は、半導体素子等の被接合物を上下方向に順次積層して接合していく３次元実装方法および装置に関する。
半導体素子の３次元実装方法として、チップの上にチップを順次積層していくＣＯＣ工法（Ｃｈｉｐ Ｏｎ Ｃｈｉｐ）、ウエハーの上にチップを順次積層していくＣＯＷ工法（Ｃｈｉｐ Ｏｎ Ｗａｆｅｒ）、 ウエハーの上にウエハーを順次積層していくＷＯＷ工法（Ｗａｆｅｒ Ｏｎ Ｗａｆｅｒ）等がある。いずれの３次元実装方法においても、下層の被接合物の電極（バンプを含む）の位置に対し上層の被接合物の電極の位置を合わせた状態で上層被接合物を順次積層、接合していく必要がある（例えば特許文献１）。
このような３次元実装においては、従来、上層被接合物を順次積層するに際し、下層の被接合物の位置（例えば、その電極の位置やアライメントマークの位置）を上方から認識手段（例えば、ＣＣＤカメラ）で認識し、認識した下層の被接合物の位置を基準にその上に積層される上層被接合物の位置を合わせ、積層した上層被接合物の位置を上方から認識手段で認識し、認識した被接合物の位置を基準にその上に積層される上層被接合物の位置を合わせ、これらの動作を必要回数順次繰り返すことで、順次積層されていく上層被接合物の位置合わせを行っていた。
特開２００９−１１０９９５号公報
ところが、上記のように順次積層された上層被接合物の位置を基準にその上に積層されていく被接合物の位置合わせを行う方法には、以下のような問題がある。
すなわち、最下層の被接合物に対し順次積層されていく上層被接合物は、通常、一面が回路面に形成され、この回路面から裏面へと貫通する電極を有している。この回路面を下面側にして、その下方に位置している被接合物に対し電極同士の位置合わせを行った後、積層し接合していく。接合されたこの上層被接合物の位置を上記回路面とは反対側の裏面側から認識し、認識した位置を基準にさらに上層の被接合物の位置を合わせて、積層、接合していく。したがって、複数の上層被接合物を積層していく途中の段階では、積層された上層被接合物の位置を常に裏面側から読み取って認識しなければならない。
しかし、このように順次積層されていく被接合物においては、通常、回路面側はきれいで、電極の位置や位置合わせ用のアライメントマークの位置を鮮明に認識することが可能な状態にあるが、裏面側は、通常、マーク形状等がきれいに刻印あるいはプリントされていないことが多く、そのマークも微小であり、極めて読み取りにくい状態にある。したがって、裏面側から位置認識を行う方法では、認識誤差が発生しやすく、アライメントマーク等の認識誤差は、直接、実装精度の悪化につながることとなっている。また、上層被接合物の裏面のマーク基準で実装した場合では、マーク誤差は順次累積されている形となるので積層数に従い、最下層に対する実装ズレも大きくなってくる。
そこで本発明の課題は、上記のような従来の位置認識における問題点に着目し、順次積層されていく上層被接合物を確実にかつ容易に高精度で位置合わせできるようにし、最終的な３次元組立状態での実装精度を向上可能な３次元実装方法および装置を提供することにある。
上記課題を解決するために、本発明に係る３次元実装方法は、電極を備えた最下層被接合物上に貫通電極を備えた複数の上層被接合物を電極同士の位置を合わせた状態で順次積層及び接合する３次元実装方法において、前記最下層被接合物のアライメント用位置を第１の認識手段で認識して記憶し、複数の上層被接合物のアライメント用位置を第２の認識手段で順次認識し、前記記憶されている最下層被接合物のアライメント用位置を基準にして、アライメント用位置が認識された全ての上層被接合物の位置を電極が順次接続されていく所定の位置に順次合わせつつ、所定の位置に合わせられた上層被接合物を順次積層及び接合することを特徴とする方法からなる。
このような本発明に係る３次元実装方法においては、まず、最下層被接合物のアライメント用位置が認識され、その最下層被接合物の位置を基準に、順次積層されていく全ての上層被接合物の位置合わせが順次行われる。したがって、上層被接合物が何層積層されても、上層被接合物が（上層被接合物の上面〔回路面とは反対側の裏面〕側が）位置合わせのための基準となることはなく、この読み取りにくい側の面に関して位置を認識する必要はない。位置合わせのための上層被接合物のアライメント用位置は、下面側（回路面側）の読み取りやすい面で、認識されればよく、高精度の認識が可能である。その結果、全ての上層被接合物が同一の最下層被接合物のアライメント用位置を基準にして位置合わせされ、かつ、それぞれの上層被接合物の位置合わせに際して各上層被接合物のアライメント用位置を読み取りやすい下面側（回路面側）で認識すればよいことになるので、位置合わせのための認識誤差の生じる余地が無くなり、実装誤差の発生が抑制されて、安定して極めて高精度の３次元実装が可能になる。
上記本発明に係る３次元実装方法において、より具体的には、上記最下層被接合物のアライメント用位置を第１の認識手段で認識して（上方から認識して）記憶し、複数の上層被接合物のアライメント用位置を第２の認識手段で順次認識して（下方から認識して）、アライメント用位置が認識された上層被接合物を、記憶されている最下層被接合物のアライメント用位置を基準にして順次上記所定の位置に合わせつつ順次積層及び接合する。第１の認識手段と第２の認識手段は、上下方向に視野を有する２視野の認識手段に構成してもよく、別々の認識手段に構成してもよい。
また、各被接合物のアライメント用位置の認識については、電極の位置や被接合物の外形位置を認識することも可能であるが、特定の形状（例えば、十字形状など）に形成された、アライメント用に付されたマークを認識するようにすれば、認識精度の向上に寄与できる。例えば、上記最下層被接合物のアライメント用位置を、該最下層被接合物の上面に付されたアライメント用マークにより認識し、上記複数の上層被接合物のアライメント用位置を、各上層被接合物の下面に付されたアライメント用マークにより認識するようにすることができる。
また、各上層被接合物の高さは、積層が進むにつれて順次変化していくので、ヘッド等に保持された上層被接合物を最下層被接合物上にまたは最下層被接合物に積層された上層被接合物上に積層する際の加圧等のための基準高さについては、積層の進行に伴って順次変更することが好ましい。すなわち、順次積層されていく上層被接合物毎に、積層方向における上記最下層被接合物の位置またはそれに相当する基準位置に対する実装高さを制御できるようにしておくことが好ましい。
また、上層被接合物のアライメント用位置の認識は、上層被接合物が実装位置上にあるときに上層被接合物を例えば上記第２の認識手段で認識することが好ましい。実装位置上で認識して、その認識にしたがって続いて実装することにより、実装誤差の入り込む余地が殆ど無くなり、実装精度の向上に寄与できる。ただし、例えば、上層被接合物を実装位置に搬送する途中で上層被接合物のアライメント用位置（例えば、上層被接合物を保持しているヘッドに対する上層被接合物の位置）を認識し、その認識位置に基づいて実装を行うようにすることもできる。この場合には、実装位置において上層被接合物のアライメント用位置の認識のための認識手段の進退動作を不要化可能であるので、搬送から実装までの一連の工程に要する時間の短縮が可能である。
本発明において、被接合物としては、電極を備えた最下層被接合物上に貫通電極を備えた複数の上層被接合物を３次元実装するものであれば、あらゆる形態、あらゆる種類の被接合物を使用可能であり、代表的には、被接合物がチップまたはウエハーからなる場合である。この場合、前述のＣＯＣ工法、ＣＯＷ工法、ＷＯＷ工法のいずれも適用できる。
本発明は、３次元実装装置についても提供する。すなわち、本発明に係る３次元実装装置は、電極を備えた最下層被接合物上に貫通電極を備えた複数の上層被接合物を電極同士の位置を合わせた状態で順次積層及び接合する３次元実装装置において、ステージ上に保持された前記最下層被接合物のアライメント用位置を認識する第１の認識手段と、該第１の認識手段で認識された最下層被接合物のアライメント用位置を記憶する記憶手段と、前記順次積層されていく上層被接合物を保持するヘッドと前記最下層被接合物を保持した前記ステージとの相対位置を制御可能な移動手段と、前記ヘッドに保持された上層被接合物のアライメント用位置を認識する第２の認識手段と、前記記憶手段に記憶されている最下層被接合物の前記アライメント用位置を基準にして前記第２の認識手段で順次認識される全ての上層被接合物の位置を電極が順次接続されていく所定の位置に順次合わせつつ、所定の位置に合わせられた上層被接合物を順次積層及び接合する実装制御手段と、を有することを特徴とするものからなる。
また、上記最下層被接合物のアライメント用位置が、該最下層被接合物の上面に付されたアライメント用マークにより認識され、上記複数の上層被接合物のアライメント用位置が、各上層被接合物の下面に付されたアライメント用マークにより認識されるように構成できる。
また、上記実装制御手段としては、順次積層されていく上層被接合物毎に、積層方向における前記最下層被接合物の位置またはそれに相当する基準位置に対する実装高さを変えるように上層被接合物の積層高さ方向の位置を制御するように構成されていることが好ましい。
また、上記第２の認識手段は、上層被接合物を保持するヘッドが実装位置上にあるときに上層被接合物を認識する手段からなることが好ましい。
このような３次元実装装置においても、代表的な被接合物としてがチップまたはウエハーを挙げることができる。
本発明に係る３次元実装方法および装置によれば、最下層被接合物の認識位置を基準に全ての上層被接合物が順次位置合わせされ積層及び接合されていくので、従来のように読み取りにくい各上層被接合物の上面を読み取る必要がなくなり、かつ、マーク誤差が順次累積されていき、積層数に従って最下層に対する実装ズレが大きくなることも防止されて、高精度の位置合わせを容易に行うことができるようになり、実装精度の大幅な向上と高精度３次元実装の確実性の向上が可能になる。
本発明の一実施態様に係る３次元実装装置の概略構成図である。 図１の３次元実装装置における２視野の認識手段による最下層、上層被接合物のアライメント用位置認識の状態を示す斜視図である。 本発明における上層被接合物を順次積層及び接合していく状態を示す概略構成図である。 上層被接合物の別の認識方法の例を示す概略構成図である。
以下に、本発明の望ましい実施の形態について、図面を参照しながら説明する。
図１は、本発明の一実施態様に係る３次元実装装置を示している。３次元実装装置１は、電極２を備えた最下層被接合物としての最下層チップ３上に、貫通電極４を備えた複数の上層被接合物としての上層チップ５を複数、電極２、４同士の位置を合わせた状態で順次積層するものからなる。３次元実装装置１は、図２にも示すように、ステージ６上に保持された（例えば、吸着保持された）最下層チップ３のアライメント用位置（例えば、アライメント用マークの位置）を認識する第１の認識手段と、ヘッド７（例えば、加圧・加熱ヘッド）に保持された上層チップ５のアライメント用位置（例えば、アライメント用マークの位置）を認識する第２の認識手段とを有しており、本実施態様では、第１の認識手段と第２の認識手段が上下２方向に視野を有する２視野認識手段としての２視野カメラ８として構成されている。２視野カメラ８は、下方の最下層チップ３と上方の上層チップ５との間に、つまり、上層チップ５の実装位置に対し、必要に応じて進退できるように設けられている。
３次元実装装置１は、上記順次積層されていく上層チップ５を保持する上記ヘッド７と上記最下層チップ３を保持した上記ステージ６との相対位置を制御可能な移動手段を有しており、該移動手段の制御により、最下層チップ３に対して上層チップ５が位置合わせされる。本実施態様では、この位置合わせのために、ステージ６側の位置が制御されるようになっているが、ヘッド７側の位置が制御されるように構成してもよく、両側の位置が制御されるように構成してもよい。
そして、３次元実装装置１は、上記第１の認識手段で認識された最下層チップ３のアライメント用位置を基準にして上記第２の認識手段で認識される全ての上層チップ５の位置を貫通電極４が順次接続されていく所定の位置に順次合わせつつ、所定の位置に合わせられた上層チップ５をその下層のチップに順次積層及び接合していく実装制御手段９を有している。
３次元実装は、例えば図３に示すように行われる。
まず、ステージ６上に保持されている最下層チップ３のアライメント用位置（アライメント用マークの位置）が第１の認識手段（２視野カメラ８の下方に視野を有するカメラ）で認識され、その位置情報が実装制御手段９内の記憶手段に記憶される。この記憶手段に記憶された最下層チップ３のアライメント用位置情報を基準に、順次積層されていく全ての上層チップ５の位置合わせが順次行われる。上層チップ５のアライメント用位置（アライメント用マークの位置）は、第２の認識手段（２視野カメラ８の上方に視野を有するカメラ）で認識され、この認識位置情報が上記記憶手段に記憶された最下層チップ３のアライメント用位置情報と突き合わされ、電極２、４同士の位置が合うように、上層チップ５の位置が制御される。実際には、本実施態様ではステージ６側の位置が制御されるので、両位置情報に基づいて、ステージ６の位置制御が行われる。
全ての上層チップ５の位置が同様に位置合わせされるので、たとえ上層チップ５が何層積層される場合にあっても、全ての上層チップ５が、同一の最下層チップ３のアライメント用位置を基準に位置合わせされることになる。したがって、従来のように、順次積層されていく各上層チップ５の各上面側からの読み取り位置情報（つまり、きれいでないので読み取りにくい位置の情報）が位置合わせのために用いられることは必要なくなる。各上層チップ５の位置情報としては、読み取りやすい下面側を第２の認識手段で読み取った位置情報が用いられるので、上記位置合わせの際の誤差の発生が抑制され、位置合わせ精度、ひいてはヘッド７を下降させて行う実装の精度が大幅に向上されるとともに、所望の３次元実装を行うための確実性が大幅に向上し、実装工程の安定性、信頼性向上にも寄与できる。
なお、最上層となる上層チップ５については、必ずしも途中層と同様の貫通電極４である必要はない。
また、上記実施態様においては、上層チップ５の第２の認識手段（２視野カメラ８の上方に視野を有するカメラ）による位置認識を実装位置にてチップ下面側から行うようにしたが、例えば図４に示すように、ヘッド７に保持された上層チップ５が実装位置へと搬送されてくる途中で、上記とは別の構成を有する第２の認識手段（例えば、上方にのみ視野を有するカメラ１１）でアライメント用位置を認識し、その認識位置情報を用いて実装位置で最下層チップ３のアライメント用位置を基準に位置合わせすることも可能である。このようにすれば、上層チップ５の読み取り時間を低減可能であるので、一連の動作を有する３次元実装工程全体の時間短縮が可能となる。
本発明に係る３次元実装方法および装置は、電極を備えた被接合物を上下方向に積層していくあらゆる３次元実装に適用可能である。
１ ３次元実装装置
２ 電極
３ 最下層被接合物としての最下層チップ
４ 貫通電極
５ 上層被接合物としての上層チップ
６ ステージ
７ ヘッド
８ 第１の認識手段と第２の認識手段を備えた２視野認識手段としての２視野カメラ
９ 実装制御手段
１１ 第２の認識手段としてのカメラ

Claims (10)

  1. 電極を備えた最下層被接合物上に貫通電極を備えた複数の上層被接合物を電極同士の位置を合わせた状態で順次積層及び接合する３次元実装方法において、前記最下層被接合物のアライメント用位置を第１の認識手段で認識して記憶し、複数の上層被接合物のアライメント用位置を第２の認識手段で順次認識し、前記記憶されている最下層被接合物のアライメント用位置を基準にして、アライメント用位置が認識された全ての上層被接合物の位置を電極が順次接続されていく所定の位置に順次合わせつつ、所定の位置に合わせられた上層被接合物を順次積層及び接合することを特徴とする３次元実装方法。
  2. 前記最下層被接合物のアライメント用位置を、該最下層被接合物の上面に付されたアライメント用マークにより認識し、前記複数の上層被接合物のアライメント用位置を、各上層被接合物の下面に付されたアライメント用マークにより認識する、請求項１に記載の３次元実装方法。
  3. 順次積層されていく上層被接合物毎に、積層方向における前記最下層被接合物の位置またはそれに相当する基準位置に対する実装高さを制御する、請求項１または２に記載の３次元実装方法。
  4. 上層被接合物が実装位置上にあるときに上層被接合物を第２の認識手段で認識する、請求項１〜３のいずれかに記載の３次元実装方法。
  5. 前記被接合物がチップまたはウエハーからなる、請求項１〜４のいずれかに記載の３次元実装方法。
  6. 電極を備えた最下層被接合物上に貫通電極を備えた複数の上層被接合物を電極同士の位置を合わせた状態で順次積層及び接合する３次元実装装置において、ステージ上に保持された前記最下層被接合物のアライメント用位置を認識する第１の認識手段と、該第１の認識手段で認識された最下層被接合物のアライメント用位置を記憶する記憶手段と、前記順次積層されていく上層被接合物を保持するヘッドと前記最下層被接合物を保持した前記ステージとの相対位置を制御可能な移動手段と、前記ヘッドに保持された上層被接合物のアライメント用位置を認識する第２の認識手段と、前記記憶手段に記憶されている最下層被接合物の前記アライメント用位置を基準にして前記第２の認識手段で順次認識される全ての上層被接合物の位置を電極が順次接続されていく所定の位置に順次合わせつつ、所定の位置に合わせられた上層被接合物を順次積層及び接合する実装制御手段と、を有することを特徴とする３次元実装装置。
  7. 前記最下層被接合物のアライメント用位置が、該最下層被接合物の上面に付されたアライメント用マークにより認識され、前記複数の上層被接合物のアライメント用位置が、各上層被接合物の下面に付されたアライメント用マークにより認識される、請求項６に記載の３次元実装装置。
  8. 前記実装制御手段は、順次積層されていく上層被接合物毎に、積層方向における前記最下層被接合物の位置またはそれに相当する基準位置に対する実装高さを変えるように上層被接合物の積層高さ方向の位置を制御する、請求項６または７に記載の３次元実装装置。
  9. 前記第２の認識手段は、上層被接合物を保持するヘッドが実装位置上にあるときに上層被接合物を認識する、請求項６〜８のいずれかに記載の３次元実装装置。
  10. 前記被接合物がチップまたはウエハーからなる、請求項６〜９のいずれかに記載の３次元実装装置。
JP2011549979A 2010-01-15 2011-01-12 ３次元実装方法および装置 Active JP5984394B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2010006897 2010-01-15
JP2010006897 2010-01-15
PCT/JP2011/050304 WO2011087003A1 (ja) 2010-01-15 2011-01-12 ３次元実装方法および装置

Publications (2)

Publication Number Publication Date
JPWO2011087003A1 JPWO2011087003A1 (ja) 2013-05-20
JP5984394B2 true JP5984394B2 (ja) 2016-09-06

Family

ID=44304277

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011549979A Active JP5984394B2 (ja) 2010-01-15 2011-01-12 ３次元実装方法および装置

Country Status (4)

Country Link
JP (1) JP5984394B2 (ja)
KR (1) KR101802173B1 (ja)
TW (1) TWI506717B (ja)
WO (1) WO2011087003A1 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5876000B2 (ja) * 2012-06-11 2016-03-02 株式会社新川 ボンディング装置およびボンディング方法
JP2014187185A (ja) * 2013-03-22 2014-10-02 Renesas Electronics Corp 半導体装置の製造方法
JP5763116B2 (ja) * 2013-03-25 2015-08-12 株式会社東芝 半導体装置の製造方法
US9673166B2 (en) 2013-11-27 2017-06-06 Toray Engineering Co., Ltd. Three-dimensional mounting method and three-dimensional mounting device
SG11201907047SA (en) * 2017-03-16 2019-08-27 Ev Group E Thallner Gmbh Method for bonding at least three substrates
JP7253402B2 (ja) * 2019-02-15 2023-04-06 日本放送協会 積層型半導体集積回路およびその製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004273525A (ja) * 2003-03-05 2004-09-30 Seiko Epson Corp 半導体装置の製造方法、半導体装置、及び電子機器
JP2005183580A (ja) * 2003-12-18 2005-07-07 Seiko Epson Corp 半導体装置の製造方法、半導体装置、回路基板、電子機器
JP2007194491A (ja) * 2006-01-20 2007-08-02 Renesas Technology Corp 半導体装置、インタポーザチップ、および半導体装置の製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8367471B2 (en) * 2007-06-15 2013-02-05 Micron Technology, Inc. Semiconductor assemblies, stacked semiconductor devices, and methods of manufacturing semiconductor assemblies and stacked semiconductor devices

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004273525A (ja) * 2003-03-05 2004-09-30 Seiko Epson Corp 半導体装置の製造方法、半導体装置、及び電子機器
JP2005183580A (ja) * 2003-12-18 2005-07-07 Seiko Epson Corp 半導体装置の製造方法、半導体装置、回路基板、電子機器
JP2007194491A (ja) * 2006-01-20 2007-08-02 Renesas Technology Corp 半導体装置、インタポーザチップ、および半導体装置の製造方法

Also Published As

Publication number Publication date
JPWO2011087003A1 (ja) 2013-05-20
KR20120118458A (ko) 2012-10-26
TWI506717B (zh) 2015-11-01
TW201140739A (en) 2011-11-16
WO2011087003A1 (ja) 2011-07-21
KR101802173B1 (ko) 2017-11-28

Similar Documents

Publication Publication Date Title
JP5984394B2 (ja) ３次元実装方法および装置
JP6454283B2 (ja) ３次元実装方法および３次元実装装置
JP5989313B2 (ja) ダイボンダ及びボンディング方法
JP5576962B2 (ja) 積層チップパッケージの製造方法
JP5102339B2 (ja) 積層チップパッケージの製造方法
JP4237207B2 (ja) 半導体装置の製造方法
JP2010050453A (ja) 積層チップパッケージおよびその製造方法
JP2010016373A (ja) 積層チップパッケージの製造方法
JP7045891B2 (ja) 半導体製造方法、半導体製造装置及び半導体装置
JP4618859B2 (ja) 積層ウエハーのアライメント方法
JP5617418B2 (ja) 半導体基板の積層方法、半導体基板の積層装置およびデバイスの製造方法
JP6008419B2 (ja) 部品積層精度測定治具セット及びその使用方法並びに部品実装機の部品積層精度測定装置及び３次元実装基板の生産方法
TW201711085A (zh) 半導體裝置之製造方法及安裝裝置
JP4262171B2 (ja) 半導体チップの実装装置及び実装方法
US20120007236A1 (en) Semiconductor device and package
JP4861690B2 (ja) チップの実装装置
JP2010192817A (ja) ピックアップ方法及びピックアップ装置
JP5702114B2 (ja) チップの積層装置及び積層方法
US8310041B2 (en) Stacked semiconductor package and stacking method thereof
JP2009260008A (ja) 半導体装置製造装置および半導体装置の製造方法
CN113985773B (zh) 一种基片叠层的控制系统、方法、电子设备及存储介质
JP6596653B2 (ja) 部品実装装置および部品実装方法ならびに部品実装システム
JP5656609B2 (ja) 治具プレートを使用した半導体デバイスチップの積層方法
JP6589130B2 (ja) 部品実装装置および部品実装方法ならびに部品実装システム
JP2009164407A (ja) 樹脂封止装置および樹脂封止方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20131202

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140808

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20141003

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20150313

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150603

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20150611

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20150717

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160603

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160802

R150 Certificate of patent or registration of utility model

Ref document number: 5984394

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250