JP5656609B2 - 治具プレートを使用した半導体デバイスチップの積層方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 151
- 238000000034 method Methods 0.000 title claims description 23
- 238000001514 detection method Methods 0.000 claims description 8
- 238000010030 laminating Methods 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 238000003384 imaging method Methods 0.000 claims description 5
- 235000012431 wafers Nutrition 0.000 description 70
- 239000000853 adhesive Substances 0.000 description 7
- 230000001070 adhesive effect Effects 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 239000011347 resin Substances 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- 230000002950 deficient Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
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Description
本発明は、半導体デバイスウエーハ上に半導体デバイスチップを積層する際に使用する治具プレートを使用した半導体デバイスチップの積層方法に関する。
半導体デバイスの製造プロセスにおいては、半導体ウエーハの表面にストリートと呼ばれる分割予定ラインによって区画された各領域にＩＣやＬＳＩ等のデバイスが形成される。そして、分割予定ラインに沿って半導体ウエーハをチップに分割することで、個々の半導体デバイスが製造される。このようにして製造された半導体デバイスは各種電気機器に広く利用されている。
近年、電気機器の小型化・薄型化に伴い半導体デバイスパッケージも小型化・薄型化が要求され、実装の高密度化が要求されている。複数の半導体デバイスを一つのパッケージに集積する手法の一つに複数の半導体デバイスチップを縦方向に積層して実装する三次元実装がある。
従来の三次元実装では、ワイヤボンディングを用いて半導体デバイスチップ間、或いは半導体デバイスチップとインターポーザとを接続していた。ワイヤボンディングによる接続では、その配線長分インダクタンス等が大きくなるので高速での信号のやり取りには向かないという問題があるとともに、ワイヤが半導体デバイスチップ等に触れないようにチップを積層する必要があるため小型化が難しい等の問題がある。
近年、新たな三次元実装技術として、ワイヤの代わりにＳｉ貫通電極（Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ Ｖｉａ：ＴＳＶ）を用いた実装技術が注目されている。ＴＳＶ技術を用いると、配線長がワイヤより短いため配線抵抗やインダクタンスが大幅に低減でき、消費電力も大幅に低減できるというメリットがある。
一方、半導体デバイスチップの積層方法としては次のような積層技術が開発されつつある。第１の積層方法は、複数の半導体ウエーハ同士を積層し、積層した半導体ウエーハを貫く貫通電極を形成してウエーハ同士を接続する積層方法である（Ｗａｆｅｒ ｏｎ Ｗａｆｅｒ：ＷＯＷ）。
第２の積層方法は、個片化された半導体デバイスチップを半導体ウエーハ上にバンプ等を介してマウントする方法である（Ｃｈｉｐ ｏｎ Ｗａｆｅｒ：ＣＯＷ）。これらの積層方法で積層したウエーハを分割することで、個々の積層デバイスチップが製造される。
殆どの半導体ウエーハには、良品デバイスと幾つかの不良デバイスが混在しているため、複数の半導体ウエーハ同士を積層し、積層した半導体ウエーハを貫く貫通電極を形成して半導体ウエーハ同士を接続するＷＯＷ技術では歩留まりが悪いという問題がある。
一方、ＣＯＷ技術で半導体ウエーハ上に一つずつ半導体デバイスチップを積層して各半導体デバイスチップと半導体ウエーハ上の半導体デバイスとを接続する方法では、時間がかかり生産性が悪いという問題がある。
本発明はこのような点に鑑みてなされたものであり、その目的とするところは、半導体デバイスウエーハの各半導体デバイスに対応させて効率良く複数の半導体デバイスチップを積層する際に使用する治具プレートを使用した半導体デバイスチップの積層方法を提供することである。
請求項１記載の発明によると、交差する複数の分割予定ラインで区画された各領域に第１半導体デバイスが形成された半導体デバイスウエーハと同一サイズで且つ表面に縦方向及び横方向に伸長する複数の目盛線が形成された治具プレートを使用した半導体デバイスチップの積層方法であって、該治具プレートの該目盛線を基に、該治具プレート表面に複数の半導体デバイスチップを該半導体デバイスウエーハの該分割予定ラインで区画された各領域に対応させた状態で配設する配設ステップと、該複数の半導体デバイスチップが配設された該治具プレートを反転して、該治具プレート上に配設された該半導体デバイスチップと該半導体デバイスウエーハの該第１半導体デバイスとを対面させて貼り合わせる貼り合わせウエーハ形成ステップと、該貼り合わせウエーハから該治具プレートを除去する治具プレート除去ステップと、を備え、該配設ステップは、該半導体デバイスウエーハの該第１半導体デバイスの形成位置をチップ搭載ロボットに記憶させる記憶ステップと、該記憶ステップ実施後、該チップ搭載ロボットの撮像装置で該治具プレートを撮像し、該目盛線に基づいて該半導体デバイスウエーハの該第１半導体デバイスの形成位置に対応する該治具プレート上の位置を検出する検出ステップと、該検出ステップ実施後、該チップ搭載ロボットで該治具プレート上に第２半導体デバイスが形成された複数の半導体デバイスチップを該検出された位置に搭載して仮接着する仮接着ステップと、を含むことを特徴とする半導体デバイスチップの積層方法が提供される。
請求項２記載の発明によると、交差する複数の分割予定ラインで区画された各領域に第１半導体デバイスが形成された半導体デバイスウエーハと同一サイズで且つ表面の外周に互いに所定角度離間した複数のアライメントマークが形成された治具プレートを使用した半導体デバイスチップの積層方法であって、該治具プレートの該アライメントマークを基に、該治具プレート表面に複数の半導体デバイスチップを該半導体デバイスウエーハの該分割予定ラインで区画された各領域に対応させた状態で配設する配設ステップと、該複数の半導体デバイスチップが配設された該治具プレートを反転して、該治具プレート上に配設された該半導体デバイスチップと該半導体デバイスウエーハの該第１半導体デバイスとを対面させて貼り合わせる貼り合わせウエーハ形成ステップと、該貼り合わせウエーハから該治具プレートを除去する治具プレート除去ステップと、を備え、該配設ステップは、該半導体デバイスウエーハの該第１半導体デバイスの形成位置をチップ搭載ロボットに記憶させる記憶ステップと、該記憶ステップ実施後、該チップ搭載ロボットの撮像装置で該治具プレートを撮像し、該アライメントマークに基づいて該半導体デバイスウエーハの該第１半導体デバイスの形成位置に対応する該治具プレート上の位置を検出する検出ステップと、該検出ステップ実施後、該チップ搭載ロボットで該治具プレート上に第２半導体デバイスが形成された複数の半導体デバイスチップを該検出された位置に搭載して仮接着する仮接着ステップと、を含むことを特徴とする半導体デバイスチップの積層方法が提供される。
本発明の治具プレートは、半導体デバイスウエーハの分割予定ラインに対して所定の角度及び所定の位置関係を有する基準パターンを有するため、本発明の治具プレートを使用することにより半導体デバイスウエーハの各半導体デバイス上に複数の半導体デバイスチップを容易に配設することができる。
以下、本発明の実施形態を図面を参照して詳細に説明する。図１を参照すると、シリコンウエーハから形成された半導体デバイスウエーハ２の表面側斜視図が示されている。半導体デバイスウエーハ２の表面２ａには、格子状に形成された複数の分割予定ライン（ストリート）４によって区画された各領域にＩＣ、ＬＳＩ等の半導体デバイス６が形成されている。２ｂは半導体デバイスウエーハ２の裏面、８はシリコンウエーハの結晶方位を示すマークとしてのノッチである。
図２を参照すると、本発明第１実施形態の治具プレート１２の表面側斜視図が示されている。好ましくは、治具プレート１２はシリコンウエーハから形成され、図１に示した半導体デバイスウエーハ２と同一サイズを有している。
治具プレート１２の表面１２ａには半導体デバイスウエーハ２のストリート４に対応して複数のストリート１４が格子状に形成されており、ストリート１４によって区画された各領域にチップ搭載領域１６が形成されている。ストリート１４とチップ搭載領域１６で基準パターン１７を構成する。１２ｂは治具プレート１２の裏面、１８は半導体デバイスウエーハ２のノッチ８に対応したノッチである。
図２に示した治具プレート１２はシリコンウエーハから形成されているが、治具プレートはこれに限定されるものではなく、透明な樹脂プレート、ガラスプレート等を採用するようにしてもよい。
図３を参照すると、治具プレート１２の各チップ搭載領域１６上に半導体デバイスチップ２０を搭載して仮接着した状態の斜視図が示されている。ここで仮接着とは、後で容易に剥離可能な接着剤で接着された状態をいう。例えば、治具プレート１２が透明樹脂から形成されている場合には、紫外線硬化型接着剤で半導体デバイスチップ２０を治具プレート１２に仮接着する。
このように複数の半導体デバイスチップ２０を治具プレート１２に仮接着した後、図４に示すように、治具プレート１２を反転して治具プレート１２に仮装着された各半導体デバイスチップ２０と半導体デバイスウエーハ２の各半導体デバイス６とを対面させて、治具プレート１２を接着剤で半導体デバイスウエーハ２に貼り合わせて貼り合わせウエーハ２１を形成する。
この時、治具プレート１２がシリコンウエーハから形成されている場合には、治具プレート１２のノッチ１８を半導体デバイスウエーハ２のノッチ８に合わせて、治具プレート１２を半導体デバイスウエーハ２に貼り合わせるのが好ましい。
或いは、複数のピンを使用する他の位置決め方法を採用するようにしてもよい。治具プレート１２を透明プレートから形成した場合には、治具プレート１２を透かして半導体デバイスウエーハ２の各半導体デバイス６の形成位置を確認できる。
貼り合わせウエーハ２１を形成してから、貼り合わせウエーハ２１から治具プレート１２を剥離すると、図５に示すように、半導体デバイスウエーハ２の各半導体デバイス６上に半導体デバイスチップ２０が接着された積層ウエーハ２３を得ることができる。
治具プレート１２として透明樹脂、ガラス等からなる透明プレートを採用し、治具プレート１２のチップ搭載領域１６上に半導体デバイスチップ２０を搭載して紫外線硬化型接着剤で接着した場合には、貼り合わせウエーハ２１の透明な治具プレート１２側から紫外線を照射して、紫外線硬化型接着剤の接着力を低減してから、治具プレート１２を貼り合わせウエーハ２１から剥離するようにする。
図６（Ａ）を参照すると、本発明第２実施形態の治具プレート２２の平面図が示されている。本実施形態の治具プレート２２は基準パターンとしての目盛線２４がその表面に形成されている。
治具プレート２２上に複数の半導体デバイスチップ２０を搭載するには、例えばチップ搭載ロボットの撮像装置で治具プレート２２を撮像し、目盛線２４に基づいてチップ搭載ロボットが予め記憶している半導体デバイスウエーハ２の半導体デバイス６に対応する位置に、図６（Ｂ）に示すように、半導体デバイスチップ２０を搭載して仮接着する。２５は半導体デバイスウエーハ２のストリート４に対応する領域である。
図７（Ａ）を参照すると、本発明第３実施形態の治具プレート２６の平面図が示されている。本実施形態の治具プレート２６には、治具プレート２６の外周に互いに９０度離間した基準パターンとしての４個のアライメントマーク２８が形成されている。
治具プレート２６上に複数の半導体デバイスチップ２０を搭載するには、図６に示した第２実施形態と同様に、チップ搭載ロボットの撮像装置で治具プレート２６を撮像し、アライメントマーク２８に基づいて、予め記憶している半導体デバイスウエーハ２の半導体デバイス６の位置に対応するように、図７（Ｂ）に示すように、チップ搭載ロボットが治具プレート２６上に複数の半導体デバイスチップ２０を搭載し、接着剤で仮接着する。２９は半導体デバイスウエーハ２のストリート４に対応する領域である。
上述した各実施形態の治具プレート１２，２２,２６は、半導体デバイスウエーハ２の分割予定ライン４に対応して所定の角度及び所定の位置関係を有する基準パターン１７,２４,２８を有するため、半導体デバイスウエーハ２の各半導体デバイス６に対応させて治具プレート上に複数の半導体デバイスチップ２０を容易に配設して仮接着することができる。
２ 半導体デバイスウエーハ
４ 分割予定ライン（ストリート）
６ 半導体デバイス
８ ノッチ
１２ 治具プレート
１６ チップ搭載領域
１７ 基準パターン
１８ ノッチ
２０ 半導体デバイスチップ
２１ 貼り合わせウエーハ
２２，２６ 治具プレート
２３ 積層ウエーハ
２４ 目盛線
２８ アライメントマーク
４ 分割予定ライン（ストリート）
６ 半導体デバイス
８ ノッチ
１２ 治具プレート
１６ チップ搭載領域
１７ 基準パターン
１８ ノッチ
２０ 半導体デバイスチップ
２１ 貼り合わせウエーハ
２２，２６ 治具プレート
２３ 積層ウエーハ
２４ 目盛線
２８ アライメントマーク
Claims (2)
- 交差する複数の分割予定ラインで区画された各領域に第１半導体デバイスが形成された半導体デバイスウエーハと同一サイズで且つ表面に縦方向及び横方向に伸長する複数の目盛線が形成された治具プレートを使用した半導体デバイスチップの積層方法であって、
該治具プレートの該目盛線を基に、該治具プレート表面に複数の半導体デバイスチップを該半導体デバイスウエーハの該分割予定ラインで区画された各領域に対応させた状態で配設する配設ステップと、
該複数の半導体デバイスチップが配設された該治具プレートを反転して、該治具プレート上に配設された該半導体デバイスチップと該半導体デバイスウエーハの該第１半導体デバイスとを対面させて貼り合わせる貼り合わせウエーハ形成ステップと、
該貼り合わせウエーハから該治具プレートを除去する治具プレート除去ステップと、
を備え、
該配設ステップは、該半導体デバイスウエーハの該第１半導体デバイスの形成位置をチップ搭載ロボットに記憶させる記憶ステップと、
該記憶ステップ実施後、該チップ搭載ロボットの撮像装置で該治具プレートを撮像し、該目盛線に基づいて該半導体デバイスウエーハの該第１半導体デバイスの形成位置に対応する該治具プレート上の位置を検出する検出ステップと、
該検出ステップ実施後、該チップ搭載ロボットで該治具プレート上に第２半導体デバイスが形成された複数の半導体デバイスチップを該検出された位置に搭載して仮接着する仮接着ステップと、を含むことを特徴とする半導体デバイスチップの積層方法。 - 交差する複数の分割予定ラインで区画された各領域に第１半導体デバイスが形成された半導体デバイスウエーハと同一サイズで且つ表面の外周に互いに所定角度離間した複数のアライメントマークが形成された治具プレートを使用した半導体デバイスチップの積層方法であって、
該治具プレートの該アライメントマークを基に、該治具プレート表面に複数の半導体デバイスチップを該半導体デバイスウエーハの該分割予定ラインで区画された各領域に対応させた状態で配設する配設ステップと、
該複数の半導体デバイスチップが配設された該治具プレートを反転して、該治具プレート上に配設された該半導体デバイスチップと該半導体デバイスウエーハの該第１半導体デバイスとを対面させて貼り合わせる貼り合わせウエーハ形成ステップと、
該貼り合わせウエーハから該治具プレートを除去する治具プレート除去ステップと、
を備え、
該配設ステップは、該半導体デバイスウエーハの該第１半導体デバイスの形成位置をチップ搭載ロボットに記憶させる記憶ステップと、
該記憶ステップ実施後、該チップ搭載ロボットの撮像装置で該治具プレートを撮像し、該アライメントマークに基づいて該半導体デバイスウエーハの該第１半導体デバイスの形成位置に対応する該治具プレート上の位置を検出する検出ステップと、
該検出ステップ実施後、該チップ搭載ロボットで該治具プレート上に第２半導体デバイスが形成された複数の半導体デバイスチップを該検出された位置に搭載して仮接着する仮接着ステップと、を含むことを特徴とする半導体デバイスチップの積層方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010283283A JP5656609B2 (ja) | 2010-12-20 | 2010-12-20 | 治具プレートを使用した半導体デバイスチップの積層方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010283283A JP5656609B2 (ja) | 2010-12-20 | 2010-12-20 | 治具プレートを使用した半導体デバイスチップの積層方法 |
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| Publication Number | Publication Date |
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| JP5656609B2 true JP5656609B2 (ja) | 2015-01-21 |
Family
ID=46649512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP2010283283A Active JP5656609B2 (ja) | 2010-12-20 | 2010-12-20 | 治具プレートを使用した半導体デバイスチップの積層方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5656609B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6298723B2 (ja) * | 2014-06-13 | 2018-03-20 | 株式会社ディスコ | 貼り合わせウェーハ形成方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0779152B2 (ja) * | 1991-09-24 | 1995-08-23 | 日本電気株式会社 | フリップチップ型半導体装置の実装方法 |
| JP2002261232A (ja) * | 2001-03-01 | 2002-09-13 | Hitachi Ltd | 半導体装置 |
| TWI395253B (zh) * | 2004-12-28 | 2013-05-01 | Mitsumasa Koyanagi | 使用自我組織化功能之積體電路裝置的製造方法及製造裝置 |
| JP2010245452A (ja) * | 2009-04-09 | 2010-10-28 | Tokyo Electron Ltd | 一括保持トレイ及び三次元集積回路製造装置 |
-
2010
- 2010-12-20 JP JP2010283283A patent/JP5656609B2/ja active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2012134233A (ja) | 2012-07-12 |
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| A621 | Written request for application examination |
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|
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