KR100664825B1 - 반도체 장치의 제조 방법, 반도체 장치, 적층 반도체 장치,회로 기판, 및 전자 기기 - Google Patents

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세이코 엡슨 가부시키가이샤
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Abstract

본 발명의 반도체 장치는, 반도체 소자와, 상기 반도체 소자를 관통하는 관통 전극과, 상기 반도체 소자의 측벽 및 모서리를 선택적으로 피복하는 수지층을 구비하고 있다.

Description

반도체 장치의 제조 방법, 반도체 장치, 적층 반도체 장치, 회로 기판, 및 전자 기기{SEMICONDUCTOR DEVICE MANUFACTURING METHOD, SEMICONDUCTOR DEVICE, LAMINATED SEMICONDUCTOR DEVICE, CIRCUIT SUBSTRATE, AND ELECTRONIC APPARATUS}
도 1은 본 발명의 반도체 장치의 제조에 이용되는 반도체 웨이퍼를 나타내는 평면도,
도 2(a), 도 2(b), 도 2(c), 도 2(d) 및 도 2(e)는 반도체 소자에 도전부를 매립하는 공정을 모식적으로 나타내는 도면,
도 3(a), 도 3(b) 및 도 3(c)는 도전부의 형성 공정을 나타내는 도면,
도 4(a) 및 도 4(b)는 도 3(c)에 계속되는 상기 도전부의 형성 공정을 나타내는 도면,
도 5(a) 및 도 5(b)는 도 4(b)에 계속되는 상기 도전부의 형성 공정을 나타내는 도면,
도 6(a) 및 도 6(b)은 도 5(b)에 계속되는 상기 도전부의 형성 공정을 나타내는 도면,
도 7(a), 도 7(b) 및 도 7(c)은 관통 전극의 일부를 노출시키는 공정을 나타내는 도면,
도 8은 반도체 웨이퍼의 다이싱 공정을 나타내는 도면,
도 9(a)는 다이싱으로 형성된 간극(間隙)을 나타내는 단면도이고, 도 9(b)는 상기 간극 부근의 확대도,
도 10(a), 도 10(b) 및 도 10(c)는 도 9(a)에 계속되는 반도체 장치의 공정도,
도 11(a)은 반도체 장치를 나타내는 평면도이고, 도 11(b)은 상기 반도체 장치를 나타내는 단면도,
도 12는 본 발명의 적층체의 일례를 나타내는 측단면도,
도 13은 본 발명의 회로 기판의 일례를 나타내는 사시도,
도 14는 본 발명의 전자 기기의 일례를 나타내는 사시도.
도면의 주요 부분에 대한 부호의 설명
10A : 능동면 10B : 이면
16 : 전극 패드 19 : 패시베이션막
20 : 절연막 80 : 반도체 소자부
100 : 실리콘 웨이퍼
본 발명은, 반도체 장치의 제조 방법, 반도체 장치, 적층 반도체 장치, 회로 기판, 및 전자 기기에 관한 것이다.
최근, 휴대 전화기, 노트형 퍼스널 컴퓨터, PDA(Personal data assistance) 등의 휴대형의 전자 기기에서는, 소형화나 경량화에 대한 요구에 따라, 내부에 마련되는 반도체 장치 등의 각종의 전자 부품의 소형화가 도모되고 있다. 이러한 배경 하에서, 반도체 장치의 3차원 실장 기술이 제안되어 있다. 3차원 실장 기술은, 동일한 기능을 가진 반도체 장치끼리, 또는 다른 기능을 갖는 반도체 장치끼리 적층하는 기술이다.
3차원 실장을 하기 위한 반도체 장치는 보다 소형으로서 얇은 것이 요구되고 있다. 얇은 반도체 장치를 제조하는 방법으로서, 이하의 것이 있다. 예컨대 복수의 반도체 장치가 형성된 반도체 웨이퍼를 중간까지 다이싱하고, 다이싱된 반도체 웨이퍼의 면을 수지로 피복한다. 그 후, 백그라인드(backgrind)에 의해서 얇게 가공하여, 박형화된 반도체 웨이퍼를 다이싱 테이프에 전사(轉寫)한다. 다이싱 테이프에 전사한 뒤, 각각의 반도체 장치로 개별 분리한다(예컨대, 일본 특허 공개 제 2001-127206 호 공보 참조).
이러한 방법에서는, 반도체 웨이퍼가 박형화되어 있기 때문에 부서지기 쉽고, 따라서, 반도체 웨이퍼를 다이싱 테이프에 전사하는 때 등과 같이, 반도체 장치를 개별 분리할 때의 취급이 어렵다.
한편, 양면을 절연막으로 덮은 반도체 소자와, 이 반도체 소자를 관통하는 관통 전극을 구비한 반도체 장치를 위 아래에 복수 적층하는 3차원 실장 기술이 존재한다(예컨대, 일본 특허 공개 제 2001-277689 호 공보 참조).
관통 전극 구조를 갖는 반도체 장치는, 관통 전극 구조를 가지지 않는 반도체 장치에 비해서, 관통 전극을 형성하기 위한 관통 구멍이 반도체 소자가 부서지는 기점이 되기 쉽기 때문에, 반도체 장치의 강도(항절 강도(抗折强度) 등)가 낮다. 특히, 반도체 웨이퍼 상에 복수 형성된 반도체 장치를 다이싱에 의해서 개별 분리한 경우에는, 다이싱에 따라 반도체 소자에 결함이나 크랙 등이 형성된다. 상술한 결함은 반도체 소자의 강도 저하를 초래하고, 상술한 크랙은 관통 구멍으로 향하여 진전하는 것에 의해 반도체 소자의 파괴를 초래한다. 즉, 관통 전극을 갖는 반도체 장치는, 그 강도가 낮다고 하는 문제가 있다.
반도체 장치의 강도 향상을 도모하기 위해서, 반도체 소자의 모든 면을 수지층으로 피복하는 기술이 존재한다(예컨대, 일본 특허 공개 제 2001-244281 호 공보 참조).
그러나, 반도체 소자의 모든 면을 절연막으로 피복하는 방법에서는, 절연막의 막두께를 엄밀하게 제어하는 것이 어렵다. 절연막의 막두께가 불균일하면, 막응력에 차이가 발생하여 반도체 소자가 휘고, 그 결과, 반도체 장치의 신뢰성의 저하를 초래한다.
본 발명은, 관통 전극 구조를 가진 반도체 소자의 강도를 향상시킬 수 있는, 반도체 장치의 제조 방법, 반도체 장치, 적층 반도체 장치, 회로 기판, 및 전자 기기를 제공하는 것을 목적으로 한다.
본 발명의 반도체 장치의 제조 방법은, 도전 재료가 매립된 복수의 반도체 소자부를 포함하는 반도체 웨이퍼를, 접착층을 사이에 두고 지지체에 접착하는 공정과, 상기 반도체 웨이퍼를 얇게 하는 것에 의해, 상기 복수의 반도체 소자부를 관통하고 또한 상기 도전 재료로 이루어지는 관통 전극을 형성하는 공정과, 상기 지지체를 남겨 놓고 상기 반도체 웨이퍼를 절단하여, 상기 반도체 웨이퍼를 상기 복수의 반도체 소자부에 분할하는 공정과, 상기 반도체 웨이퍼의 절단으로 형성된 상기 복수의 반도체 소자부의 측벽부와 모서리부를 선택적으로 피복하는 수지층을 형성하는 공정과, 상기 지지체로부터 상기 반도체 소자부를 박리하는 공정을 구비한 것을 특징으로 한다.
본 발명의 반도체 장치의 제조 방법에 의하면, 반도체 웨이퍼의 절단으로 형성된 반도체 소자부의 측벽부와 모서리부를 수지층으로 선택적으로 피복하는 것에 의해, 그 측벽부 및 모서리부가 보강되고, 따라서, 반도체 웨이퍼의 절단에 따라 그 측벽부 혹은 모서리부에 형성된 결함 또는 크랙의 진전을 억제하여, 반도체 소자의 강도의 향상을 도모할 수 있다.
본 발명의 반도체 장치의 제조 방법에 있어서, 상기 수지층을 형성하는 공정은, 상기 반도체 웨이퍼의 절단으로 형성된 상기 복수의 반도체 소자끼리의 간극을 포함하는 상기 반도체 웨이퍼 상의 선택 영역에 수지를 배치하는 공정과, 상기 간극에 매립된 상기 수지를 분단하는 공정을 갖는 것이 바람직하다.
이에 따라, 반도체 소자부의 측벽부 및 모서리부를 선택적으로 피복하는 수 지층을 용이하게 형성할 수 있다.
이 경우, 상기 수지를 분단하는 공정에서는, 포지티브(positive)형의 감광성 수지인 상기 수지를 노광 및 현상하는 것이 바람직하다.
이에 따라, 복수의 반도체 소자부의 간극의 수지를 용이하게 분단할 수 있다. 또한, 본 발명의 반도체 장치의 제조 방법에 있어서, 상기 수지층이, 상기 반도체 소자부에서의 상기 관통 전극의 주변부를 또한 피복하도록 형성되는 것이 바람직하다.
이에 따라, 반도체 웨이퍼의 한 면 전체를 수지층으로 덮은 경우에 비해서, 수지층의 경화에 따르는 수축 압력이 작고, 반도체 소자에 부과되는 부하가 경감된다.
또한, 본 발명의 반도체 장치의 제조 방법에 있어서, 상기 반도체 소자부를 박리하는 공정에서는, 상기 접착제의 점착성을 저하시키는 자외선을 상기 접착제에 조사하는 것이 바람직하다.
이에 따라, 반도체 장치를 지지체로부터 용이하게 박리할 수 있어, 반도체 장치의 개별 분리가 용이하다.
본 발명의 반도체 장치는, 반도체 소자와, 상기 반도체 소자를 관통하는 관통 전극과, 상기 반도체 소자의 측벽을 선택적으로 피복하는 수지층을 구비한 것을 특징으로 한다.
본 발명의 반도체 장치에 의하면, 수지층에 의해서 그 측벽이 선택적으로 보강되므로, 개별 분리화에 따라서 그 측벽에 형성된 결함 혹은 크랙의 진전이 억제 되어, 강도의 향상이 도모된다.
본 발명의 반도체 장치에 있어서, 상기 수지층이, 상기 반도체 소자의 모서리를 선택적으로 또한 피복하는 것이 바람직하다.
이에 따라, 수지층에 의해서 반도체 장치의 모서리가 선택적으로 보강되므로, 개별 분리화에 따라서 그 모서리에 형성된 결함의 진전이 억제되어, 강도의 향상이 도모된다.
본 발명의 반도체 장치에 있어서, 상기 관통 전극이, 상기 반도체 소자의 능동면 및 그 이면의 각각 대하여 돌출하여 형성되고, 상기 수지층이, 상기 반도체 소자의 상기 이면에서의 상기 관통 전극의 주변부를 선택적으로 더욱 피복하는 것이 바람직하다.
이에 따라, 반도체 웨이퍼의 한 면 전체를 수지층으로 덮은 경우에 비해서, 수지층의 경화에 따르는 수축 압력이 작고, 반도체 소자에 부과되는 부하가 경감된다.
본 발명의 적층 반도체 장치는, 상기 반도체 장치를 복수 개 구비하고, 상기 복수의 반도체 장치가 서로 적층되어 있는 것을 특징으로 한다.
본 발명의 적층 반도체 장치에 의하면, 강도가 높은 반도체 장치를 구비하므로, 신뢰성의 향상이 도모된다.
본 발명의 회로 기판은, 상술한 반도체 장치, 또는 상기 적층 반도체 장치를 구비한 것을 특징으로 한다.
본 발명의 회로 기판에 의하면, 높은 강도와 높은 신뢰성을 얻을 수 있다.
본 발명의 전자 기기는, 상술한 회로 기판을 갖춘 것을 특징으로 한다.
본 발명의 전자 기기에 의하면, 높은 강도와 높은 신뢰성을 얻을 수 있다.
이하, 본 발명의 반도체 장치의 제조 방법, 반도체 장치, 적층 반도체 장치, 회로 기판, 및 전자 기기에 대하여 설명한다.
우선, 본 발명의 반도체 장치(1)의 제조 방법에 있어서의 일실시예에 대하여 설명한다. 상기 반도체 장치(1)의 제조 방법을 설명하는 것에 있어서, 반도체 장치(1)를 제조하기 위해서 사용하는 반도체 웨이퍼에 대하여 설명한다.
도 1은, 본 발명의 반도체 장치(1)를 제조할 때에 이용되는, 예컨대 Si(실리콘)로 이루어지는 실리콘 웨이퍼(반도체 웨이퍼)(100)를 나타내는 평면도이다. 실리콘 웨이퍼(100)의 능동면(10A)이 되는 면 위에는, 복수의 반도체 소자부(80)가 마련되어 있다. 반도체 소자부(80)에는, 후술하는 공정에서 관통 전극이 형성된다. 또한, 실리콘 웨이퍼(100)가 절단됨으로써, 반도체 소자부(80)가, 반도체 소자(10)를 포함하는 반도체 장치(1)가 된다(도 11(a), 도 11(b) 참조). 반도체 소자(10)는, 상기 구동 회로 등을 포함하는 소자 기판을 포함한다.
각각의 반도체 소자부(80)의 능동면(10A)에는, 트랜지스터, 메모리 소자, 그 밖의 전자 소자 및 전기 배선 및 전극 패드 등으로 이루어지는 전자 회로(도시하지 않음)가 형성되어 있다. 한편, 상기 능동면(10A)의 반대측이 되는 이면(10B)(도 2 참조)에는 이러한 전자 회로가 형성되어 있지 않다.
도 2(a)∼도 2(e)는, 본 실시예의 반도체 장치(1)의 제조 방법에 있어서, 상기 반도체 소자부(80) 상에 도전부를 매립하는 공정을 모식적으로 나타내는 공정도 이다. 도 3(a)∼도 6(b)은, 상기 도전부의 형성공정을 나타내는 공정도이며, 상기 반도체 소자부(80)의 표면 부분의 단면을 나타낸다. 도 7(a)∼도 7(c)은 관통 전극의 일부를 노출시키는 공정을 나타내는 공정도이다. 도 2(a)∼도 7(c)을 이용하여, 반도체 소자부(80) 상에 관통 전극(12)을 형성하는 공정에 대하여 설명한다.
우선, 도 3(a)에 도시하는 바와 같이 실리콘 웨이퍼(100)에 있어서 상기 반도체 소자부(80) 상에 SiO2로 이루어지는 절연막(13) 및 BPSG(Borophosphosilicate Glass)로 이루어지는 층간 절연막(14)을 순서대로 형성한다.
다음에, 층간 절연막(14) 상의 일부분에, 전극 패드(16)를 형성한다. 전극 패드(16)는, Ti(티탄)로 이루어지는 제 1 층(16a), TiN(질화 티탄)으로 이루어지는 제 2 층(16b), AlCu(알루미늄/동)로 이루어지는 제 3 층(16c), 및 TiN으로 이루어지는 제 4 층(캡층)(16d)을 순서대로 적층하여 형성한 것이다. 또한, 상기 전극 패드(16)는, 도시하지 않는 부분에서 반도체 소자부(80)의 능동면(10A)에 형성된 전자 회로와 전기적으로 접속되어 있다. 본 실시예에서는, 전극 패드(16)의 아래쪽으로는 전자 회로가 형성되어 있지 않지만 본 발명은 이것으로 한정되지 않는다.
상기 전극 패드(16)는, 예컨대 스퍼터링에 의해 제 1 층(16a)∼제 4 층(16d)으로 이루어지는 적층 구조를 층간 절연막(14) 상의 전면에 형성하고, 레지스트 등을 이용하여 소정의 형상(예컨대, 원형 형상)으로 패터닝함으로써 형성된다. 본 실시예에서는, 전극 패드(16)가 상술한 적층 구조에 의해 형성되어 있는 경우를 예로 들어 설명했지만, 전극 패드(16)가 전기 저항이 낮은 동(銅)만으로 이루어진 단 층 구조로 형성되어 있더라도 좋다. 또한, 전극 패드(16)는, 상술한 구성에 한정되지 않고, 필요로 하는 전기적 특성, 물리적 특성, 및 화학적 특성에 따라 적절히 변경하더라도 좋다.
또한, 상기 층간 절연막(14) 상에, 전극 패드(16)의 일부를 피복하도록 하여 패시베이션막(19)을 형성한다. 이 패시베이션막(19)은, SiO2(산화 규소), SiN(질화 규소), 폴리이미드 수지 등에 의해 형성되거나, 또는 SiN 상에 SiO2를 적층한 구성, 혹은 그 역의 구성인 것이 바람직하다.
다음에, 도 2(b)에 도시하는 바와 같이 반도체 소자부(80)의 능동면(10A)에 구멍부(H3)를 형성한다. 여기서, 구멍부(H3)를 형성하는 공정을 도 3(a)∼도 5(b)를 참조하여 상세히 설명한다.
우선, 스핀 코트법, 디핑법, 스프레이 코트법 등의 방법에 의해 레지스트(도시하지 않음)를 패시베이션막(19) 상의 전면에 도포한다.
또한, 패시베이션막(19) 상에 레지스트를 도포하여, 프리 베이크(pre-bake)를 실행한다. 그 후, 소정의 패턴이 형성된 마스크를 이용하여 노광 처리 및 현상 처리를 실행하여, 레지스트를 소정 형상으로 패터닝한다. 레지스트의 형상은, 전극 패드(16)의 개구 형상 및 반도체 소자부(80)에 형성하는 구멍의 단면 형상에 따라 설정된다.
레지스트의 패터닝이 종료하면, 포스트 베이크(post-bake) 후에, 도 3(b)에 도시하는 바와 같이 전극 패드(16)를 피복하는 패시베이션막(19)의 일부에, 예컨대 드라이 에칭(dry etching)에 의해서 개구부(H1)를 형성한다. 개구부(H1)의 단면 형상은, 후술하는 공정에서 형성되는 전극 패드(16)의 개구 형상 및 반도체 소자부(80)에 형성되는 구멍의 단면 형상에 따라 설정된다.
다음에, 개구부(H1)를 형성한 패시베이션막(19) 상의 레지스트를 마스크로 하여, 드라이 에칭에 의해 전극 패드(16)를 개구(開口)한다. 도 3(c)은 전극 패드(16)를 개구하여 개구부(H2)를 형성한 단면을 나타낸다. 도 3(a)∼도 3(c)의 각 도면에 있어 레지스트는 생략되어 있다. 도 3(c)에 도시하는 바와 같이 패시베이션막(19)에 형성된 개구부(H1)의 직경과 전극 패드(16)에 형성된 개구부(H2)의 직경은 동일한 정도이다.
다음에, 상술한 공정에서 사용한 레지스트를 마스크로 하여, 층간 절연막(14) 및 절연막(13)을 에칭하고, 이에 따라, 도 4(a)에 도시하는 바와 같이 반도체 소자부(80)의 표면의 일부를 노출시킨다. 도 4(a)는, 층간 절연막(14) 및 절연막(13)을 에칭하여, 반도체 소자부(80)의 표면의 일부를 노출시킨 단면을 나타낸다. 그 후, 마스크로서, 패시베이션막(19) 상에 형성한 레지스트를, 박리액 혹은 애싱(ashing) 등에 의해 박리한다.
또, 상기 프로세스에 있어서는, 동일한 레지스트 마스크를 이용하여 에칭을 반복하였으나, 각 에칭 공정이 종료할 때마다, 레지스트의 패터닝을 반복하더라도 좋다.
다음에, 패시베이션막(19)을 마스크로 하여, 드라이 에칭에 의해, 도 4(b)에 도시하는 바와 같이 반도체 소자부(80)를 천공(穿孔)한다. 드라이 에칭으로서 RIE 이외에 ICP(Inductively Coupled Plasma)를 이용할 수 있다.
도 4(b)에 도시하는 바와 같이 패시베이션막(19)을 마스크로 하여 반도체 소자부(80)가 천공되므로, 반도체 소자부(80)에 형성되는 구멍부(H3)의 직경은 패시베이션막(19)에 형성된 개구부(H1)의 직경과 동일한 정도이다. 즉, 패시베이션막(19)에 형성된 개구부(H1)의 직경, 전극 패드(16)에 형성된 개구부(H2)의 직경, 및 반도체 소자부(80)에 형성된 구멍부(H3)의 직경은, 거의 동일하다. 구멍부(H3)의 깊이는, 최종적으로 형성하는 반도체 칩의 두께에 따라 적절히 설정된다.
다음에, 도 2(b)에 도시하는 바와 같이 패시베이션막(19)의 위쪽과 구멍부(H3)의 내벽 및 바닥면에 절연막(20)을 형성한다. 도 5(a)는, 전극 패드(16)의 위쪽과 구멍부(H3)의 내벽 및 바닥면에 절연막(20)을 형성한 단면을 나타낸다. 절연막(20)은, 전류 누설의 발생, 산소 및 수분 등에 의한 반도체 소자부(80)의 침식 등을 방지하기 위해서 마련되어, PECVD(Plasma Enhanced Chemical Vapor Deposition)을 이용하여 형성한 정규산4에틸(Tetra Ethyl Ortho Silicate : Si(OC2H5)4, 이하에서는, TEOS로 지칭함), 즉 PE-TEOS, 및 오존 CVD를 이용하여 형성한 TEOS, 즉 O3-TEOS, 또는 CVD를 이용하여 형성한 산화 실리콘을 이용할 수 있다.
다음에, 스핀 코트법, 디핑법, 스프레이 코트법 등의 방법에 의해 레지스트(도시하지 않음)를 패시베이션막(19) 상의 전면에 도포한다.
또한, 패시베이션막(19) 상에 레지스트를 도포하여, 프리 베이크를 한 후에, 소정의 패턴이 형성된 마스크를 이용하여 노광 처리 및 현상 처리를 한다. 즉, 전극 패드(16)의 위쪽 이외의 부분과 구멍부(H3) 및 그 주변부에만 레지스트가 잔류된 형상, 예컨대 구멍부(H3)를 중심으로 한 원형 고리 형상으로 레지스트를 패터닝한다.
레지스트의 패터닝이 종료하면, 포스트 베이크 후에, 예컨대 드라이 에칭에 의해 전극 패드(16)의 일부를 피복하는 절연막(20) 및 패시베이션막(19)을 제거하여, 전극 패드(16)의 일부를 개구한다. 또, 이 때, 전극 패드(16)를 구성하는 제 4 층(16d)도 함께 제거한다.
도 5(b)는 전극 패드(16)를 피복하는 절연막(20) 및 패시베이션막(19)의 일부를 제거한 단면을 나타낸다. 도 5(b)에 도시하는 바와 같이 전극 패드(16)의 위쪽은 개구부(H4)가 되고, 전극 패드(16)의 표면의 일부가 노출한 상태가 된다. 이 개구부(H4)를 거쳐서, 후속 공정에서 형성되는 관통 전극(도전부)(24)과 전극 패드(16)가 접속된다. 개구부(H4)의 형성 부위는, 구멍부(H3)가 형성된 부위 이외의 부위라면 좋다. 또한, 개구부(H4)의 형성 부위가, 구멍부(H3)에 인접하고 있더라도 좋다.
다음에, 도 6(a)에 도시하는 바와 같이 반도체 소자부(80)의 능동면(10A) 상에 하지막(下地膜)(26)을 형성한다. 하지막(26)의 형성 영역은 반도체 소자부(80)의 윗면의 전체면이며, 전극 패드(16)의 노출부 및 구멍부(H3)의 내벽 및 바닥부에도 하지막(26)이 형성된다. 즉, 하지막(26)은, 전극 패드(16)와 절연막(20) 사이에 단차 ST가 있더라도, 그 단차 ST를 덮으면서, 전극 패드(16) 위쪽 및 절연막 (20) 위쪽(구멍부(H3)의 내부를 포함함)과 연속적으로 형성된다. 또한, 하지막(26)은, 배리어층 및 시드층으로 이루어진다. 우선 배리어층이 형성되고, 그 후에, 배리어층 상에 시드층이 형성된다. 배리어층은, 예컨대 TiW로 형성되고, 시드층은 Cu로 형성된다. 이러한 층은, 예컨대 IMP(이온 금속 플라즈마)법, 또는, 진공 증착, 스퍼터링, 이온 도금 등의 PVD(Physical Vapor Deposition)법을 이용하여 형성된다.
하지막(26)의 형성이 종료하면, 도 2(c)에 도시하는 바와 같이 반도체 소자부(80)의 능동면(10A) 상에 도금 레지스트를 도포한다. 또한, 도전부(24)를 형성하는 부분만이 개구한 상태에 패터닝하여 도금 레지스트 패턴(56)을 형성한다. 도 2(c)∼도 2(e)에서는, 상기 하지막(26)의 도시를 생략하고 있다. 그 후, Cu 전해 도금을 실행하여, 도 2(d)에 도시하는 바와 같이 반도체 소자부(80)의 구멍부(H3) 및 도금 레지스트 패턴(56)의 개구부에 도전 재료로서 Cu(동)을 매립하여, 도전부(24)를 형성한다.
상기 도전부(24)를 형성한 후, 도 2(e)에 도시하는 바와 같이 반도체 소자부(80) 상에 형성되어 있는 도금 레지스트 패턴(56)을 박리한다. 하지막(26)은 도전성을 갖기 때문에, 도 6(a)에 나타내는 상태에서는, 하지막(26)에 의해서 반도체 소자(10)에 형성되는 모든 도전부(24)끼리 도통한 상태이다. 이 때문에, 하지막(26)의 불필요 부분을 제거하여 각각의 도전부(24)를 전기적으로 절연시킨다. 하지막(26)의 불필요 부분이라는 것은, 예컨대 표면에 노출하고 있는 부분이다.
도 6(b)에서의 상기 도전부(24)의 단면도에 도시하는 바와 같이 도전부(24) 는, 일부가 반도체 소자부(80)의 능동면(10A)에 대하여 돌출한 돌기 형상이면서, 별개의 일부가 반도체 소자부(80) 내에 매립된 형상을 갖는다. 도 6(b)의 참조 부호 C로 표시하는 부분에서, 도전부(24)는 전극 패드(16)와 전기적으로 접속되어 있다.
(반도체 웨이퍼의 박후화(薄厚化) 공정)
다음에, 도 7(a)에 도시하는 바와 같이 자외선(UV 광) 반응형의 접착층(17)을 사이에 두고, 상기 반도체 소자부(80)를 포함하는 실리콘 웨이퍼(100)의 능동면(10A)에 유리판(지지체)(200)을 부착한다. 자외선 반응형의 상기 접착층(17)은, 자외선이 조사됨으로써 점착성이 저하하여, 접착 대상물이 박리 가능해진다. 실리콘 웨이퍼(100)를 지지하고 있는 투광성의 유리판(200)측에서 자외선을 조사함으로써, 상기 접착층(17)이 자외선과 반응하여 점착성이 저하되고, 상기 유리판(200)에 점착된 실리콘 웨이퍼(100)의 박리가 용이하게 된다.
상기 유리판(200)은 이른바 WSS(Wafer Support System)로서, 실리콘 웨이퍼(100)를 지지한다. 실리콘 웨이퍼(100)를 유리판(200)에 부착한 상태로, 상기 실리콘 웨이퍼(100)에 대하여 연삭(硏削) 처리, 드라이 에칭 처리, 또는 웨트 에칭 처리 등의 소정의 박형 가공이 실시된다. 또한, 이러한 처리 중 2개 이상을 병용하더라도 좋다.
도 7(b)에 도시하는 바와 같이 실리콘 웨이퍼(100)가 얇게 가공되는 것에 의해, 그 이면(10B)에서, 절연막(20)에 피복된 도전부(24)의 일 단부(端部)가 노출된 다. 또한, 상기 절연막(20)을, 예컨대 드라이 에칭에 의해서 제거함으로써, 도 7(c)에 도시하는 바와 같이 도전부(24)가 노출한다. 이에 따라, 상기 반도체 소자(10)(반도체 소자부(80))를 관통하고 또한 그 이면(10B)에서 돌출하는 관통 전극(12)이 형성된다. 도 7(c)에 나타낸 바와 같이, 상기 관통 전극(12)의 한 쪽 단부면에 추가하여, 그 한 쪽 단부면에 이어지는 측면부의 일부를 노출시킴으로써 관통 전극(12)의 도통 면적을 크게 하더라도 좋다.
이러한 공정에 의해, 각 반도체 소자부(80)에, 능동면(10A) 및 이면(10B)에서 돌출한 관통 전극(12)이 형성된다. 또한, 하나의 실리콘 웨이퍼(100) 상에 복수의 반도체 장치(1)를 포함한 상태가 된다. 이하의 설명에 있어서, 관통 전극(12)에 있어서의 상기 능동면(10A)에서 돌출한 부위를 제 1 전극부(12A)로 지칭하고, 상기 이면(10B)에서 돌출한 관통 전극(12)을 제 2 전극부(12B)로 지칭한다.
다음에, 각 반도체 소자부(80)에 관통 전극(12)을 형성한 후, 도 8에 도시하는 바와 같이 다이싱 블레이드(110)를 이용하여, 이면(10B)에서부터 상기 능동면(10A)까지 실리콘 웨이퍼(100)를 다이싱(절단)한다.
상기 실리콘 웨이퍼(100)가 상기 반도체 소자부(80)마다 분할되는 것에 의해, 복수의 반도체 소자(10)가 형성된다. 상기 실리콘 웨이퍼(100)를 절단할 때에는, 상기 실리콘 웨이퍼(100)와 유리판(200) 사이의 접착층(17)에 도달하면, 다이싱 블레이드(110)의 깊이 방향의 이동이 정지된다. 다이싱 블레이드(110)의 선단(先端) 위치가 유리판(200)의 바로 앞에 놓이게 하는 것에 의해, 상기 유리판(200)의 절단이 회피된다. 이 때, 상기 다이싱 블레이드(11)를 이용한 절단에 의해서 분할된 각 반도체 소자(10)가, 접착층(17)을 사이에 두고 상기 유리판(200) 상에 보유된 상태가 유지된다.
또한, 도 9(a)에 도시하는 바와 같이 분할된 반도체 소자(10)끼리의 사이에는, 상기 유리판(200)을 바닥부로 하는 홈 형상의 간극(18)이 형성된다.
도 9(b)는, 반도체 소자(10) 사이에 형성된 간극(18) 부근의 확대도이다.
도 9(b)에 도시하는 바와 같이 다이싱을 이용하여 실리콘 웨이퍼를 절단한 때는, 개별 분리된 반도체 소자(10)의 측벽(10C)에, 파쇄층이라고 불리는 크랙(30)이 형성되고, 또한, 반도체 소자(10)의 측벽(10C)의 각 모서리부(상기 반도체 소자(10)의 능동면(10A) 측의 가장자리 단부(10D) 및 이면(10B) 측의 가장자리 단부(10E))에, 치핑(chipping)으로 지칭되는 결함(31A, 31B)이 발생한다. 크랙(30)이나 결함(31A, 31B)은, 반도체 소자(10)에 파괴를 발생시키는 인자이며, 상기 반도체 소자(10)의 강도(항절 강도 등)를 저하시킨다.
또, 다이싱 블레이드(110)의 삽입 방향에 관해서는 후방의 상기 이면(10B)측(입구측)의 모서리부(10E)에 발생하는 결함(31B)에 비해서, 전방의 상기 능동면(10A)측(출구측)의 모서리부(10D)에 발생하는 결함(31A)이 더 큰 경향이 있다.
다음에, 실리콘 웨이퍼(반도체 소자(10))(100)의 이면(10B)에, 감광성 수지로 이루어지는 수지를, 도포기(코터)를 이용하여 얇게 도포한다. 도포 공정에서는, 예컨대, 노즐로부터 공급된 수지를, 회전 지지대에 고정한 웨이퍼 표면에 적하함과 동시에, 웨이퍼를 고속 회전시키는 것에 따라 균일한 수지막을 만든다. 이에 따라, 도 10(a)에 도시하는 바와 같이 상기 수지층(15)에 의해서, 실리콘 웨이퍼 (100)의 이면(10B) 전체를 피복하고, 또한, 상기 간극(18)에 상기 수지층(15)이 매립된다.
감광성 수지로서는, 광이 조사된 부분의 패턴이 잔류하는 네거티브 타입에 비해서, 조사된 부분이 후속의 현상 처리에 의해서 제거되는 포지티브 타입(감광성 폴리이미드 수지 등)이 바람직하게 이용된다.
포지티브형의 감광성 수지를 이용하는 경우, 상기 간극(18)에 매립된 수지층(15) 중, 제거하고자 하는 소망하는 부분만을 노광하면 된다. 구체적으로는, 도 10(b)에 도시하는 바와 같이 노광 마스크(40)를 이용하여 상기 수지층(15) 중에서 반도체 소자(10)끼리의 간극 부분을 노광한 후, 현상 처리를 하는 것에 의해 소망하는 패터닝을 실행한다. 상기 노광 마스크(40)는, 상기 간극(18)의 폭보다도 좁은 폭의 개구를 갖는다. 노광이 어려운 반도체 소자(10)의 측벽부(10C)에 대한 노광은 불필요하다. 이것에 비해서, 네거티브형의 감광성 수지를 이용하는 경우, 노광 영역이 넓고, 수지층(15)에 대한 균일한 노광광의 조사가 어렵다.
현상 처리 공정에서는, 예컨대, 현상기(developer)를 이용하여, 강알칼리성의 현상액을, 회전하고 있는 상기 실리콘 웨이퍼(100) 상에 적하한다. 수지층(15)에 있어서의 노광광의 조사 영역은, 광화학 반응에 의해서 상기 현상액에 녹는 화학 구조로 변화하게 되어, 그 영역의 수지층(15)이 제거된다. 그 결과, 도 10(c)에 도시하는 바와 같이 상기 간극(18)에 매립된 수지층(15)의 일부가 제거되어, 상기 수지층(15)이 분단(分斷)된다. 반도체 소자(10)의 측벽부(10C) 상에는, 수지층(15)이 잔류한다. 즉, 각 반도체 소자(10)의 상기 측벽부(10C) 및 그 모서리부 (10D, 10E)를 피복하는 복수의 수지층(15)이 형성된다.
실리콘 웨이퍼(100)로부터 분할된 반도체 소자(10)의 측벽부(10C)는, 상기 수지층(15)에 의해서 피복되어 있다. 한편, 도 11(a)에 도시하는 바와 같이 반도체 소자(10)의 이면(10B)의 중앙부에서의 수지층(15)은 패터닝에 의해서 제거되어 있다. 즉, 상기 수지층(15)은, 상기 반도체 소자(10)의 측벽(10C) 및 모서리부(10D, 10E)와, 상기 관통 전극(12)의 주변부를 포함한, 반도체 소자(10)의 이면(10B)에서의 가장자리 둘레 부근을 선택적으로 덮고 있다.
따라서, 상기 반도체 소자(10)의 측벽(10C)에 발생한 크랙(30) 및 상기 이면(10B)측(상기 입구측)의 모서리부(10E)(가장자리 단부)에 발생한 결함(31B)에 추가하여, 상기 반도체 소자(10)의 능동면(10A)측(상기 출구측)의 모서리부(10D)(가장자리 단부)에 발생한 결함(31A)이, 상기 수지층(15)에 의해서 피복된다.
반도체 소자(10)의 파괴의 인자가 되는 크랙 및 결함이 수지층(15)으로 피복되는 것에 의해, 반도체 소자(10)의 강도의 향상이 도모된다.
또한, 반도체 소자(10)의 이면(10B)에서의 관통 전극(12)의 주변부가 상기 수지층(15)으로 피복되는 것에 의해, 반도체 소자(10)의 관통 구멍(12H)이 상기 반도체 소자(10)가 파괴되는 기점이 되는 것이 방지되어, 반도체 소자(10)의 강도의 향상이 도모된다.
또한, 반도체 소자(10)의 이면(10B)에서의 수지층(15)의 피복 영역이 부분적인 것이므로, 반도체 소자(10)의 이면 전체를 수지층으로 덮은 경우에 비해서, 수지층(15)의 경화에 따르는 수축 압력이 작고, 반도체 웨이퍼에 부과되는 부하가 경 감된다.
다음에, 상기 유리판(200)으로부터 반도체 소자(10)를 박리한다. 우선, 상기 유리판(200)을 사이에 두고 접착층(17)에 자외선을 조사한다. 자외선과의 반응에 의해, 접착층(17)의 점착성이 저하하여, 상기 유리판(200)으로부터 상기 반도체 소자(10)가 용이하게 박리된다. 그 결과, 도 11(a) 및 도 11(b)에 도시하는 바와 같이 관통 전극(12)을 갖는 반도체 소자(10)가 개별 분리된 반도체 장치(1)가 형성된다. 실리콘 웨이퍼(100)를 유리판(200)에 보유한 채로, 반도체 장치(1)를 획득할 수 있기 때문에, 다이싱 테이프에 전사하는 공정이 불필요하다. 즉, 얇은 실리콘 웨이퍼(100)를 다시 부착하는 공정이 불필요하며, 반도체 장치의 제조 공정의 간소화 및 실리콘 웨이퍼(100)의 취급의 용이화가 도모된다.
상기 반도체 장치의 제조 방법에 의하면, 반도체 소자(10)의 파괴의 인자가 되는 크랙 및 결함을 가질 가능성이 있는 반도체 소자(10)의 측벽부(10C) 및 모서리부(10D, 10E)가 수지층(15)으로 피복되는 것에 의해, 반도체 소자(10)가 보강되어, 그 크랙 또는 결함의 진전이 억제된다.
또한, 반도체 소자(10)의 이면(10B)에서의 관통 전극(12)의 주변부가 상기 수지층(15)으로 피복되는 것에 의해, 반도체 소자(10)의 관통 구멍으로서의 구멍부(H3)가 상기 반도체 소자(10)의 파괴의 기점이 되는 것이 방지된다.
또한, 반도체 소자(10)의 이면(10B)에서의 수지층(15)의 피복 영역이 부분적이기 때문에, 반도체 소자(10)의 이면 전체를 수지층으로 덮은 경우에 비해서, 수지층(15)의 경화에 수반되는 수축 압력이 작고, 반도체 웨이퍼에 부과되는 부하가 경감된다.
이와 같이, 상기 반도체 장치의 제조 방법에 의하면, 부분적으로 배치되는 수지층(15)에 의해서 반도체 소자(10)가 효율적으로 보강되고, 이에 따라, 반도체 소자(10)의 강도의 향상이 도모된다. 즉, 상기 제조 방법에 의하면, 높은 강도와 높은 신뢰성을 갖는 반도체 장치(1)를 제조할 수 있다.
또, 본 발명은, 상기 실시예에 한정되지 않고, 여러 가지의 변경이 가능하다. 예컨대, 상기 실시예에서는, 관통 전극(12)의 형상에 대하여 능동면(10A)측의 제 1 전극부(12A)와 이면(10B)측의 제 2 전극부(12B)에서의 크기가 상이하지만, 상기 제 1 전극부(12A)와 상기 제 2 전극부(12B)가 동일한 형상이라도 좋고, 본 발명은, 여러 가지의 관통 전극을 구비한 반도체 장치에 적용 가능하다.
다음에, 상술한 제조 방법에 의해서 획득된 반도체 장치(1)에 대하여 설명한다.
도 11(a)은 반도체 장치(1)를 나타낸 평면도이다. 도 11(b)은 도 11(a)의 A-A선 화살표에 따른 상기 반도체 장치(1)의 측단면도이다.
도 11(a) 및 도 11(b)에 도시하는 바와 같이 상기 반도체 장치(1)는, 직사각형의 소자 기판으로 이루어지는 반도체 소자(10)와, 이 반도체 소자(10)에 마련된 복수의 관통 전극(12)을 구비하고 있다. 상기 반도체 소자(10)는, 실리콘 웨이퍼(100)(반도체 웨이퍼)를 다이싱에 의해서 절단한 실리콘으로 이루어지고, 트랜지스터나 메모리 소자, 그 밖의 전자 소자로 이루어지는 집적 회로(도시하지 않음)가 형성된 상기 반도체 소자(10)의 능동면(10A)과, 이 능동면(10A)의 반대측의 이면 (10B)을 갖는다.
또한, 상기 반도체 소자(10)에는, 상기 관통 전극(12)이 배치되는 구멍부(H3)가 형성되어 있다. 상기 반도체 소자(10)의 상기 구멍부(H3)에는, 상기 관통 전극(12)과 상기 반도체 소자(10)를 전기적으로 절연하는 절연막(20)이 마련되어 있다.
상기 관통 전극(12)은, 반도체 소자(10)를 관통하여 배치되어, 반도체 소자(10)의 능동면(10A) 및 이면(10B)에 대하여 돌출하여 형성되어 있다.
도 11(a)에 도시하는 바와 같이 상기 관통 전극(12)은, 상기 반도체 소자(10)의 4변에 따라서 둘레 방향으로 배열되어 있다. 상기 관통 전극(12)이, 반도체 소자(10) 상의 대향하는 2변만을 따라서 배열되더라도 좋고, 1변만을 따라서 배열되더라도 좋다. 혹은, 반도체 소자(10) 상에 하나의 관통 전극(12)만이 배치되더라도 좋다.
또한, 각 관통 전극(12)은, 원형 또는 직사각형(정방형 형상 등)의 평면 형상을 갖고, 능동면(10A)측의 전극이 이면(10B)측의 전극에 비해서 크다.
또한, 상기 관통 전극(12)은, 전극 패드(16)를 포함하고, 반도체 소자(10) 상에 마련된 상기 집적 회로에 전기적으로 접속되어 있다. 반도체 소자(10)의 능동면(10A)측과 이면(10B)측이 상기 관통 전극(12)을 거쳐서 도통 가능하다.
상기 반도체 소자(10)의 이면(10B)에는, 상기 반도체 소자(10)의 측벽(10C) 및 모서리부(10D, 10E)와, 상기 관통 전극(12)의 주변부를 포함하는 반도체 소자(10)의 이면(10B)에서의 가장자리 둘레 부근을 선택적으로 피복하는, 수지층(15)이 마련되어 있다.
상기 수지층(15)은, 상기 관통 전극(12)이 마련되지 않는 영역인 반도체 소자(10)의 중앙부를 덮고 있지 않다. 반도체 소자(10)의 이면(10B) 전체를 수지층(15)으로 덮은 경우에 비하여, 수지층(15)이 경화할 때의 수축 압력이 작다.
도 11(b)에 도시하는 바와 같이 상기 수지층(15)은, 예컨대 감광성 폴리이미드 수지로 이루어져, 상기 관통 전극(12)의 주변부로부터 상기 반도체 소자(10)의 이면(10B)측의 가장자리 단부, 상기 반도체 소자(10)의 측벽부(10C)로부터 상기 반도체 소자(10)의 능동면(10A)측의 가장자리 단부까지를 연속적으로 덮고 있다. 또한, 상기 수지층(15)은, 상기 이면(10B)에서 돌출한 관통 전극(12)의 측부에 밀착하고 있다.
이와 같이, 상기 반도체 장치(1)에 의하면, 반도체 소자(10)의 이면(10B)에서 돌출한 관통 전극(제 2 전극부(12B))(12)의 주변부가 상기 수지층(15)으로 피복되어 있는 것에 의해, 반도체 소자(10)에 마련된 상기 구멍부(H3)가 상기 반도체 소자(10)의 파괴의 기점이 되는 것이 방지되어, 관통 전극(12)을 갖는 반도체 소자(10)의 강도의 향상이 도모된다.
또한, 수지층(15)에 의해서 반도체 장치(1)의 측벽(10C) 및 모서리(10D, 10E)가 선택적으로 보강되므로, 개별 분리에 따라 그 측벽(10C) 또는 모서리(10D, 10E)에 형성된 결함 또는 크랙의 진전이 억제되어, 강도의 향상이 도모된다.
또한, 반도체 소자(10)의 일면 전체를 수지층으로 덮은 경우에 비해서, 수지층(15)의 경화에 수반되는 수축 압력이 작고, 반도체 소자(10)에 부과되는 부하가 경감된다.
다음에 상기 반도체 장치(1)를 복수 개 갖는 적층 반도체 장치(2)에 대하여 설명한다. 도 12는, 상기 적층 반도체 장치(2)를 모식적으로 나타낸 단면도이다.
도 12에 도시하는 바와 같이 상기 적층 반도체 장치(2)는, 복수의 반도체 장치(1)를 갖고, 상기 복수의 반도체 장치(1)가 서로 적층되어 있다. 구체적으로는, 제 1 반도체 장치(1) 상에 제 2 반도체 장치(1)가 배치되고, 제 2 반도체 장치(1) 상에 제 3 반도체 장치(1)가 배치되어 있다. 제 1 반도체 장치(1)의 이면측의 전극(제 2 전극(12B))과 제 2 반도체 장치(1)의 능동면측의 전극(제 1 전극(12A))이 솔더층(70)을 거쳐서 접속되어 있다. 마찬가지로, 제 2 반도체 장치(1)의 이면측의 전극(제 2 전극(12B))과 제 3 반도체 장치(1)의 능동면측의 전극(제 1 전극(12A))이 솔더층(70)을 거쳐서 접속되어 있다.
반도체 장치(1)를 적층하는 방법으로서는, 예컨대, 열원을 갖는 본딩 툴(bonding tool)을 이용하여, 상기 솔더층(70)을 용융 및 고화(경화)시키는 것에 의해 반도체 장치(1)끼리를 접합하는 방법을 들 수 있다. 반도체 장치(1)끼리의 사이에 절연성의 언더필(underfill)(도시하지 않음)을 충전하는 것에 의해, 적층 반도체 장치(2)의 강도를 향상시키는 것도 가능하다.
반도체 장치(1)의 적층은, 한 층씩 복수 회에 나누어 실행하여도 좋고, 리플로우 장치 등을 이용하여 일괄적으로 실행하여도 좋다.
반도체 장치(1)의 적층 시에, 솔더층(70)이 용융하여 유동하는 경우가 있지만, 관통 전극(제 2 전극부(12B))(12)의 주변부가 수지층(15)으로 피복되어 있는 것에 의해, 반도체 소자(10)를 구성하는 실리콘과 상기 솔더층(70)이 직접 접촉하는 것이 방지되어, 단락 등의 전기적 불량이 회피된다.
상기 구성의 적층 반도체 장치(2)에 의하면, 강도가 높은 반도체 장치(1)를 갖기 때문에, 신뢰성의 향상이 도모된다.
또, 본 발명의 적층 반도체 장치는, 상기 반도체 장치(1)가 복수 적층된 형태로 한정되지 않고, 예컨대 상기 반도체 장치(1) 상에 다른 반도체 칩 등이 적층된 형태에도 적용된다.
다음에, 반도체 장치(1)를 구비한 회로 기판에 대하여 설명한다. 도 13은, 회로 기판의 개략 구성을 나타내는 사시도이다.
도 13에 도시하는 바와 같이 회로 기판(150)에는, 복수의 반도체 장치(1)(도 12 참조)가 적층되거나, 또는 반도체 장치(1) 상에 다른 반도체 칩이 적층된, 적층체(적층 반도체 장치)(2)가 탑재되어 있다.
회로 기판(150)은, 예컨대 유리 에폭시 기판 등의 유기계 기판으로 이루어지고, 상기 적층체(2)에 추가하여, 동(銅) 등으로 이루어지는 배선 패턴(도시하지 않음)과 전극 패드(도시하지 않음)를 갖는 회로를 포함한다. 적층체(2)와 상기 전기 패드가 전기적으로 접속되고, 회로 기판(150) 상에 상기 적층체(2)가 실장되어 있다.
상기 구성의 회로 기판(150)에 의하면, 신뢰성이 높은 적층체(2)를 구비하므로, 높은 강도와 높은 신뢰성을 얻을 수 있다.
다음에, 전자 기기에 대하여 설명한다. 도 14는, 본 발명의 일실시예를 나 타내는 전자 기기로서의, 휴대 전화기(300)를 나타낸 것이다. 상기 휴대 전화기(300)의 내부에, 상기 회로 기판(150)이 배치되어 있다.
상기 구성의 휴대 전화기(300)에 의하면, 신뢰성이 높은 회로 기판(150)을 구비하므로, 높은 강도와 높은 신뢰성을 얻을 수 있다.
본 발명의 전자 기기는, 상기 휴대 전화기(300)에 한정되지 않는다. 여러 가지의 전자 기기에 적용할 수 있다. 이러한 전자 기기로서는, 예컨대, 액정 프로젝터, 멀티미디어에 대응하는 퍼스널 컴퓨터(PC) 및 엔지니어링 워크스테이션(EWS), 페이저, 워드 프로세서, 텔레비젼, 뷰파인더형 또는 모니터 직시형의 비디오 테이프 레코더, 전자 수첩, 전자 탁상 계산기, 차량용 네비게이션 장치, POS 단말, 터치 패널을 구비한 장치 등을 들 수 있다.
본 발명에 의하면, 관통 전극 구조를 가진 반도체 소자의 강도를 향상시킬 수 있는, 반도체 장치의 제조 방법, 반도체 장치, 적층 반도체 장치, 회로 기판, 및 전자 기기가 제공된다.

Claims (13)

  1. 반도체 장치의 제조 방법으로서,
    도전 재료가 매립된 복수의 반도체 소자부를 포함하는 반도체 웨이퍼를, 접착층을 사이에 두고 지지체에 접착하는 공정과,
    상기 반도체 웨이퍼를 얇게 하는 것에 의해, 상기 복수의 반도체 소자부를 관통하고, 또한 상기 도전 재료로 이루어지는 관통 전극을 형성하는 공정과,
    상기 지지체를 남겨 놓고 상기 반도체 웨이퍼를 절단하여, 상기 반도체 웨이퍼를 상기 복수의 반도체 소자부로 분할하는 공정과,
    상기 반도체 웨이퍼의 절단으로 형성된 상기 복수의 반도체 소자부의 측벽부와 모서리부를 선택적으로 피복하는 수지층을 형성하는 공정과,
    상기 지지체로부터 상기 반도체 소자부를 박리하는 공정
    을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 수지층을 형성하는 공정은,
    상기 반도체 웨이퍼의 절단으로 형성된 상기 복수의 반도체 소자끼리의 간극(間隙)을 포함하는 상기 반도체 웨이퍼 상의 선택 영역에 수지를 배치하는 공정과,
    상기 간극에 매립된 상기 수지를 분단하는 공정을 갖는 것을 특징으로 하는
    반도체 장치의 제조 방법.
  3. 제 2 항에 있어서,
    상기 수지를 분단하는 공정에서는, 포지티브형의 감광성 수지인 상기 수지를 노광 및 현상하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 수지층은 상기 관통 전극의 주변부를 더 피복하도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 반도체 소자부를 박리하는 공정에서는, 상기 접착제의 점착성을 저하시키는 자외선을 상기 접착제에 조사하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 반도체 장치로서,
    반도체 소자와,
    상기 반도체 소자를 관통하는 관통 전극과,
    상기 반도체 소자의 측벽을 선택적으로 피복하는 수지층
    을 구비한 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 수지층은 상기 반도체 소자의 모서리를 선택적으로 더 피복하는 것을 특징으로 하는 반도체 장치.
  8. 제 6 항에 있어서,
    상기 관통 전극은 상기 반도체 소자의 능동면 및 그 이면의 각각에 대하여 돌출하여 형성되고,
    상기 수지층은 상기 반도체 소자의 상기 이면에서의 상기 관통 전극의 주변부를 선택적으로 더 피복하는 것
    을 특징으로 하는 반도체 장치.
  9. 청구항 6에 기재된 반도체 장치를 복수 구비하고,
    상기 복수의 반도체 장치가 서로 적층되어 있는 것
    을 특징으로 하는 적층 반도체 장치.
  10. 청구항 6에 기재된 반도체 장치를 구비한 것을 특징으로 하는 회로 기판.
  11. 청구항 9에 기재된 적층 반도체 장치를 구비한 것을 특징으로 하는 회로 기판.
  12. 청구항 10에 기재된 회로 기판을 구비한 것을 특징으로 하는 전자 기기.
  13. 청구항 11에 기재된 회로 기판을 구비한 것을 특징으로 하는 전자 기기.
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