KR100682158B1 - 반도체 장치, 반도체 장치의 제조 방법, 회로 기판 및전자기기 - Google Patents

반도체 장치, 반도체 장치의 제조 방법, 회로 기판 및전자기기 Download PDF

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Abstract

본 발명은 반도체 장치로서, 능동면과 이면(裏面)을 갖는 반도체 기판과, 상기 능동면에 형성된 집적 회로와, 상기 반도체 기판을 관통하고, 상기 능동면 및 상기 이면으로부터 돌출되는 관통 전극과, 상기 반도체 기판의 능동면에 마련되고, 상기 능동면으로부터 돌출된 상기 관통 전극의 일부분의 높이보다 큰 두께를 가지며, 상기 관통 전극의 적어도 일부를 노출하는 개구를 가진 제 1 수지층과, 상기 제 1 수지층 상에 마련되고, 상기 개구를 통해 상기 관통 전극에 접속되는 배선층과, 상기 배선층에 접속되는 외부 접속 단자를 구비하고 있다.

Description

반도체 장치, 반도체 장치의 제조 방법, 회로 기판 및 전자기기{SEMICONDUCTOR DEVICE, METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE, CIRCUIT BOARD AND ELECTRONIC INSTRUMENT}
도 1은 본 발명의 반도체 장치의 측단면도,
도 2는 반도체 장치의 제조 공정의 설명도,
도 3은 반도체 장치의 제조 공정의 설명도,
도 4는 반도체 장치의 제조 공정의 설명도,
도 5는 반도체 장치의 제조 공정의 설명도,
도 6은 반도체 장치의 제조 공정의 설명도,
도 7은 반도체 장치의 제조 공정의 설명도,
도 8은 반도체 장치의 제조 공정의 설명도,
도 9는 반도체 장치의 제조 공정의 설명도,
도 10은 반도체 장치의 제조 공정의 설명도,
도 11은 반도체 장치의 제조 공정의 설명도,
도 12는 반도체 장치의 제조 공정의 설명도,
도 13은 반도체 장치의 제조 공정의 설명도,
도 14는 반도체 장치의 제조 공정의 설명도,
도 15는 반도체 장치의 제조 공정의 설명도,
도 16은 반도체 장치의 제조 공정의 설명도,
도 17은 반도체 장치의 다른 실시예를 도시하는 도면,
도 18은 반도체 장치를 구비한 회로 기판을 도시하는 도면,
도 19는 상기 회로 기판을 구비한 전자기기를 도시하는 도면.
도면의 주요 부분에 대한 부호의 설명
1 : 반도체 장치 10 : 반도체 기판
12 : 관통 전극 15 : 전극
18 : 수지층 21 : 배선층
본 발명은 반도체 장치, 반도체 장치의 제조 방법, 회로 기판 및 전자기기에 관한 것이다.
최근, 휴대 전화기, 노트북형 퍼스널 컴퓨터, PDA(Personal data assistance) 등의 휴대형 전자기기에서는, 소형화나 경량화에 대한 요구에 따라, 내부에 마련되는 반도체 장치 등의 각종 전자 부품의 소형화가 도모되고 있다. 이러한 배경 하에, 반도체 장치의 3차원 실장 기술이 제안되어 있다. 이러한 3차원 실장 기술은 동일한 기능을 가진 반도체 장치끼리, 또는 다른 기능을 갖는 반도체 장치를 적층하는 기술이다. 예컨대, 일본 공개 특허 공보 제2003-282819호는 관통 전극을 가진 반도체 장치를 복수 적층하여, 최하층으로 되는 반도체 장치를 인터포저 기판 상에 실장하여, 재배치 배선을 실행하는 것에 의해 기판 상에 실장하는 기술을 개시하고 있다.
그런데, 상기 기판 상에 실장하는 반도체 장치의 적층체에 있어서도, 보다 작고 얇게 하고자 하는 요구가 있으므로, 이러한 요구에 따르도록, 더욱 더 개선이 요구되고 있다.
본 발명은 상기 사정을 감안하여 이루어진 것으로, 그 목적으로 하는 바는 관통 전극을 구비하여 3차원 실장을 가능하게 한 반도체 장치에 대하여, 한층 더한 소형화, 박형화를 가능하게 한 반도체 장치, 반도체 장치의 제조 방법, 회로 기판 및 이 회로 기판을 구비한 전자기기를 제공하는 것이다.
본 발명자는 상기 과제를 해결하기 위해서 예의 연구한 결과, 이하의 지식을 얻었다.
상기 반도체 장치의 적층체는 최하층의 반도체 장치를 실장하는 인터포저 기판을 없앰으로써 박형화를 도모할 수 있다. 그리고, 인터포저 기판을 필요없게 하 기 위해서는, 반도체 기판으로부터 돌출된 관통 전극에 접속하는 배선층을 형성하고, 반도체 장치의 재배선화를 실행하여, 반도체 장치의 박형화를 도모하는 방법이 고려된다. 그러나, 그 경우에는, 상기 관통 전극과 상기 반도체 기판 사이의 단차(段差)에 의해, 상기 배선층에 단선이 생기기 쉬워진다고 하는 새로운 문제가 발생되어 버린다.
그래서, 반도체 기판 상에 수지층을 마련함으로써 상기 단차를 작게 하여, 배선층을 단선하는 것을 고려한 결과, 본 발명을 완성시켰다.
본 발명의 반도체 장치는, 능동면과 이면(裏面)을 갖는 반도체 기판과, 상기 능동면에 형성된 집적 회로와, 상기 반도체 기판을 관통하고, 상기 능동면 및 상기 이면으로부터 돌출되는 관통 전극과, 상기 반도체 기판의 능동면에 마련되고, 상기 능동면으로부터 돌출된 상기 관통 전극의 일부분의 높이보다 큰 두께를 갖고, 상기 관통 전극의 적어도 일부를 노출하는 개구를 갖는 제 1 수지층과, 상기 제 1 수지층 상에 마련되고, 상기 개구를 통해 상기 관통 전극에 접속하는 배선층과, 상기 배선층에 접속하는 외부 접속 단자를 구비하고 있다.
본 발명의 반도체 장치에 의하면, 제 1 수지층이 마련되는 것에 의해, 배선층을 형성할 때에, 상기 개구의 높이가, 예컨대, 반도체 기판과 관통 전극 사이에 발생하는 단차보다 낮은 경우에는, 상기 개구에 의해 상기 관통 전극과 상기 배선 사이의 단선이 방지되게 된다. 또한, 예컨대, 제 1 수지층에 마련된 개구가 테이퍼 형상으로 되어있는 경우, 상기 배선층이 테이퍼 형상에 따라 매끄럽게 형성됨으로써, 또한 단선하지 않으면서 상기 관통 전극에 접속된 것으로 된다.
또한, 제 1 수지층이 마련됨으로써, 반도체 장치를 기판 상에 실장했을 때에 외부 접속 단자 및 배선층에 외력이 걸린 경우에도, 상기 제 1 수지층이 응력 완화층으로서 기능하여, 배선층과 관통 전극의 접속부에 대한 힘을 완화하게 된다. 따라서, 이 접속부에서의 접속 신뢰성이 높게 된다.
또한, 관통 전극에 접속되는 외부 접속 단자를 구비함으로써, 인터포저 기판을 이용하지 않고 반도체 장치에 재배치 배선이 형성되게 된다. 따라서, 반도체 장치는 인터포저 기판이 불필요하게 되어, 추가적인 소형화, 박형화가 도모되게 된다.
또한, 상기 반도체 장치는 제 2 수지층을 구비하고 있고, 상기 제 2 수지층은 상기 제 1 수지층상에 마련되어, 상기 배선층의 두께보다 큰 두께를 갖고, 상기 제 1 수지층의 두께보다 작은 두께를 갖고, 상기 배선층에서의 상기 외부 접속 단자가 접속되는 부분을 노출시키는 것이 바람직하다.
이와 같이하면, 제 2 수지층은 상기 외부 접속 단자에 접속되는 배선층을 노출하고 있으므로, 외부 접속 단자를 형성할 때에, 상기 제 2 수지층을 격벽으로서 이용할 수 있다. 또한, 상기 배선층을 덮는 제 2 수지층을 구비하고 있으므로, 배선층을 보호할 수 있다. 그리고, 상기 제 2 수지층이 상기 제 1 수지층보다 얇게 형성되어 있으므로, 제 2 수지층의 막 응력을 작게 할 수 있어서, 반도체 기판에 발생하는 휨을 완화할 수 있다.
또한, 상기 반도체 장치에 있어서, 상기 제 2 수지층은, 평면적으로 보아, 상기 제 1 수지층의 내측 영역에 형성되어 있는 것이 바람직하다.
이와 같이하면, 제 1 수지층 상에 형성되는 제 2 수지층의 면적이 작아져서, 반도체 기판에 발생하는 휨을 더 작게 할 수 있다.
또한, 상기 반도체 장치는 제 3 수지층을 구비하고 있고, 상기 제 3 수지층은 상기 반도체 기판의 이면 상에 마련되어, 적어도 상기 관통 전극의 단면을 노출시키고 있는 것이 바람직하다.
이와 같이하면, 반도체 기판의 이면에 제 3 수지층이 마련되어 있으므로, 반도체 기판의 능동면에 형성한 제 1 수지층 및 제 2 수지층에 의해 반도체 기판에 발생하는 휨을 완화할 수 있다. 또한, 상기 제 3 수지는 적어도 관통 전극의 일부를 노출하고 있으므로, 상기 이면 쪽의 관통 전극에 접속하는 것에 의해 반도체 장치를 적층할 수 있다.
또한, 상기 반도체 장치에 있어서는, 상기 반도체 기판의 이면에 돌출된 상기 관통 전극에는, 다른 반도체 장치 또는 전자 부품이 접속되어 있는 것이 바람직하다.
이와 같이 하면, 인터포저 기판을 필요로 하지 않는 반도체 장치에, 다른 반도체층이나 전자 부품이 적층되어 있으므로, 소형이면서 고밀도로서 고기능을 갖는 반도체 장치가 된다.
또한, 상기 반도체 장치는 상기 반도체 기판의 이면에 돌출된 상기 관통 전극에 접속되는 제 2 배선층을 갖는 것이 바람직하다.
이와 같이하면, 상기 반도체 기판의 이면 쪽에 돌출된 관통 전극에 접속하는 제 2 배선층을 갖고 있으므로, 예컨대, 이 제 2 배선층을 여러 가지로 배치시키는 것에 의해 반도체 장치 상에 실장 가능한 반도체 장치 및 전자 부품 선택의 자유도를 향상시킬 수 있다.
또한, 상기 반도체 장치는 상기 이면에 실장된 다른 반도체 장치 또는 전자 부품을 밀봉하는 수지를 구비하는 것이 바람직하다.
이와 같이하면, 수지층에 의해 밀봉하는 것에 의해, 반도체 장치에 실장된 다른 반도체 장치 또는 전자 부품을 확실히 유지할 수 있어, 반도체 장치의 신뢰성을 향상시킬 수 있다.
본 발명의 회로 기판은 상기 반도체 장치를 구비하고 있다.
본 발명의 회로 기판에 의하면, 인터포저 기판을 사용하지 않고 회로 기판에 실장할 수 있고, 재배선부에서의 단선을 방지하여, 박형화 및 고밀도화가 도모된 반도체 장치를 구비하고 있으므로, 이 반도체 장치를 구비한 회로 기판자체도 소형으로 신뢰성이 높게 된다.
본 발명의 전자기기는 상기 회로 기판을 구비하고 있다.
본 발명의 전자기기에 의하면, 상기 소형으로 신뢰성이 높은 회로 기판을 구비하고 있으므로, 이 회로 기판을 구비한 전자기기는 소형으로 신뢰성이 높게 된다.
본 발명의 반도체 장치의 제조 방법은 집적 회로를 갖는 능동면과, 이면을 갖는 반도체 기판을 준비하고, 상기 반도체 기판을 통하여 상기 능동면 및 상기 이면으로부터 돌출되는 관통 전극을 형성하고, 상기 능동면 쪽으로부터 돌출된 관통 전극의 높이보다 큰 두께를 갖고, 상기 관통 전극의 적어도 일부를 노출하는 개구 를 갖는 제 1 수지층을 형성하며, 상기 개구를 통해 상기 제 1 전극에 접속하는 배선층을 형성하고, 상기 배선층에 접속하는 외부 접속 단자를 형성한다.
본 발명의 반도체 장치의 제조 방법에 의하면, 상기 개구의 높이가, 예컨대, 능동면 쪽으로 돌출된 관통 전극과 반도체 기판의 단차보다 낮게 형성된 경우에는, 상기 개구에 의해 상기 관통 전극과 상기 배선 사이의 단선을 방지할 수 있다. 또한, 예컨대, 제 1 수지층에 마련된 개구를 테이퍼 형상으로 하면, 배선층이 테이퍼 형상을 따라 매끄럽게 제 1 배선과 접속될 수 있다. 따라서, 반도체 기판과 관통 전극 사이에 발생하는 요철에 의해, 배선층의 단선을 방지할 수 있다.
또한, 상기 배선층에 접속하는 외부 접속 단자를 형성하고 있으므로, 반도체 장치를 기판 상에 실장했을 때에 외부 접속 단자에 외력이 가해진 경우에도, 제 1 수지층이 응력 완화층으로서 기능하게 된다. 따라서, 배선층과 관통 전극의 접속부에서의 접속 신뢰성을 향상시킬 수 있다.
또한, 관통 전극에 접속하는 외부 접속 단자를 형성하는 것으로, 인터포저 기판을 이용하지 않고, 반도체 장치에 재배치 배선을 형성할 수 있다. 따라서, 인터포저 기판이 불필요하게 되어, 반도체 장치의 소형화, 박형화를 도모할 수 있다.
또한, 상기 반도체 장치의 제조 방법에 있어서는, 상기 반도체 기판으로서 반도체 웨이퍼를 이용하여, 상기 반도체 웨이퍼 상에 복수의 상기 반도체 장치를 형성한 후, 상기 반도체 웨이퍼를 상기 반도체 장치마다 절단하는 것이 바람직하다.
이와 같이하면, 하나의 반도체 웨이퍼 상에 복수의 반도체 장치를 형성한 후 , 절단하는 것에 의해 개별 분리된 반도체 장치를 형성할 수 있으므로, 반도체 장치의 생산성을 향상시킬 수 있다.
또한, 상기 반도체 장치의 제조 방법에 있어서는, 상기 제 1 수지층을 상기 반도체 기판의 절단 부분에 중첩되지 않도록 형성하는 것이 바람직하다.
이와 같이하면, 상기 제 1 수지층이 절단 부분에 형성되어 있지 않기 때문에, 반도체 장치를 개별 분리할 때의 상기 제 1 수지층의 박리를 방지할 수 있다.
또한, 상기 반도체 장치의 제조 방법에 있어서는, 상기 관통 전극을 형성하는 공정에 있어서, 상기 능동면에 형성된 상기 집적 회로의 도전부에 통하는 구멍을, 상기 반도체 기판의 능동면에 형성하고, 상기 구멍 내에 도전부를 형성하고, 상기 반도체 기판을 이면 쪽으로부터 박후(薄厚) 가공을 함으로써, 관통 전극을 형성하는 것이 바람직하다.
예컨대, 반도체 기판에 관통 구멍을 형성하고, 관통 전극을 형성하는 경우, 반도체 기판이 얇으면 부서질 우려가 있다. 그래서, 본 발명을 채용하면, 반도체 기판에 구멍을 형성한 후, 이 구멍에 도전부를 형성하고, 이면 쪽으로부터 반도체 기판을 얇게 하여 관통 전극을 형성하고 있으므로, 관통 전극을 구비하고, 반도체 기판이 부서지는 것이 방지된 소형의 반도체 장치를 획득할 수 있다.
또한, 상기 반도체 장치의 제조 방법에 있어서는, 상기 반도체 기판의 이면에, 적어도 상기 관통 전극을 노출시키는 제 3 수지층을 형성하는 것이 바람직하다.
이와 같이하면, 상기 반도체 기판의 이면에 형성한 제 3 수지층에 의해, 상 기 능동면에 형성한 상기 제 1 수지층의 막 응력을 억제함으로써 반도체 기판 및 반도체 웨이퍼의 휨을 완화할 수 있다.
또한, 상기 반도체 장치의 제조 방법에 있어서는, 상기 제 3 수지층을 형성하는 것에 있어서, 감광성 수지를 이용하여 노광, 현상하는 것에 의해, 상기 이면으로 돌출된 관통 전극을 적어도 노출시키는 개구를 형성하고, 상기 개구를 형성한 후, 용해시킨 수지의 유동에 의해 상기 관통 전극과 상기 제 3 수지층을 접촉시켜, 상기 감광성 수지를 경화하는 것이 바람직하다.
이와 같이하면, 상기 관통 전극을 적어도 노출시키는 개구를 형성하고 있으므로, 상기 관통 전극의 형상이 작은 경우에도, 상기 제 3 수지층을 형성할 때의 관통 전극에 대한 정렬을 용이하게 할 수 있다. 또한, 제 3 수지층을 경화시키기 전에, 용해한 제 3 수지층의 유동에 의해 제 3 수지층과 관통 전극을 접촉시키고, 그 후에 제 3 수지층을 경화한다. 따라서, 예컨대, 반도체 장치를 적층할 때에, 관통 전극 사이에 마련된 납재가 아래로 늘어진 경우에도, 상기 제 3 수지층에 의해 반도체 기판에 직접 접촉되지 않기 때문에, 단락을 방지할 수 있다.
또한, 상기 반도체 장치의 제조 방법에 있어서는, 상기 제 3 수지층을 형성하는 것에 있어서, 상기 제 3 수지로 상기 관통 전극을 덮도록 하여 도포한 후, 플라스마 처리에 의해 상기 관통 전극을 노출시키는 것이 바람직하다.
이와 같이하면, 상기 제 3 수지를 형성할 때에, 상기 반도체 장치와 정렬할 필요가 없으므로, 제조 공정을 간략화할 수 있다. 또한, 상술한 경우와 마찬가지로, 상기 제 3 수지층에 의해, 반도체 장치의 적층 시에 있어서의 단락을 방지할 수 있다.
또한, 상기 반도체 장치의 제조 방법에 있어서는, 상기 제 3 수지층을 형성하는 것에 있어서, 폴리머 필름으로 상기 관통 전극을 덮고, 그 상태로 가열함과 동시에 압착하고, 상기 폴리머 필름에, 상기 이면 쪽으로부터 돌출된 관통 전극을 관통시키는 것이 바람직하다.
이와 같이하면, 상기 제 3 수지를 형성할 때에, 상기 반도체 장치와 정렬할 필요가 없으므로, 제조 공정을 간략화할 수 있다. 또한, 상술한 경우와 마찬가지로, 상기 제 3 수지층에 의해, 반도체 장치의 적층 시에 있어서의 단락을 방지할 수 있다.
(실시예)
이하, 본 발명의 반도체 장치, 반도체 장치의 제조 방법, 회로 기판 및 전자기기에 대하여 설명한다.
우선, 본 발명의 반도체 장치에 대하여 설명한다.
도 1은 본 발명의 반도체 장치(1)를 나타내는 도면이다. 도 1에 나타내는 바와 같이, 반도체 장치(1)는 실리콘 웨이퍼를 절단한 실리콘 기판으로 이루어지는 반도체 기판(10)과, 트랜지스터나 메모리 소자, 그 밖의 전자 소자로 이루어지는 집적 회로(도시하지 않음)가 형성된 상기 반도체 기판(10)의 능동면(10A)과, 이 능동면(10A)의 반대측의 이면(10B)을 관통하는 관통 전극(12)을 구비하고 있다. 본 실시예에 있어서의 관통 전극(30)은, 능동면측의 단자 부분의 외형이 이면 쪽의 단 자 부분의 외형에 비해 크고, 평면적으로 보아 원형 형상 또는 정방형 형상 등으로 형성된 것이다. 또한, 상기 반도체 기판(10)에는, 상기 관통 전극(12)을 형성하기 위한 구멍부(12H)가 형성되어 있다.
상기 구멍부(12H)에는 절연막(13)이 마련되어 있고, 상기 관통 전극(12)과 상기 반도체 기판(10)을 전기적으로 절연하도록 되어 있다. 또, 이하의 설명에 있어서, 상기 능동면(10A) 쪽으로 돌출된 관통 전극(12)을 제 1 전극부(12A)로 하고, 상기 이면(10B) 쪽으로 돌출된 관통 전극(12)을 제 2 전극부(12B)로 한다.
상기 반도체 기판(10)의 능동면(10A) 상에는 하지층(下地層)(11)이 마련되어 있다. 하지층(11)은, 예컨대, 산화 규소(SiO2) 등의 절연성 재료에 의해 형성되어 있다. 또한, 하지층(11) 상에는 전극(15)이 마련되고, 그 전극(15)이 마련된 영역 이외의 영역에는 제 1 절연층(14)이 마련되어 있다. 또한, 상기 전극(15)은 관통 전극(12)의 상기 제 1 전극부(12A)와 전기적으로 접속되어 있다.
또한, 상기 능동면(10A)으로부터 상기 제 1 전극부(12A)의 상면까지의 높이는 20㎛ 미만으로 되어있는 것이 바람직하다.
그리고, 상기 능동면(10A) 쪽의 상기 반도체 기판(10) 상에는, 상기 능동면(10A) 쪽으로 돌출된 상기 제 1 전극부(12A)의 높이보다 두껍고(본 실시예에서는, 20㎛), 폴리이미드 수지 등의 감광성 수지로 이루어지는 제 1 수지층(18)이 형성되어 있다.
상기 제 1 수지층(18)에는, 상기 능동면(10A) 쪽으로 돌출된 제 1 전극부 (12A)의 상면의 적어도 일부를 노출하는 개구(18H)가 형성되어 있다. 또한, 상기 개구(18H)는 상기 제 1 전극부(12A)로 향하여 내경이 좁아지는 테이퍼 형상으로 되어있다. 그리고, 상기 제 1 수지층(18) 상에는, 상기 개구(18H)를 통해, 상기 제 1 전극부(12A)에 접속하는 배선층(21)이 형성되어 있다. 따라서, 상기 배선층(21)은 테이퍼 형상에 따라 매끄럽게 형성됨으로써, 상기 반도체 기판(10)과 상기 제 1 전극부(12A) 사이의 단차에 의한 배선층(21)의 단선을 방지하도록 되어 있다.
상기 제 1 수지(18) 상에는, 상기 배선층(21)의 두께보다 두껍고, 상기 제 1 수지층(18)보다 얇은 제 2 수지층(22)이 형성되어 있다. 상기 제 2 수지층(22)은 상기 제 1 수지(18) 상에 마련된 상기 배선층(21)을 덮도록 되어 있어서, 외력으로부터 상기 배선층(21)을 보호할 수 있다. 그리고, 상기 제 2 수지층(22)을 상기 제 1 수지층(18)보다 얇게 하는 것에 의해, 제 2 수지층(22)의 막 응력을 작게 할 수 있어, 반도체 기판(10)의 휨을 완화하도록 하고 있다.
또한, 상기 제 2 수지층(22)은 후술하는 외부 접속 단자에 접속하는 부분을 노출시킨 상태로 되어있다. 그리고, 상기 제 2 수지층(22)으로부터 노출된 배선층(21) 상에는, 솔더볼(외부 접속 단자)(23)이 마련되어 있다. 또, 상기 제 2 수지층(22)은 솔더볼(23)을 형성할 때의 격벽으로서 이용할 수 있는 정도의 두께로 형성되어 있는 것이 바람직하다.
또한, 상기 솔더볼(23)은 상기 배선층(21)을 사이에 두고 상기 관통 전극(12)에 접속하는 것에 의해, 상기 반도체 기판(10)의 능동면(10A) 상에 마련된 집적 회로에 전기적으로 접속되어 있다.
따라서, 상기 솔더볼(23) 및 상기 배선층(21)에 의해, 상기 반도체 기판(10)에 마련된 관통 전극(12)에 대하여 재배치 배선을 형성하는 것으로, 반도체 장치(1)의 실장성을 향상시키도록 되어 있다.
또한, 반도체 기판(10)의 이면(10B) 쪽에는, 적어도 상기 제 2 전극부(12B)의 단면을 노출시키는 제 3 수지층(24)이 형성되어 있다. 상기 제 3 수지층(24)은 상술한 제 1 수지층(18)과 같은 폴리이미드 수지로 이루어져 있다. 또, 상기 제 3 수지층(24)은 상기 반도체 기판(10)의 능동면(10A) 쪽에 형성한 제 1 수지층(18) 및 제 2 수지층(22)에 의해 반도체 기판(10)에 발생하는 휨을 완화하도록 되어 있다. 또한, 본 실시예에서는, 상기 관통 전극(12)이 상기 제 3 수지층(24)을 관통하고 있으므로, 상기 제 3 수지층(24)이 상기 관통 전극(12)의 측면부와 밀착하여 형성되도록 되어 있다. 따라서, 반도체 기판(10)을 절연하고 있으므로, 상기 반도체 장치(1)에 후술하는 바와 같이 반도체 부품을 실장하는 경우에, 상기 제 3 수지층(24)을 관통한 제 2 전극부(12B)만으로 상기 반도체 부품과 반도체 장치(1)가 접속 가능해지고 있다.
다음에, 도면을 참조하여, 본 발명의 반도체 장치(1)의 제조 방법에 대하여 설명한다. 여기서, 본 실시예에 있어서는, 반도체 장치(1)를 형성하는 데 있어서, W-CSP(Wafer level Chip Scale Package) 기술을 이용함으로써 실리콘 웨이퍼(반도체 웨이퍼) 상에 복수의 반도체 장치(1)를 동시에 일괄적으로 형성하고, 재배치 배선을 형성하여 수지로 밀봉하는 것에 의해, 반도체 장치(1)를 개별 분리하는 제조 방법에 대하여 설명한다. 또, 반도체 장치(1)를 제조하는 중간 공정을 나타내는 도 2 내지 도 12에 있어서는, 도면을 간략화하여, 실리콘 웨이퍼 상에 형성한 하나의 반도체 장치(1)를 나타내고 있다. 또, 이하의 제조 공정의 설명에 이용하는 실리콘 웨이퍼와 반도체 기판(10)은 동일한 것으로 한다.
(관통 전극의 형성 공정)
우선, 도 2에 나타내는 바와 같이, 실리콘 웨이퍼로 이루어지는 반도체 기판(10)의 능동면(10A) 상에 하지층(11)을 형성하고, 그 하지층(11) 상에 전극(15)을 형성한다. 여기서, 반도체 기판(10)의 상기 능동면(10A) 상에는, 예컨대, 트랜지스터, 메모리 소자, 그 밖의 전자 소자를 포함하는 집적 회로(도시하지 않음)가 형성되어 있다. 상기 하지층(11)은 절연층으로서, 실리콘(Si)의 산화막(SiO2)으로 이루어져 있다. 상기 전극(15)은 티탄(Ti), 질화 티탄(TiN), 알루미늄(Al), 동(Cu) 등에 의해 형성되어 있고, 상기 집적 회로와 전기적으로 접속한다. 그리고, 하지층(11) 및 전극(15)을 덮도록, 제 1 절연층(14)을 형성한다.
상기 제 1 절연층(14)은 폴리이미드 수지, 실리콘 변성 폴리이미드 수지, 에폭시 수지, 실리콘 변성 에폭시 수지, 아크릴 수지, 페놀 수지, 벤조시클로부텐(BCB), PBO(polybenzoxazole) 등으로 형성할 수 있다. 혹은, 상기 제 1 절연층(14)은 산화 규소(SiO2), 질화규소(SiN) 등, 절연성이 있다면 그 외의 것으로 형성되어도 좋다.
다음에, 스핀 코트법 등에 의해 포토 레지스트(도시하지 않음)를 상기 제 1 절연층(14) 상의 전면에 도포한다. 그리고, 소정의 패턴이 형성된 마스크를 이용하여 노광 처리가 실행된 후, 현상 처리를 행한다. 이에 따라, 포토 레지스트는 소정 형상으로 패터닝된다.
그리고, 에칭 처리를 실행하여, 전극(15)을 덮는 제 1 절연층(14)의 일부를 제거하여, 개구부를 형성한다. 다음에, 상기 개구부를 형성한 제 1 절연층(14) 상의 포토 레지스트를 마스크로 하여, 건식 에칭을 실행함으로써 전극(15)을 관통하고, 하지층(11) 및 반도체 기판(10)의 일부를 제거한다. 이에 따라, 도 3에 나타내는 바와 같이, 반도체 기판(10)의 능동면(10A) 쪽의 일부에 구멍부(12H)를 형성할 수 있다.
다음에, 도 4에 나타내는 바와 같이, 제 1 절연층(14) 위쪽 및 구멍부(12H)의 내벽 및 바닥면에 절연막(13)을 형성한다. 상기 절연막(13)은 전류 누설의 발생, 산소 및 수분 등에 의한 반도체 기판(10)의 침식 등을 방지하기 위해서 마련되고, PECVD(Plasma Enhanced Chemical Vapor Deposition)을 이용하여 형성한 정규산4에틸(Tetra Ethyl Ortho Silicate : Si(OC2H5)4, 이하에서는, TEOS라고 함), 즉 PE-TEOS 및 오존 CVD를 이용하여 형성한 TEOS, 즉 O3-TEOS, 또는 CVD을 이용하여 형성한 산화 규소(SiO2)를 이용할 수 있다. 또, 절연막(13)은 절연성이 있으면, 다른 것이라도 좋고, 수지여도 좋다. 또, 간단하게 하기 위해, 제 1 절연층(14) 상에 마련된 절연막(13)은 그 도시가 생략되어 있다. 그리고, 전극(15) 상에 마련된 절연막(13) 및 제 1 절연층(14)을 에칭에 의해 제거한다.
다음에, 도 5에 나타내는 바와 같이, 전기 화학 도금(ECP)법을 이용하여, 상기 구멍부(12H)의 내측 및 전극(15) 상에 도금 처리를 실시하고, 그 구멍부(12H)의 내측에 관통 전극(12)을 형성하기 위한 도전성 재료를 매립한다. 상기 관통 전극(12)을 형성하기 위한 도전성 재료로는, 예컨대, 동(Cu)을 이용할 수 있고, 구멍부(12H)에는 동(Cu)이 매립되어 있다. 이에 따라, 전극(15) 상에 돌출된 형상의 관통 전극(12)이 형성된다. 이 때, 상기 반도체 기판(10)의 능동면(10A) 쪽으로 돌출된 관통 전극(12)의 제 1 전극부(12A)의 높이는 20㎛ 미만이 되는 것이 바람직하다.
또, 본 실시예에 있어서의 관통 전극(12)을 형성하는 공정에는, TiN, Cu를 스퍼터법으로 형성(적층)하는 공정과, Cu를 도금법으로 형성하는 공정이 포함된다. 또한, TiW, Cu를 스퍼터법으로 형성(적층)하는 공정과, Cu를 도금법으로 형성하는 공정이 포함되는 것도 좋다. 또한, 관통 전극(12)의 형성 방법으로는, 상술한 방법에 한정되지 않고, 도전 페이스트, 용융 금속, 금속 와이어 등을 매립하더라도 좋다.
(제 1 수지층의 형성 공정)
다음에, 도 6에 나타내는 바와 같이, 상기 반도체 기판(10)의 능동면(10A)에는, 이 능동면(10A) 쪽으로 돌출된 상기 제 1 전극부(12A)의 높이보다 두꺼운, 20㎛ 두께의 제 1 수지층(18)을 형성한다. 이 때, 상기 제 1 수지층(18)은, 후술하는 실리콘 웨이퍼(반도체 기판(10))의 절단 부분에 겹치지 않도록 형성하는 것이 바람직하다. 이와 같이하면, 실리콘 웨이퍼를 절단하여 반도체 장치(1)를 개별 분리할 때, 상기 제 1 수지층(18)이 절단되어, 박리하는 것을 방지할 수 있다.
이 제 1 수지층(18)을 형성하는 방법으로는, 감광성 수지인 상술한 폴리이미드 수지를 이용하여, 상기 능동면(10A) 상에 도포한다. 그리고, 노광, 현상을 실행하는 것에 의해, 상기 폴리이미드 수지에 상기 관통 전극(12)의 제 1 전극부(12A)의 적어도 일부를 노출시키는 개구(18H)를 형성한다. 또한, 상기 개구(18H)를 형성하는 방법으로서, 건식 에칭 등을 이용하여도 좋다. 또한, 상기 폴리이미드 수지 대신, 실리콘 변성 폴리이미드 수지, 에폭시 수지, 실리콘 변성 에폭시 수지, 아크릴 수지, 페놀계 수지, 벤조시클로부텐(BCB), PBO(polybenzoxazole) 등의 절연성을 갖는 수지를 이용하여도 좋다.
또, 상기 개구(18H)의 형상은 상기 제 1 전극부(12A)를 향하여 내경이 좁아지는 테이퍼 형상으로 형성하는 것에 의해, 후속 공정에서 형성하는 배선층(21)의 단선을 방지할 수 있다. 또한, 본 실시예에서는, 상기 개구(18H)의 높이가 반도체 기판(10)과 상기 제 1 전극부(12A) 사이에 발생하는 단차에 비하여 낮게 된다.
이렇게 하여, 상기 반도체 기판(10) 상에 제 1 수지층(18)을 형성할 수 있다.
(배선층의 형성 공정)
다음에, 도 7에 나타내는 바와 같이, 상기 개구(18H)를 통해 상기 제 1 전극부(12A)에 접속하는 배선층(21)을 상기 제 1 수지층(18) 상에 형성한다.
상기 배선층(21)은 동(Cu), 크롬(Cr), 티탄(Ti), 니켈(Ni), 티탄텅스텐(TiW), 금(Au), 은(Ag), 알루미늄(Al), 니켈바나듐(NiV), 텅스텐(W), 질화티탄(TiN), 팔라듐(Pd) 중 적어도 하나를 포함하는 재료로 형성되어 있고, 예컨대, 스퍼터법에 의해 형성된다. 또한, 이러한 재료 중 적어도 2개의 재료를 적층하는 것으로 배선층(21)을 형성하더라도 좋다. 본 실시예에 있어서의 배선층(21)을 형성하는 공정에는, TiW, Cu의 순서로 스퍼터법에 의해 형성하고, Cu를 도금하는 공정이 포함된다. 또한, 액적 토출법을 이용하여, 도전 재료를 토출하여 소성시킴으로써, 상기 배선층(21)을 형성하더라도 좋다.
여기서, 상술한 바와 같이, 상기 개구(18H)가 테이퍼 형상으로 되어 있으므로, 상기 배선층(21)이 테이퍼 형상을 따라 매끄럽게 형성된다. 따라서, 반도체 기판(10)과 관통 전극(12) 사이에 발생하는 단차에 의한, 상기 배선층(21)의 단선을 방지할 수 있다. 또한, 상기 개구(18H)의 높이가, 상술한 바와 같이, 반도체 기판(10)과 관통 전극(12)의 단차보다 낮기 때문에, 상기 관통 전극(12)에 직접 배선층(21)을 형성하는 경우에 비하여, 상기 배선층(21)의 단선을 보다 확실히 방지할 수 있다.
이렇게 하여, 상기 개구(18H)를 통해, 상기 제 1 전극부(12A)에 접속되는 배선층(21)을 형성할 수 있다.
(제 2 수지층의 형성 공정)
다음에, 도 8에 나타내는 바와 같이, 상기 제 1 수지(18) 상에, 상기 배선층 (21)의 두께(20㎛ 미만)보다도 두껍고, 상기 제 1 수지층(18)보다 얇은 제 2 수지층(22)을 형성한다. 또, 상기 제 2 수지층(22)의 재료로는, 상기 제 1 수지층(18)과 동일한 재료를 이용할 수 있다.
상기 제 2 수지층(22)의 형성 방법으로는, 예컨대, 상기 제 1 수지층(18)의 전면을 덮도록 하여, 상기 제 1 수지층(18) 상에 도포한다. 이 때, 예컨대, 상기 제 2 수지층(22)으로서 감광성 수지를 이용한다. 따라서, 노광 마스크를 이용하여, 노광 및 현상을 실행함으로써, 후술하는 솔더볼(23)을 접속하는 부분만을 현상하는 것에 의해 제거하여, 상기 배선층(21)의 일부를 노출시킨 상태로 형성한다. 또한, 액적 토출법을 이용함으로써 소망하는 위치에 수지를 토출하는 것으로, 상기 솔더볼(23)의 접속부를 노출시킨 제 2 수지층(22)을 형성하도록 하더라도 좋다.
이렇게 하여, 상기 배선층(21)이 제 2 수지층(22)에 의해 덮여 있으므로, 상기 배선층(21)을 외력 등으로부터 보호할 수 있다. 그리고, 제 2 수지층(22)을 상기 제 1 수지층(18)보다 얇게 하는 것에 의해, 제 2 수지층(22)의 막 응력을 작게 할 수 있어, 반도체 기판(10)의 휨을 완화할 수 있다. 또한, 상기 제 2 수지층(22)이, 평면적으로 본 상태에서, 상기 제 1 수지층(18)의 내측 영역에 형성되어 있는 것이 바람직하다.
이와 같이 하면, 상기 제 1 수지층(18) 상에 형성되는 제 2 수지층(18)의 면적을 작게 할 수 있어, 반도체 기판에 생기는 휨을 더욱 작게 할 수 있다. 또한, 상기 제 1 수지층(18) 상에 형성됨으로써, 상술한 바와 같이, 실리콘 웨이퍼(반도체 기판(10))의 절단 부분에 겹치지 않고, 반도체 장치(1)를 개별 분리할 때 상기 제 2 수지층(22)의 박리를 방지할 수 있다.
(반도체 기판의 박형 처리)
다음에, 도 9에 나타내는 바와 같이, 자외광(UV 광)의 조사에 의해 박리 가능한 접착제(28)로, 상기 반도체 기판(10)의 능동면(10A) 쪽에 유리판(200)을 부착한다. 이 유리판(200)은 WSS(Wafer Support System)라고 불리는 것의 일부로서, 반도체 기판(실리콘 웨이퍼)(10)이 유리판(200)에 지지된 상태가 된다. 그리고, 반도체 기판(실리콘 웨이퍼)(10)을 유리판(200)에 접착한 상태로, 반도체 기판(10)에 대한 연삭 처리나 건식 에칭 처리, 또는 습식 에칭 처리 등의 소정의 박형 가공이 실시된다. 또한, 이러한 처리를 병용하더라도 좋다.
이에 따라, 도 10에 나타내는 바와 같이, 반도체 기판(10)이 얇게 되는 것과 동시에, 관통 전극(12)의 일단부가, 이면(10B) 쪽에서 노출되는 것에 의해, 제 2 전극부(12B)로 된다. 이 때, 상기 제 2 전극부(12B)의 측면부는 절연층(13)에 의해 일부가 피복된 상태로 되어있다.
통상, 얇아진 반도체 기판(10)에 관통 구멍을 형성하는 경우, 반도체 기판(10)이 부서져버릴 우려가 있다. 그래서, 본 발명을 채용하면, 반도체 기판(10)에 구멍부(12H)를 형성한 후, 상술한 WSS(Wafer Support System)를 이용함으로써 유리 기판(200)에 지지한 상태로, 이면(10B) 쪽으로부터 반도체 기판(10)을 점차 얇게 하는 것에 의해, 관통 전극(12)을 구비한 박형 가공된 반도체 기판(10)을 얻을 수 있다.
(제 3 수지층의 형성 공정)
다음에, 도 11에 나타내는 바와 같이, 상기 반도체 기판(10)의 이면(10B)에, 적어도 상기 관통 전극(12)의 제 2 전극부(12B)의 단면을 노출시키는 제 3 수지층(24)을 형성한다. 또, 상기 제 2 전극부(12B)의 단면의 노출은, 예컨대, 상기 제 2 전극부(12B) 상에 납재 등을 사이에 두고 반도체 칩 등을 실장하는 경우에, 상기 반도체 칩의 단자와 상기 제 2 전극부(12B)가, 도통할 수 있는 정도의 노출로 되어있다.
여기서, 상기 제 3 수지층(24)을 형성하는 방법으로는, 다음 방법이 있다.
제 1 방법으로는, 예컨대, 폴리이미드 수지 등의 감광성 수지 재료를 이용하여 상기 반도체 기판(10)의 이면(10B)에 도포한 후, 노광 마스크를 이용하여, 노광하고, 또한 현상하는 것에 의해, 이면(10B) 쪽으로 돌출된 제 2 전극부(12B)의 외경보다 큰 개구를 형성한다. 따라서, 상기 관통 전극(12)의 형상이 작은 경우에도, 상기 제 3 수지층(24)을 형성할 때의 관통 전극(12)에 대한 정렬을 용이하게 할 수 있다.
그리고, 이 감광성 수지를 열경화시키기 전에, 용해한 수지의 유동을 이용하는 것에 의해, 상기 관통 전극(12)과 상기 감광성 수지를 밀착시켜, 감광성 수지를 열경화시킨다. 이렇게 하여, 제 3 수지층(24)은 상기 관통 전극(12)을 관통시킨 상태로 형성되게 된다.
또, 상기 반도체 기판(10)의 이면(10B)에 형성한 제 3 수지층(24)은 상기 능동면(10A)에 형성한 제 1 수지층(18) 및 제 2 수지층(22)의 막 응력을 억제함으로 써, 반도체 기판(10)의 휨을 완화할 수 있다. 또한, 관통 전극(12)이 제 3 수지층(24)을 관통하고 있으므로, 상기 관통 전극(12)과 제 3 수지층(24)의 측벽부는 접촉하도록 되어 있다. 따라서, 반도체 장치(1) 상에 반도체 칩을 실장하고, 상기 관통 전극(12) 사이에 마련된 납재가 아래로 늘어진 때에도, 이면(10B) 쪽의 반도체 기판(10)의 실리콘 부분에 직접 접촉하지 않고, 단락을 방지할 수 있다.
제 2 방법으로는, 폴리이미드 수지를, 예컨대, 스핀 코트법에 의해 상기 제 2 전극부(12B)를 덮도록 하여 상기 반도체 기판(10)의 이면(10B) 전면에 도포한 후, 플라스마 처리를 이용하여, 제 2 전극부(12B)를 노출시키는 것에 의해 제 3 수지층(24)을 형성한다.
이 때, 스핀 코트법에 의해 도포된 수지의 막 두께를 상기 이면(10B)으로부터 돌출하는 제 2 전극부(12B)를 약간 덮도록 하여 형성하는 것이 바람직하다. 이와 같이하면, 플라스마 처리에 의해 제거하는 수지의 양이 적어져서, 플라스마 처리를 실행하는 시간을 짧게 할 수 있다.
또한, 상기 제 3 수지(24)를 형성할 때에, 스핀 코트법을 이용하고 있으므로, 상기 반도체 기판(10)에 대하여 정확한 정렬을 할 필요가 없고, 상기 제 3 수지층(24)의 제조 공정을 간략화할 수 있다.
제 3 방법으로는, 상기 반도체 기판(10)의 이면(10B)에 돌출한 관통 전극(12)의 제 2 전극부(12B)를, 제 3 수지층으로 되는 폴리머 필름으로 덮는다. 그리고, 그 상태로 가열함과 동시에 압착하여, 상기 폴리머 필름을 상기 이면(10B) 상에 접착한다. 그러면, 상기 이면(10B)으로부터 돌출된 상기 제 2 전극부(12B)가, 상기 폴리머 필름의 맨 끝, 결국은 상기 폴리머 필름을 관통하게 된다. 또, 상기 제 2 전극부(12B)가 상기 폴리머 필름을 충분히 관통할 수 없는 경우에는, 플라스마 처리를 이용하여도 좋다. 또, 상기 폴리머 필름으로는, 반(半)경화 상태의 폴리머 필름, 혹은 액정 폴리머 필름 등을 이용할 수 있다.
이렇게 하여, 제 3 수지층(24)은 상기 관통 전극(12)에 의해 관통된 상태로 형성된다.
마찬가지로, 상기 반도체 기판(10)에 대하여 정확한 정렬을 할 필요가 없으므로, 상기 제 3 수지층(24)의 제조 공정을 간략화할 수 있다.
다음에, 도 12에 나타내는 바와 같이, 상기 반도체 기판(10)의 이면(10B) 쪽으로부터 돌출된 제 2 전극부(10B)에 납재로서, 예컨대, Sn-Ag로 이루어지는 솔더층(50)을 마련함으로써, 상기 관통 전극(12)과 동일한 단자의 배치를 갖는 메모리 IC 등의 전자 부품(60)을 복수 적층한다. 이러한 적층 방법으로는, 예컨대, 본딩 툴(bonding tool)을 이용하여 상기 전자 부품(60)을 가열, 압착하는 방법이나, 리플 로우 기술을 이용함으로써 상기 전자 부품(60)을 일괄적으로 반도체 장치(1) 상에 실장하는 방법을 적합하게 이용할 수 있다.
반도체 장치(1) 상에 상기 전자 부품(60)을 적층한 후, 도 13에 나타내는 바와 같이, 이들이 적층된 반도체 장치(1) 및 전자 부품(60)의 접속부를 보호하기 위해서, 예컨대, 에폭시, 실리콘 수지 등으로 이루어지는 수지(70)에 의해 몰딩한다. 또, 도 13 내지 도 16에 있어서는, 실리콘 웨이퍼(반도체 기판(10))(100)에 복수의 반도체 장치(1)를 제조하는 공정을 나타낸 도면이다. 또, 도 13 내지 도 17에 있 어서는, 도면의 간략화를 위해, 상술한 참조 부호에 대해서는 도시를 생략하고 있다.
이 때, 몰딩한 수지(70)에 의한 잔류 응력이 발생하기 어렵도록, 수지(70)는 저응력 수지를 이용하는 것이 바람직하다. 이와 같이 하는 것에 의해, 적층된 반도체 장치가 수지로 덮이기 때문에, 특히 내습도 신뢰성을 향상시킬 수 있어, 이 적층부를 구비한 반도체 장치(1)의 신뢰성을 향상시킬 수 있다.
다음에, 도 14에 나타내는 바와 같이, 반도체 기판(10)을 지지하고 있는 WSS(Wafer Support System)의 일부로 이루어지는 유리판(200)을 박리한다. 이 때, 상술한 바와 같이, 상기 유리 기판(200)은 자외광(UV 광)의 조사에 의해 박리 가능한 접착제(28)로 상기 반도체 기판(10)에 부착되도록 되어 있다. 그래서, 자외광(UV 광)을 유리 기판(200) 쪽으로부터 조사하는 것으로, 상기 접착제(28)를 박리할 수 있다. 그리고, 상기 유리 기판(200)과 상기 반도체 기판(10)을 분리할 수 있다.
다음에, 도 15에 나타내는 바와 같이, 상기 제 2 수지층(22)에 마련된 상기 배선층(21)을 노출하는 부분에, 예컨대, 무연 솔더(lead free solder)로 이루어지는 솔더볼(23)이 탑재된다. 이 때, 제 2 수지층(22)은 상기 솔더볼(23)에 접속하는 배선층(21)을 노출하고 있으므로, 상기 솔더볼(23)을 형성할 때에, 상기 제 2 수지층(22)을 격벽으로서 이용할 수 있다. 또, 솔더볼(23)을 마련하는 대신, 솔더 페이스트를 상기 배선층(21) 상에 인쇄하는 형태라도 좋다.
마지막으로, 도 15에서, 2점 쇄선으로 나타낸 다이싱 라인을 따라, 실리콘 웨이퍼(100)를 절단하는 것에 의해, 상기 반도체 기판(10) 상에 형성된 반도체 장치(1)로 개별 분리한다.
이렇게 하여, 도 16에 나타내는 바와 같이, 복수의 상기 전자 부품(60)이 적층된 반도체 장치(1)를 얻을 수 있다.
본 발명의 반도체 장치(1)에 의하면, 배선층(21)을 형성할 때에, 상기 개구(18H)의 높이가 반도체 기판(10)으로부터 돌출한 관통 전극(12)의 높이보다 낮으므로, 상기 개구(18H)에 의한 상기 배선층(21)의 단선을 방지할 수 있다. 또한, 상기 개구(18H)의 형상이 테이퍼로 되어 있으므로, 배선층(21)이 테이퍼 형상을 따라 매끄럽게 관통 전극(12)과 접속될 수 있다. 또한, 반도체 장치(1)를 반도체 기판(10) 상에 실장했을 때에 솔더볼(23)에 외력이 걸린 경우에도, 제 1 수지층(18)이 응력 완화층으로서 기능하는 것에 의해, 배선층(21)과 관통 전극(12)의 접속부에서의 접속 신뢰성을 향상시킬 수 있다.
또한, 관통 전극(12)에 접속하는 솔더볼(23)을 형성하는 것에 의해, 반도체 장치(1)에 재배치 배선을 형성할 수 있어, 인터포저 기판을 불필요하게 할 수 있다. 따라서, 인터포저 기판이 없어지는 것에 의해 반도체 장치(1)의 소형화를 도모할 수 있다.
또한, 인터포저 기판을 필요로 하지 않는 반도체 장치(1) 상에 전자 부품(60)을 실장하고 있으므로, 소형으로 고기능을 갖는 반도체 장치(1)를 획득하는 것이 가능하다.
또, 본 발명은 상술한 내용에 한정되지 않고, 여러 가지의 변경이 가능하다. 본 실시예에서는, 관통 전극(12)이 제 1 전극부(12A)와 제 2 전극부(12B)의 외경이 상이한 형상에 대하여 설명했지만, 반도체 기판(10)의 능동면(10A) 및 이면(10B)으로부터 돌출되는 전극부의 형상이 동일한 것이더라도 좋다.
또한, 본 실시예에서는, 실리콘 웨이퍼(100) 상에 반도체 장치(1)를 동시에 일괄적으로 형성하는 경우에 대하여 설명했지만, 반도체 장치(1)를 반도체 기판(10) 상에 개별적으로 형성하고, 이 반도체 장치(1) 상에 다른 반도체 부품(60)을 적층하도록 하더라도 좋다.
또한, 본 실시예에서는, 반도체 장치(1) 상에 동일한 단자의 배치를 갖는 메모리 IC 등의 전자 부품(60)을 복수 적층하도록 했지만, 이종의 단자 배치를 갖는 반도체 칩이나 전자 부품(80)을 적층하더라도 좋다. 이 때, 도 17에 나타내는 바와 같이, 상기 반도체 기판(10)의 이면(10B) 쪽에 돌출한 제 2 전극부(12B)에 접속하는 제 2 배선층(27)을 형성하고, 이 제 2 배선층(27)을 사이에 두고, 다른 단자 배치의 반도체 칩 등의 전자 부품(80)을 적층할 수 있다.
이와 같이, 제 2 전극부(12B)에 접속하는 제 2 배선층(27)을 갖고 있으므로, 이 제 2 배선층을 여러 가지로 배치시키는 것에 의해, 이 반도체 장치(1) 상에 실장할 수 있는 이종의 반도체 장치 및 전자 부품(80)의 단자의 배치 형상이나 배치하는 위치 등을 결정하는 자유도를 향상시킬 수 있다.
또, 상기 제 2 배선층(27)을 형성할 때에, 인덕터, 저항, 커패시터 등을 형성하도록 하더라도 좋다. 또한, 상기 제 2 전극부(12B)에는, 탄성 표면파 소자, 수정 진동자, 압전 진동자, 압전 음차 등의 전자 소자를 접속하도록 하더라도 좋 다.
다음에, 본 발명의 반도체 장치(1)를 구비한 회로 기판에 대하여 설명한다. 도 18은 본 발명의 일실시예에 의한 회로 기판의 개략 구성을 나타내는 사시도이다. 도 18에 나타내는 바와 같이, 이 실시예의 회로 기판(150)에는, 반도체 장치(1) 상에 반도체 칩 등이 적층된 적층체(2)가 탑재되어 있다. 회로 기판(150)은, 예컨대, 유리 에폭시 기판 등의 유기계 기판으로 이루어지는 것으로서, 예컨대, 동(銅) 등으로 이루어지는 배선 패턴(도시하지 않음)이 소망하는 회로가 되도록 형성되고, 또한 이들 배선 패턴에도 전극 패드(도시하지 않음)가 마련되어 있다.
그리고, 이 전기 패드에 반도체 장치(1)의 솔더볼(23)이 전기적으로 접속되는 것에 의해, 상기 적층체(2)는 회로 기판(150) 상에 실장되어 있다.
본 발명의 회로 기판(150)에 의하면, 인터포저 기판을 필요로 하지 않는 반도체 장치(1)를 구비한 적층체(2)를 회로 기판(150) 상에 실장할 수 있다.
또한, 재배치 배선에서의 단선을 방지하고, 소형화 및 박형화가 도모된 반도체 장치(1)를 구비하고 있으므로, 이 반도체 장치(1)를 포함하는 적층체(2)를 구비한 회로 기판(150) 자체도 소형으로 신뢰성이 높은 것이 된다.
다음에, 본 발명의 회로 기판(150)을 구비한 전자기기에 대하여 설명한다. 도 19는 본 발명의 일실시예에 의한 전자기기로서의, 휴대 전화(300)를 나타낸 것이다. 상기 회로 기판(150)은 상기 휴대 전화(300)의 내부에 마련되어 있다.
본 발명의 휴대 전화(300)에 의하면, 상술한 소형으로서 신뢰성이 높은 회로 기판(150)을 구비하고 있으므로, 이 회로 기판(150)을 구비한 전자기기 자체도 소 형으로서 신뢰성이 높은 것이 된다.
또, 전자기기는 상기 휴대 전화(300)에 한정되지 않고, 여러 가지의 전자기기에 적용할 수 있다. 예컨대, 액정 프로젝터, 멀티미디어에 대응하는 퍼스널 컴퓨터(PC) 및 엔지니어링 워크스테이션(EWS), 호출기, 워드 프로세서, 텔레비전, 뷰파인더형 또는 모니터 직시형의 비디오 테이프 레코더, 전자 수첩, 전자 탁상 계산기, 카 네비게이션 장치, POS 단말, 터치 패널을 구비한 장치 등의 전자기기에 적용하는 것이 가능하다.
본 발명에 따르면, 관통 전극을 구비하여 3차원 실장을 가능하게 한 반도체 장치에 대하여, 한층 더한 소형화, 박형화를 가능하게 한 반도체 장치, 반도체 장치의 제조 방법, 회로 기판 및 이 회로 기판을 구비한 전자기기가 제공된다.

Claims (17)

  1. 반도체 장치로서,
    능동면과 이면(裏面)을 갖는 반도체 기판과,
    상기 능동면에 형성된 집적 회로와,
    상기 반도체 기판을 관통하여, 상기 능동면 및 상기 이면으로부터 돌출되는 관통 전극과,
    상기 반도체 기판의 능동면에 마련되어, 상기 능동면으로부터 돌출된 상기 관통 전극의 일부분의 높이보다도 큰 두께를 갖고, 상기 관통 전극의 적어도 일부를 노출하는 개구를 갖는 제 1 수지층과,
    상기 제 1 수지층 상에 마련되어, 상기 개구를 통해 상기 관통 전극에 접속되는 배선층과,
    상기 배선층에 접속되는 외부 접속 단자
    를 구비하고 있는 반도체 장치.
  2. 제 1 항에 있어서,
    제 2 수지층을 더 구비하고 있고,
    상기 제 2 수지층은 상기 제 1 수지층 상에 마련되어, 상기 배선층의 두께보다 더 두꺼운 두께를 갖고, 상기 제 1 수지층의 두께보다 얇은 두께를 가지며, 상 기 배선층에서 상기 외부 접속 단자가 접속되는 부분을 노출시키고 있는
    반도체 장치.
  3. 제 2 항에 있어서,
    상기 제 2 수지층은 평면적으로 볼 때 상기 제 1 수지층의 안쪽 영역에 형성되어 있는 반도체 장치.
  4. 제 1 항에 있어서,
    제 3 수지층을 더 구비하고 있고,
    상기 제 3 수지층은 상기 반도체 기판의 이면 상에 마련되어, 적어도 상기 관통 전극의 단면을 노출시키고 있는
    반도체 장치.
  5. 제 1 항에 있어서,
    상기 반도체 기판의 이면에 돌출된 상기 관통 전극에는, 다른 반도체 장치, 또는 전자 부품이 접속되어 있는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 반도체 기판의 이면에 돌출된 상기 관통 전극에 접속되는 제 2 배선층을 갖는 반도체 장치.
  7. 제 5 항에 있어서,
    상기 이면에 실장된 다른 반도체 장치, 또는 전자 부품을 밀봉하는 수지를 구비하고 있는 반도체 장치.
  8. 청구항 1에 기재된 반도체 장치를 구비한 회로 기판.
  9. 청구항 8에 기재된 회로 기판을 구비한 전자기기.
  10. 반도체 장치의 제조 방법으로서,
    집적 회로를 갖는 능동면과 이면을 갖는 반도체 기판을 준비하는 공정과,
    상기 반도체 기판을 통하여 상기 능동면 및 상기 이면으로부터 돌출되는 관 통 전극을 형성하는 공정과,
    상기 능동면 쪽으로부터 돌출된 관통 전극의 높이보다 큰 두께를 가지며, 상기 관통 전극의 적어도 일부를 노출하는 개구를 갖는 제 1 수지층을 형성하는 공정과,
    상기 개구를 통해 상기 제 1 전극에 접속되는 배선층을 형성하는 공정과,
    상기 배선층에 접속되는 외부 접속 단자를 형성하는 공정을
    포함하는 반도체 장치의 제조 방법.
  11. 제 10 항에 있어서,
    상기 반도체 기판으로서 반도체 웨이퍼를 이용하고,
    상기 반도체 웨이퍼 상에 복수의 상기 반도체 장치를 형성한 후, 상기 반도체 웨이퍼를 상기 반도체 장치마다 절단하는
    반도체 장치의 제조 방법.
  12. 제 10 항에 있어서,
    상기 제 1 수지층은 상기 반도체 기판의 절단 부분에 중첩되지 않도록 형성되는 반도체 장치의 제조 방법.
  13. 제 10 항에 있어서,
    상기 관통 전극을 형성하는 공정에서,
    상기 능동면에 형성된 상기 집적 회로의 도전부로 통하는 구멍을, 상기 반도체 기판의 능동면에 형성하고,
    상기 구멍 내에 도전부를 형성하며,
    상기 반도체 기판을 이면 쪽으로부터 박후(薄厚) 가공을 하는 것에 의해, 관통 전극을 형성하는
    반도체 장치의 제조 방법.
  14. 제 10 항에 있어서,
    상기 반도체 기판의 이면에, 적어도 상기 관통 전극을 노출시키는 제 3 수지층을 형성하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  15. 제 14 항에 있어서,
    상기 제 3 수지층을 형성할 때에,
    감광성 수지를 이용하여 노광, 현상하는 것에 의해, 상기 이면에 돌출된 관통 전극을 적어도 노출시키는 개구를 형성하고,
    상기 개구를 형성한 후, 용해시킨 수지의 유동에 의해 상기 관통 전극과 상기 제 3 수지층을 접촉시키고,
    상기 감광성 수지를 경화하는
    반도체 장치의 제조 방법.
  16. 제 14 항에 있어서,
    상기 제 3 수지층을 형성할 때에,
    상기 제 3 수지로 상기 관통 전극을 덮도록 하여 도포한 후, 플라스마 처리에 의해 상기 관통 전극을 노출시키는
    반도체 장치의 제조 방법.
  17. 제 14 항에 있어서,
    상기 제 3 수지층을 형성할 때에,
    폴리머 필름으로 상기 관통 전극을 덮고, 그 상태로 가열하고, 또한 압착하여, 상기 폴리머 필름에, 상기 이면 쪽으로부터 돌출된 관통 전극을 관통시키는
    반도체 장치의 제조 방법.
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